JPS58125429U - デイジタル・アナログ変換器 - Google Patents

デイジタル・アナログ変換器

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JPS58125429U
JPS58125429U JP12509182U JP12509182U JPS58125429U JP S58125429 U JPS58125429 U JP S58125429U JP 12509182 U JP12509182 U JP 12509182U JP 12509182 U JP12509182 U JP 12509182U JP S58125429 U JPS58125429 U JP S58125429U
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JP
Japan
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digital
circuit
analog converter
clock signal
input
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JP12509182U
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JPS6022682Y2 (ja
Inventor
英明 高野
伴久 鈴木
Original Assignee
横河電機株式会社
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
・　　　第１図は本考案実施例の回路構成図。第２図は
上記実施例の動作タイムチャート（低精度高速度；　　
が選択されたとき）。第３図は上記実施例の動作タイム
チャート（高精度低速度が選択されたと′　　き）。 １・・・ディジタル入力端子、２・・・タイミング回路
、−）３．４・・・クロック信号発生回路、５．６・・
・選択切換入力端子、７・・・スタート入力端子、８・
・・ビジー１　出力端子、９・・・ＲＳフリップフロッ
プ、１０゜１１・・・アンド回路、１２・・・インバー
タ、１３゜・　　１４・・・演算増幅器、１５・・・ア
ナログ出力端子、−Ｅｓ・・・基準電圧、Ｒ・・・抵抗
器、ｃｌ、　ｃ２．　’ｃ３・・・コンデンサ、ＳＷ１
〜ＳＷ、・・・スイッチ。

Claims (1)

  1. 【実用新案登録請求の範囲】 クロック信号を入力してディジタル入力情ｔ４ｔＭに対
    応する時間だけ持続するパルス時間幅信号苓送出するタ
    イミング回路と、 このパルス時間幅信号の持続時間だけ一定の遅、　　準
    電圧を積分する積分回路と を含む区間平均回路によるディジタル・アナログ変換器
    において、 上記クロック信号として周期の異なる複数個にクロック
    信号を入力する複数の入力端子と、この入力端子の一つ
    を選択切換するゲート回鈍と、 このゲート回路の選択切換に連動して上記積分回路の時
    定数を切換こる回路と を備えたことを特徴とする ディジタル・アナログ変換器。
JP12509182U 1982-08-19 1982-08-19 デイジタル・アナログ変換器 Expired JPS6022682Y2 (ja)

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JP12509182U JPS6022682Y2 (ja) 1982-08-19 1982-08-19 デイジタル・アナログ変換器

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JP12509182U JPS6022682Y2 (ja) 1982-08-19 1982-08-19 デイジタル・アナログ変換器

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JPS58125429U true JPS58125429U (ja) 1983-08-26
JPS6022682Y2 JPS6022682Y2 (ja) 1985-07-05

Family

ID=30101356

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JP (1) JPS6022682Y2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020184837A (ja) * 2019-05-08 2020-11-12 株式会社デンソー 信号入力回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020184837A (ja) * 2019-05-08 2020-11-12 株式会社デンソー 信号入力回路

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JPS6022682Y2 (ja) 1985-07-05

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