JPS58125157A

JPS58125157A - デ−タ伝送システム

Info

Publication number: JPS58125157A
Application number: JP57005945A
Authority: JP
Inventors: Yutaka Saito; 裕斉藤; Takakazu Sakurai; 桜井　孝員; Susumu Kitani; 木谷　進; Yuji Kikuchi; 菊池　雄司; Yoshihiro Uekane; 上金　良博; Kazuhiko Shimoyama; 和彦下山; Tadashi Okamoto; 正岡本; Mitsuo Takakura; 高倉　満郎; Noboru Azusawa; 梓沢　昇; Osao Yoshida; 吉田　長生
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-01-20
Filing date: 1982-01-20
Publication date: 1983-07-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、複数の処理装置を有するデータ伝送システム
に係シ、特にバスを介してそれらの間のデータ伝送を行
なうデータ伝送システムに関する。

従来から、複数の処理装置をバスに接続し、分散処理を
行なうことは知られている６例えば、プラント制御の分
野においては、第１図に示すように、共通バスであるブ
ータフエイ１０１にステーション１０２Ａ〜１０２Ｄを
介して夫々針算機１００Ａ−Ｄが接続され、これらの計
算機で処理された結果をプロセス入出力装置（図示せず
）に出力することによってプラントの制御が夾施される
。また、計算制御の分野においては、第２図に示すよう
に、複数の処理装置２００Ａ〜２００Ｃをバス２０１に
接続し、これらの間のデータ伝送を行なって、夫々の処
理装置による分散処理を行なっている。なお、第２図に
おけるバス２０１Ａは、データ転送（伝送）、アドレス
、その他制御情報を転送するために用いられるバスを示
す。

２０１Ｂは、マスターとなる処理装置によって他の処理
装置を制御するために用いられるバスを示す。

上述のいずれの場合においても、各処理装置ごとのオペ
レーティングシステム（以下Ｏ８）を介して、バスの競
合をさけるための占有制御を行なう必要がある。バスの
占有制御は、データの伝送を制御する処理装置（プロセ
ッサー）によシ行なわれている。

しかし、プロセス制御に対する酊算機の導入が増々高度
になシ、多様化している現在においては、非常に短い時
間内で各種の処理が要求され、従来の方法、つまシ各処
理装置がバスの占有を確−し合って、必要なデータ伝送
を行なうものでは対処できなくなってきている。

本発明の目的は、高速処理に適したデータ伝送システム
を提供することでるる。

本発明の一面では、複数の処理装置と複数の処理装置と
接続され、これらの各装置間のデータ伝送ヲ行すうため
のバスとを有するデータ伝送システムにおいて、前述の
各装置とバス間に共通のデータを記憶するメモリを内蔵
するリンケージ装置を各処理装置に対応して設けると共
に、データ転送を行なうためのアドレスを発生するアド
レス発生装置を設け、このアドレスによりデータを送信
すべき１つの処理装置とデータを受信すべき他の処理装
置が選択され、それら処理装置間でのデータ転送が行な
われる。

以下、本発明を図面により詳細に説明する。

第３図は、本発明の一実施例を示すブロック図でるる。

この図において、２００Ａ〜２００Ｇは処理装置を示し
、この処理装置の夫々は独立して計算処理を実行できる
機能を有する。３０１はバスを示す。３００Ａ〜３００
Ｇは、各処理装置とバス３０１間に設けられるリンケー
ジ装置でるる。

この装置については、後で詳細に説明する。３ｏ３は、
入出力装置で６９、例えばプロセスとの間のデータのや
シとり全制御する。３０２は、アドレス発生装置でメジ
、リンケージ装置３００Ａ〜３００Ｇおよび入出力装置
３０３で示される各装置間のデータ転送を行なうための
アドレス信号を発生する。この構成において、処理装置
２００Ａ〜２００Ｇの夫々は、処理に必要なデータ（こ
のデータは、入出力装置、他の処理装置から得られる。

）を直接入出力装置、他の処理装置から入力するのでは
なく、リンケージ装置内のメモリから入力する。したが
って、各リンケージ装置は、各処理装置が処理のために
必要なデータを記憶しておかねばならない。このデータ
の記憶については後述する。また、各処理装置２００Ａ
〜２００Ｇは、処理（演算処理）した結果を出力するが
、この出力も直接入出力装置や他の処理装置には出力せ
ず、リンケージ装置３００八〜３００Ｇの各々に出力す
る。各処理装置での処理結果を、それが必要な他の処理
装置委るいは入出力装置に如何にして伝送するかについ
ては後述する。つま９、各処理装置２００Ａ〜２００Ｇ
は、バス３０１の占有制御を行なうことなく、直接リン
ケージ装置３００八〜３００Ｇの夫々とデータのやシと
シを行なう。したがって、処理装置は、必要な処理が他
の装置の影響なく実行でき、またその処理結果も他の装
置に関係なく出力できる。したがって、各処理装置の処
理はバス占有制御を行なわない分だけ高速化される。

リンケージ装置３００Ａ〜３００Ｇは、対応する処理装
置２００Ａ〜２００Ｇとのデータのやりとりと、他の処
理装置および入出力装置とのデータのやりと９とを独立
に行なえる方が良く、このため内蔵しているメモリは双
方から自由に絖み書きできる２つの口（ｐｏｒｔ）を持
つ２ボートメモリである方が良い。

さて、一方、す／ケージ装置から他のリンケージ装置お
よび入出力装置に対するデータ転送と、入出力装置から
すべてのリンケージ装置へのデータ転送はバス３０１を
介して行なわれる。このバスの占有は、アドレス発生装
置３０２の発生するアドレスに依存する。すな、わち、
装置３０２が発生するアドレスがデータ出カニリア（つ
ｔ、６デ一タ発信源）となっている１つのリンケージ装
置あるいは入出力装置がそのバスを占有する。そして、
バスを占有し九装置が、そのアドレスに記憶されている
データをバス上に出力し、そのアドレスがデータ入力（
書込み）エリアとなっている他の装置のすべてがバス上
に出力されたデータを入力する。このため、リンケージ
装置および入出力装置のデータを記憶するメモリのアド
レス範囲は同じものとなっておシ、またそのアドレスに
おいて、出カニリアのアドレスは互いに他の装置の出力
工リアと競合しないように割付けられる。いま、例えば
、アドレス発生装置３０２がり／ケージ装置３００Ａを
選択するアドレスをバス３０１のうちのアドレスバスに
出力したとする。これにより、各リンケージ装置３００
八〜３００Ｇは自装置の選択アドレスかどうかを判断す
る。この場合、リンケージ装置Ａに対するアドレスなの
で、リンケージ装置３００Ａは内部のメモリの出カニリ
アに記憶されているデータをバス３０１のデータバスに
出力する。一方、アドレスを受取り、自装置の選択アド
レスでないことを判断した他のリンケージ装置および入
出力装置は、バスに出力されたデータを入力する。つま
り、バスに接続されるすべての他の装置は、選択された
装置がバスに出力したデータを内部のメモリに記憶する
。アドレス発生装置１３０２は、装置３００Ａの次は３
００Ｂ。

その次は３００Ｃ，・・・・・・３００Ｇ、３０３とい
うように、次々とアドレスを発生する。その毎に、選択
された装置は、出カニリアに記憶されているデータをデ
ータバスに出力し、他の装置はそのデータを内部のメモ
リの対応するエリアに記憶する。

つまり、一つの装置がデータ発信源となり、他が受信源
となる同報通信が！１％現する。

次に、上述のＷ２Ｂ図のシステムの動作を第４図を用い
て更に詳細に説明する。第４図は、この動作説明のため
のシステム概念図である。アドレス発生装置３０２には
、例えばアドレステーブル４０１がＴｏ９、テーブルに
記憶されているアドレスをバス３０１に出力する。この
出力は、サイクリックに、一定順序に行なわれる。一方
、リンケージ装置は、自装置がデータ発信源となるべき
アドレスをソースレジスタ４１Ａ、４１Ｂに記憶してお
き、その内容１人”、１Ｂ”と前述のアドレスとが一致
するかどうかを判断する。そして、該当するアドレスが
発生装置３０２から発生されると、例えばアドレス″Ａ
”が発生されると、す／ケージ装置３００Ａは自装置の
選択である（一致）ことを知シ、出カニリアのデータを
バス３０１に出力する。すなわち、リンケージ装置３０
０Ａは、データの発信源として、その内部メモリ４２Ａ
の出カニリアとして規定されているエリアＡの内容（デ
ータ）をバス３０１のデータバスに送シ出す。

他の装置は、アドレス＠Ａ′は自装置に対するアクセス
でないことは容易に判断できる。したがって、他の各装
置は、アドレス＠Ａ”の発生後、バス３０１のデータバ
スに出力されたデータ（リンケージ装置３００Ａの内部
メモリの出カニリアのデータ）を夫々の内部メモリの入
カニリアＡに書込む。このアドレスは、順次サイクリッ
クに更新されるので、すべてのリンケージ装置および入
出力装置内のメモリに記憶されているデータは順次リフ
レッシュδれる。１だ、このメモリに記憶されたデータ
は、すべての処理装置の処理結果および入出力装置から
の入力データを含んでおシ、各処理装置は必要なデータ
を任意に取込んで、必要な処理を実行できる。

次に、アドレス発生装［３０２の具体的な構成例を第５
図により説明する。この図において、５００は基準とな
るクロックパルスを発生するクロックパルス発生器、５
０１はこのクロックパルスを順次力ワントアツプする力
９ンタで６９、ここではアドレスカウンタと呼ぶ、この
カウンタの出力は、データ転送のためのアドレス信号と
なる。

これを第１アドレス慴号と呼ぶ。５０４は比較回路であ
り、アドレスカウンタの値が予定値となった時、カウン
タのリセット信号５−Ａを出力する。

これは、サイクリックに力９ントを続行するために設け
られる。５０２はアドレスメモリを示し、カウンタ５０
１のカウント値に対応するアドレスのエリアにデータ転
送のためのアドレス信号を記憶している。カウンタ出力
をアドレスとして読出されるこのアドレス信号を第２ア
ドレス信号と呼ぶ。５−ＢＦｉ第２アドレス信号を設定
するための信号線で６！り、これを利用して第２アドレ
ス信号をコンソール等（図示せず）によってアドレスメ
モリ５０２に設定する。５０３は選択回路を示し、アド
レスカウンタ５０１のカウント値（第１アドレス信号）
とそのカウント値によってアクセスされるアドレスメモ
リ５０２の出力（第２アドレス信号）のうち、どちらか
の信号をデータ転送のためのアドレス信号としてアドレ
スレジスタ５０５に出力する。この選択回路５０３は、
信号１１１５−Ｃを介して得られる選択信号（この信号
はコンソール等から与える。）によって、上記したどち
らかの信号を通過させる。５０５はアドレスレジスタを
示し、データ転送のためのアドレス信号を入力し、バス
３０１中のアドレスバス３０１Ａに出力する。アドレス
発生装置３０２としては、必ずしもこのように構成する
必要はないが、このような構成にすると、必要に応じ、
アドレスカウンタの出力値そのものをアドレス信号とす
ること、あるいはカウンタ出力に対応して出力されるア
ドレスメモリの内容をアドレス信号とすることができる
。こ＼で、アドレスメモリ５０２に記憶するアドレス信
号（第２アドレス信号）をどのように設定するかによっ
て、前述のリンケージ装置および入出力装置のデータ転
送の自由度が得られる。つまり、各装置によって必要と
するデータの転送頻度が異なる場合、高頻度の転送が必
要な装置は高頻度転送とし、そうでない装置は低頻度転
送とすることを可能とする。このように、データ発信源
となる装置の頻度を考慮して、その装置に対するアクセ
スの回数を任意に設定可能な機能を、以下ではマルチポ
ーリング機能と呼ぶ。さて、次にこのマルチポーリング
機能を如何にして実現するかについて説明する。いま、
第６図（Ｊｌ）に示す如く、第２アドレス信号をアドレ
スメモリ５０２に設定する。この設定は、信号ａ５０２
を利用して外部からアドレスメモリの各アドレス（この
例では１〜１２）に、ａ、ｂ、ｃ、ｄ、ｅ、ｆのアドレ
ス信号を記憶すれば良い、さて、第５図に戻って、クロ
ックパルスをカウントしたアドレスカウンタの出力が１
１”であるとすると、このときアドレスメモリはアドレ
ス信号＠ａ″を出力する。このとき選択回路５０３は、
アドレスメモリ側を選択しているとする。この１１”は
アドレスレジスタ５０５にレジストされ、アドレスバス
３０１人に出力される。これによ！、、＠ｌａ”のアド
レスを出カニリアとするリンケージ装置、入出力装置が
選ばれ、その装置をデータの発信源とする同報通信が行
なわれる。次に、アドレスカウンタ５０１の出力値が２
”になると、今度はアドレスメモリはアドレス信号″″
ｂ”（第６図（ａ）参照）を出力する。これにより、ア
ドレス″″ｂ”を出カニリアに４つ装置が選択されデー
タ転送が実行される。その次に、アドレスカウンタ５０
１の出力値が１３”になると、アドレスメモリ５０２の
アドレス＠３′にはアドレス信号１ａ＃が設定されてい
るので、信号１ａ”が再び出力される。っまシ、これに
より、アドレス′″ａ”を出カニリアにもつ装置が再び
選択され、上記と同様のデータ転送が行なわれる。この
ように、データ転送のデータ発信源となる装置の頻度に
応じて、アドレスメモリに設定するアドレス信号を割付
けることにょシ、マルチポーリングを実現できる。どの
装置とも均等の転送頻度の場合には、アドレスメモリの
アドレスに対し、アドレス信号を均等の頻度に割付ける
が、あるいはカウンタ５０１の出力を直接アドレス信号
として利用すればよい。第６図（ｂ）は、第６図（→の
如きアドレス信号の割付けが行なわれたときの＠ａ”〜
＠ｆ”のアクセス頻度を示す。この場合、径が小さい程
、頻度が高い。

次に、アドレス発生装置が発生したアドレス信号を入力
し、これにより自装置がデータ発信源（ＳＯＵ几ＣＥ）
であるか、データ受信側（ＳＩＮＫ）でるるかを判断し
、データ転送を行なうリンケージ装置の具体的構成例を
第７図により説明する。

第７図は、リンケージ装置３００を示す、この図におい
て、４１はリンケージ装置がアドレス信号によって選択
された（すなわちデータ発信源となる）かどうかを判断
するためのデータ（以下ソースデータという。）を登録
するレジスタでメジ、これをソースレジスタと呼ぶ。と
れは、システム立上げ時に１各装置毎に登録しておけば
良い。この登録内容と、アドレス発生装置におけるアド
レス信号の設定内容とは対応のとれ次ものにすることが
必要である。４２は２ボートの書かえ可能なメモリであ
る内部メモリである。このメモリは、ランダムアクセス
メモリ（ＲＡＭ）７００と、パス側からのデータアクセ
スと計算機（処理装置）側からのデータアクセスとが競
合しないようにその管理を行なう競合管理回路７０１と
で構成される。７０４はアドレス一致回路を示し、こ＼
では入力されるアドレス信号とソースデータとを比較し
、一致したとき一致信号を出力する。一致信号により出
力側のゲートを制御し、不一致のとき入力側の制＃を行
なう。また同時に、入力されるアドレス信号をデコード
し、そのアドレスに対応する内部メモリのアドレスを選
択する。７０５はノーンドシェーク制御回路であり、一
致信号を受取シ発信源と受信端で、データの転送了解、
データ転送完了の信号のや９とシを行なうもので、これ
によりデータ転送のタイミングが規定される。７０３は
データバス監視回路でおシ、データバスの異常を監視す
る。７０６はアドレスを監視するアドレス監視回路であ
る。７０２は、ゲート回路を示し、制御回路７０５から
のゲート制御信号で動作する。

アドレス一致回路７０４が一致信号を出力し九ときは、
制御回路７０５はデータ出力側のゲートを開く信号（例
えば＠Ｈ＃レベル）を出力し、それ以外のときはデータ
入力側のゲートを開く信号（例えば″″ＬＬル）を出力
する。さて、次にこの第７図に示すリンケージ装置３０
０の動作を説明する。いま、アドレス信号がアドレスバ
ス３０１Ａに出力されると、アドレス一致回路７０４が
そのアドレス信号を入力し、ソースレジスタ４１に記憶
されているソースデータとの一致、不一致を検出する。

一致、不一致のいずれかの信号がハンドシェーク制御回
路７０５に出力される。

同時に１そのアドレス信号のデコード結果、つまシアド
レス信号に対応したメモリ選択信号を内部メモリ４２に
出力する。このとき、アドレス信号は、アドレス監視回
路７０６により、パリティチェック、およびその信号が
一定時間内に送信されたかどうかのタイムアクトチェッ
クを行なう、このチェック結果、異常の場合は、アドレ
ス−欽回路７０４に信号を出力し、その動作を停止させ
る。

また、この信号は、異常信号として外部に知らしめるた
めに利用される。内部メモリ４２は、入力されるメモリ
選択信号を受け、凡ＡＭ７００の該当するアドレスのデ
ータをゲート回路７０２側に出力する。競合管理回路７
０１は、アドレス一致回路の出力を計−機からのアクセ
スより壕先させる。通常は、計算機（処理装置）は、内
部メモリの必要なデータの書込み、読出しをバス側とは
非同期に独立に実施する。こ＼で、データ転送の際のタ
イミングについて説明する。このタイミングの制御は、
ハンドシェーク制御回路７０５が行なう。タイミング線
としては、データバスのデータの有効性を示す信号（Ｄ
Ｖ　ｉ　Ｄａｔａ　Ｖａｔ　ｉｄ　）を出力するための
信号線７Ａと、Ｎ−１台の受信端からデータ発信源とな
る１台の装置に対して出力するデータ受入れ完了信号（
ＤＡ　；　Ｄａｔａ　Ａｃｃｅｐｔ　）をのせるための
信号線７Ｂが使用される。ＤＶは、１台のリンケージ装
置がデータ発信源となった場合に、その装置が、他のＮ
−１台の装置に対して出力する。また、ＤＡは、Ｎ−１
台の装置から１台の装置に対して出力されるもので、受
入完了を示す。このタイミングの詳細は、第８図に示さ
れる。第８図の■〜［相］は、タイミング確立の順序を
示している。また、このハンドシェーク制御回路７０５
の内部動作は第９図に示される。このようなハンドシェ
ーク制御回路の槙能を利用して、１つの装置のみがデー
タの発信源となっているかどうかのチェック（５ｏｕｒ
ｃｅ　Ｃｈｅｃｋ）も正確に行える。つまＦ）　、５ｏ
ｕｒｃｅが２以上選択されると、一般にはデータバス監
視回路７０３のパリティチェックにより異常がチェック
できるはずであるが、たまたまパリティチェックにひっ
かからなかった場合でもＤＡがるる時間たっても２以上
″Ｌ”（ＬＯＷ　）のときは３ｏｕｒｃｅが２以上ある
と判断できる。

次に、異常の場合の処理の例について説明する。

アドレスバス３０１Ａ、７’−タバス３０１Ｂの異常が
、上述したアドレス監視回路７０６、データバス監視回
路７０３によって検出された場合、処理装置の異常が明
らかになり九場合（通常の異常検出手法を用いれば良い
。）Ｋは、リンケージ装置３００内の処理によって、ソ
ースレジスタ４１に登録したソースデータをクリアする
。つまシ、そのリンケージ装置３００がアドレス信号に
よシ選択され、データの発信源（５ｏｕｒｃｅ　）とな
る可能性をなくす。この結果、そのリンケージ装置や処
理装置が等測的にバス３０１と切離されたことＫなる。

異常機器を切離すことにより、その部分が一部機能低下
するもののシステム全体としてはダウンをまぬがれる。

また、各リンケージ装置は、内部メモリに各処理装置が
必要とするデータを記憶しているので、例えば１つの処
理装置が異常のためダウンした場合でも、他のＮ−１の
処理装置が容易にその機能をバックアップできる。

このように、上述した実施例によれば、リンクに一ジ装置が処理装置とは独立データ転送を行なうへため、処理装置はバス占有制御の必要はなく処理能力が
向上する。バスを利用したデータ転送も、処理装置を意
識せずに行なうことができるので、高速化でき、データ
のスループットがよくなる。

また、各リンケージ装置は、それに接続される処理装置
が必要とするデータに限らず、他のすべての処理に必要
なデータを記憶しているので、バックアップが容易であ
る。もちろん、異常監視を独立に行なっているので、そ
の異常部分のみを切離スコトができ、システム全体のダ
ウンを防止できる。さらに、アドレスは、任意に設定で
き、システムの変更、増設も容易である。例えば、増設
は、バスにリンケージ装置を接続し、そのリンケージ装
置に処理装置を接続すればよい。もちろん、パス発生装
置罠そのリンケージ装置のアドレスを登録しておくこと
は必要で条る。史には、システム調整の際、出力のみを
カットしておけば、入力は自由になるので、他の処理装
置に対する影響がなく、デバッキング作業を容易にする
。

第１０図、第１１図は、本発明の別の実施例を示す。第
１０図の例では、アドレス発生装置３０２にアドレスメ
モリ（第５図の５０２）を持たせず、それをリンケージ
装置側に持たせた例を示す。また、第１１図の例では、
クロックパルス発生器５００のみでアドレス発生装置を
構成し、他はリンケージ装置側で処理する。このような
構成であれば、アドレス発生装置は、単純な構成となる
。

第１２図は、本発明の他の実施例を示す。このシステム
は、第３図に示すシステムに、更にリンケージ装置と上
位計算機とを接続したものである。

この図において、２００Ｚはバックアップ用の処理装置
を示し、２００八〜２００Ｇのいずれかの処理装置がダ
ワ／したとき、そのダウンした処理装置の＆Ａ１Ｎ＠を
バックアップする。このバックアップは、上位計１１４
１ｍ１ｔ２０００からのバックアップ指令によって行な
われるが、必ずしもそのようにする必要はない。３０ｏ
ｚは、バックアップ処理装置１１２００Ｚのためのリン
ケージ装置であシ、す速いバックアップを実現するため
に、処理装置２００Ｚが動作中であるか否かにかかわら
ず、データバス上のデータを内部メモリに記憶する。

３００Ｌは、上位計算機２０００と各処理装置間のデー
タ伝送を行なうために設けられるリンケージ装置でるる
。上位計算機とリンケージ装置３００Ｌ間は、伝送装置
Ｍ−１で結合される。このＭ−１は、この例では直列伝
送装置を使用している。同様に、処理装置２００Ｚと上
位計算機関も、伝送装置Ｍ−２で結合される。この実施
例によれば、第３図の実施例の有する特長を有すること
はもちろんであるが、爽に次のような効果がある。つま
シ、バックアップ処理を極めて速く実行でき、システム
全体に与える影智を最小限にとどめることができる。上
位計算機２０００もこのシステムのうちの１つの処理装
置として扱って、データ伝送ができるので、特別の処理
が必要でなくなシ、データ伝送効率が向上する。

以上ｎ細に説明し九ように、本発明によれば、高速処理
に適したデータ伝送システムを提供できる。

【図面の簡単な説明】

第１図および第２図は従来のデータ伝送システムを示す
ブロック図、第３図は本発明の一実施例にかかるデータ
伝送システムを示すブロック図、第４図は第３図のシス
テムを説明するためのシステム概念図、第５図はアドレ
ス発生装置の具体的構成図、第６図（荀、第６図（ｂ）
はシステム動作説明のための図、第７図はリンケージ装
置の具体的構成因、第８図および第９図はリンケージ装
置の動作説明図でめシ、＠８図はタイムチャート、＃！
９図はフローチャートでるる。第１０図〜第１２図は本
発明の他の実施例を示すブロック図である。２００八〜２００Ｇ・・・処理装置（プロセッサ、計算
機）、３００Ａ〜３００Ｇ・・・リンケージ装置、３０
１・・・バス（３０１Ａ・・・アドレスバス、３０１Ｂ
・・・データバス）、３０２・・・アドレス発生装置、
第１圀２Ａｊ信５区１事６囚（幻窮乙にＩ’（（ｂ）躬７図３０１　　　　　　　　　　　　　　　　　　ＪｊＯ／
１１翳８Ｎ脆１２ν］３０２　　　　　　　　　Ｊｏ３第１頁の続き０発　明　者　上金良博日立重大みか町５丁目２番１号株式会社日立製作所犬みか工場内０発　明　者　下山相溶日立重大みか町５丁目２番１号株式会社日立製作所犬みか工場内０発　明　者　岡本正日立重大みか町５丁目２番１号株式会社日立製作所犬みか工場内０発　明　者　高倉満部日立重大みか町５丁目２番１号株式会社日立製作所大みか工場内０発　明　者　梓沢昇日立重大みか町５丁目２番１号株式会社日立製作所大みか工場株式会社日立製作所犬みか工場

Claims

【特許請求の範囲】

１、ｌＩ数の処理装置と、前記処理装置と接続され、デ
ータの伝送を行なう九めのバスとを有するデータ伝送シ
ステムにおいて、前記複数の処理装置の夫々と前記バス
間にデータを記憶するメモリを内蔵するリンケージ装置
と、データ転送を行なうためのアドレスを出力するアド
レス発生装置とを設け、該アドレスによシ該リンケージ
装置のうちの１つがデータ発信源となり、他のリンケー
ジ装置が受信源となるデータ転送を行なうことを特徴と
するデータ伝送システム。