JPS58121455A - Priority circuit - Google Patents
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- JPS58121455A JPS58121455A JP393882A JP393882A JPS58121455A JP S58121455 A JPS58121455 A JP S58121455A JP 393882 A JP393882 A JP 393882A JP 393882 A JP393882 A JP 393882A JP S58121455 A JPS58121455 A JP S58121455A
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Abstract
Description
【発明の詳細な説明】
本発明は、論理1と論理0とからなる2値系列を入力し
たとき最も左にあるあるいは最も右にある優先順位の高
い論理1の位置に対応する出力のみ論理lにする優先回
路あるいは前記優先順位の高い論理1の位置に対応する
出力を境にしてそれよりも左側にある出力をすべて強制
的に論理1にしそれよりも右側にある出力をすべて強制
的に論理Oにする優先回路の構成に関し、特に複数の行
線と複数の列線よりなるアレイ構造の優先回路の構成に
関する。DETAILED DESCRIPTION OF THE INVENTION When a binary series consisting of logic 1 and logic 0 is input, only the output corresponding to the leftmost or rightmost logic 1 position with a high priority is set to logic l. All outputs to the left of the output corresponding to the high-priority logic 1 position are forced to logic 1, and all outputs to the right of it are forced to logic 1. The present invention relates to a configuration of a priority circuit having an array structure including a plurality of row lines and a plurality of column lines.
一般的に優先回路とは次のようなものである。Generally speaking, priority circuits are as follows.
第1図において11を優先回路1の入力線、01をrl
に対応する出力線とする。今、■+のデータの優先順位
を上位i番目と定める(i=1.2゜・・・、n)。そ
して、正論理で考えた場合人力11の中でデータが“1
”であるもののうち、最も優先順位の高い線で仮に1m
とすると1+= ”O″ i<m
@ 1 ″ i=m
“O”or“ 1 ″ i>m
の入力データに対し、
01= “O″ i≠I
“1” ■=階
を出力するものである。(第1図(b)参照)従来、こ
の種の優先回路は、優先順位が割り当てられた複数本の
入力導線の1本以上が同時に活性化されたとき最も優先
順位の高い入力導線の高い入力導線の2進アドレスを提
供するプライオリティ・エンコーダ回路として第2図に
示すようなランダムロジックで構成されていた。第2図
(alは8ビツト・プライオリティ・エンコーダ2の真
理値表であって、入力導線Do=D7には番号の太き(
なる順に高い優先順位が割り当てられている。In Figure 1, 11 is the input line of priority circuit 1, 01 is rl
The output line corresponds to Now, the priority of the data of ■+ is set as the i-th highest priority (i=1.2°..., n). Then, if we think with positive logic, the data is “1” in the human power 11.
”, the line with the highest priority is 1m.
Then, for the input data of 1+= “O” i<m @ 1 ” i=m “O”or” 1 ” i>m, 01= “O” i≠I “1” ■= Outputs the floor (See Figure 1(b)) Conventionally, this type of priority circuit selects the input conductor with the highest priority when one or more of the input conductors to which priorities are assigned are simultaneously activated. The priority encoder circuit that provides the binary address of the high input conductor was constructed with random logic as shown in Figure 2. The input conductor Do=D7 has a thick number (
They are assigned a higher priority in order of priority.
Einが1のとき最も優先順位の高い活性化された導線
の2進アドレスQ2.Ql、QOを提供する。When Ein is 1, the binary address of the activated conductor with the highest priority Q2. Provides Ql and QO.
Gsなる出力はE in= 1のとき入力導線の少なく
とも1本が活性化されているならば1出力を発生する。The output Gs produces a 1 output if E in = 1 and at least one of the input conductors is activated.
一方Eoutなる出力はEin=1のときり。On the other hand, the output Eout is only available when Ein=1.
〜D7の入力導線のいずれも活性化されていないとき1
出力を発生ずる。このような8ビ・ノド・プライオリテ
ィ・エンコーダを実現するランダムロジックを第2図(
b)に示す。~1 when none of the input conductors of D7 is activated
Generates output. The random logic that realizes such an 8-bit priority encoder is shown in Figure 2 (
Shown in b).
しかし、この種の従来の優先回路2は、メモリ構造でな
いため、入力数が非常に多くなると、チップ面積が大き
くなり、しかも遅延時間が非常に大きくなり、大規模集
!If(LSI)化には適さなかった。However, since this type of conventional priority circuit 2 does not have a memory structure, when the number of inputs becomes very large, the chip area becomes large and the delay time becomes very large. It was not suitable for If (LSI).
本発明は、回路構造を複数の行線と列線よりなるメモリ
構造にし、前記列線のうち優先順位の高い列線の論理1
または前記論理1をインバータで反転させた論理Oを前
記行線の定められた行線に伝達することによって他の列
線を強制的に論理0あるいは論理1にすることを利用し
て、チップ面積を小さくし、遅延時間も小さい優先回路
を提供するものである。According to the present invention, the circuit structure is made into a memory structure consisting of a plurality of row lines and column lines, and the logic 1 of the column line with the highest priority among the column lines is
Alternatively, by transmitting a logic O obtained by inverting the logic 1 using an inverter to a predetermined row line, the other column lines are forcibly set to logic 0 or logic 1. The purpose of this invention is to provide a priority circuit with a small delay time.
複数の行線と複数の列線よりなるメモリ構造において、
前記列線のうちある列線の論理状態あるいは前記論理状
態の反転論理を前記行線のあらかじめ定められた行線に
伝達することによって他の列線を前記行線と前記列線と
の各交点に存在する論理回路で強制的に特定の論理状態
にすることである。In a memory structure consisting of multiple row lines and multiple column lines,
By transmitting the logic state of one of the column lines or the inverted logic of the logic state to a predetermined row line of the row lines, the other column line is controlled at each intersection of the row line and the column line. It is to force a logic circuit that exists in a particular logic state into a specific logic state.
次に本発明の優先回路の実施例を図面を参照にして説明
する。Next, an embodiment of the priority circuit of the present invention will be described with reference to the drawings.
優先回路を実現するにあたって入力数nが非常に大きい
場合でも回路面積をできるだけ小さくしなければならず
、さらにディレィを短くしなければならない。このよう
な点を満足する回路を考案したが、その基本は第3図に
示す回路である。ここでは正論理で考える。In realizing a priority circuit, even when the number of inputs n is very large, the circuit area must be made as small as possible, and the delay must also be shortened. A circuit that satisfies these points has been devised, and its basic circuit is the one shown in FIG. Let's use positive logic here.
第3図において横線は・印において交差する列線のデー
タを入力として行線にORの結果を伝達するORアレイ
を構成し、列線はOにおいて交差する行線のデータを入
力としてANDの結果を取ることを示す、動作原理は任
意の優先順位のデータに対し、それよりも優先順位の高
いすべてのデータの中に値が1”であるようなデータの
存在によって強制的に0”するもので一種のルックアヘ
ッド方式であり、ディレィは入力数あるいは入力状態に
影響されない、第3図の回路3の面積Sを行線と列線の
数を基準にして表すとn入力のの場合
3=nx (n−1) ・・・・・・・・(11と
なる。nは応用上かなり大きいことが要求されるので第
3図の回路3では付加回路としては面積が大きすぎて実
現が困難である。In Figure 3, the horizontal line constitutes an OR array that receives the data of the column lines that intersect at the mark and transmits the OR result to the row line, and the column line inputs the data of the row lines that intersect at O, and the result of the AND. The principle of operation is that data of any priority is forced to 0 by the presence of data whose value is 1 among all data of higher priority. This is a kind of look-ahead method, and the delay is not affected by the number of inputs or the input state.If the area S of the circuit 3 in Fig. 3 is expressed based on the number of row lines and column lines, then in the case of n inputs, 3= nx (n-1) ・・・・・・(11) Since n is required to be quite large for practical purposes, it is difficult to implement circuit 3 in Figure 3 as the area is too large as an additional circuit. It is.
そこで第3図の回路3を分割し、小規模な同一回路の階
層構造を考え、密度を上げることにより、同一機能で面
積の小さな回路を考案した。Therefore, we devised a circuit with the same function but a small area by dividing circuit 3 in Figure 3, considering a hierarchical structure of small-scale identical circuits, and increasing the density.
第3図の回路の4人力の場合を階層的に接続した優先回
路4を第4図に示す。2段目においてはANDおよびO
Rの機能が列線4本分を1単位として同時に制御されて
いることに注意すれば1段目と相似な機能であることが
理解できよう。FIG. 4 shows a priority circuit 4 in which the four-man power circuit of FIG. 3 is hierarchically connected. In the second stage, AND and O
If it is noted that the function of R is controlled simultaneously for four column lines as one unit, it will be understood that the function is similar to that of the first stage.
一般に分割の基本回路の入力数をPとし、階層の段数を
mとするとく第4図ではP=4.m=2である)階層構
造の優先回路について次のことが言える。In general, let the number of inputs of the basic circuit for division be P, and the number of hierarchical stages be m. In FIG. 4, P=4. The following can be said about the hierarchical priority circuit (m=2).
入力数がNであるような優先回路を構成する場合同一の
列線と交差する行線の最大数をMとすると
pm≧N ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ・ ・ ・ (2)M÷m(P−1) ・ ・
・ ・ ・ ・ ・ ・ ・(3)が成り立つ。(2
)式において符号が成り立つ時が最も効率的であるから
Pm=N ・・・、・・・・・・・・・・(2)とし
て優先回路としての面積が最小になるような分割の仕方
をもとめる。面積SPは
S P=MXN
で表され、Nは定数であるからMを最小にするPを(2
)′と(3)から求める。(2) ” +31よりM−
((P−1) /1nP) 1nN ・・141dM
/a p= (1nP−(P−1)、 /P) /<x
npf=0 ・・・・・・・・・・・・・(5)として
InP−(P−1)/P ・ ・ ・ ・ ・ ・
・(6)が条件となる。(6)式を満たすのはP=1の
時であるがこれは(2)式を満足せず、Pは整数という
条件よりMを最小にするPは
P==2 ・・・・・・・・・・・・・・(7)M−(
1/1n2)lnN・・・・・・・(8)となる。例と
して入力数N−2”=1024の場合(8)よりM=1
0となり、行線はわずかに10本ですむ。第3図の回路
ではN−1=1023本必要であったのと比較すると大
幅な面積の制約である。最適化されたP=2の優先回路
を拡張用付加回路等を加えてできる優先回路5を第5図
に示す。When configuring a priority circuit where the number of inputs is N, if the maximum number of row lines that intersect with the same column line is M, then pm≧N ・ ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ・ ・ ・ (2) M÷m(P-1) ・ ・
・ ・ ・ ・ ・ ・ ・(3) holds true. (2
) Since it is most efficient when the sign holds true in the equation, Pm=N ..., ...... As (2), the method of division that minimizes the area as a priority circuit is determined. Seek. The area SP is expressed as SP=MXN, and since N is a constant, P that minimizes M is expressed as (2
)′ and (3). (2) ” +31 to M-
((P-1) /1nP) 1nN...141dM
/a p= (1nP-(P-1), /P) /<x
npf=0 ・・・・・・・・・・・・(5) as InP-(P-1)/P ・ ・ ・ ・ ・ ・
- (6) is the condition. Equation (6) is satisfied when P=1, but this does not satisfy Equation (2), and from the condition that P is an integer, P that minimizes M is P==2...・・・・・・・・・(7) M-(
1/1n2)lnN (8). For example, if the number of inputs is N-2"=1024, M=1 from (8)
0, and only 10 lines are required. This is a significant area restriction compared to the circuit shown in FIG. 3, which required N-1=1023 wires. FIG. 5 shows a priority circuit 5 formed by adding an additional circuit for expansion to the optimized priority circuit of P=2.
第5図では第3図と同様に行線は・印において交差する
列線のデータを入力としてORアレイを構成し、列線は
○印において交差する横線のデータを入力としてAND
アレイを構成する。入力11〜I2−1はそれぞれAN
Dアレイの入力として加える。第5図の横線aおよびb
はこの優先回路の多段接続用の拡張回路で入力ETは上
位優先回路の出力EOに直接接続するか、一般のキャリ
ルックアヘッドジェネレータに接続することにより容易
に拡張できる。In Fig. 5, as in Fig. 3, the row lines form an OR array by inputting the data of the column lines that intersect at the * marks, and the AND array for the column lines uses the data of the horizontal lines intersecting at the O marks as input.
Configure the array. Inputs 11 to I2-1 are each AN
Add as input to D array. Horizontal lines a and b in Figure 5
is an expansion circuit for multistage connection of this priority circuit, and the input ET can be easily expanded by connecting directly to the output EO of the higher priority circuit or by connecting it to a general carry look ahead generator.
具体的な回路としてはMOSで容易に実現できる。As a specific circuit, it can be easily realized using MOS.
第6図に回路例6として行線9列線ともNORアレイに
し、入力I、〜I2鴫を負論理にした場合を示す。FIG. 6 shows, as circuit example 6, a case in which both rows and 9 columns are NOR arrays, and inputs I, .about.I2 are set to negative logic.
また第7図に論理1と論理0とからなる2値系列を入力
したとき最も右にある優先順位の高い論理1の位置に対
応する出力を境にしてそれよりも左側にある出力をx印
のOR素子ですべて強制的に論理1にし、それよりも右
側にある出力を○印のAND素子ですべて強制的に論理
0にする優先回路7を示す、ここで・印は単に列線行線
の接続を意味する。Also, in Figure 7, when a binary series consisting of logic 1 and logic 0 is input, the output corresponding to the rightmost logic 1 position with the highest priority is the border, and the output to the left is marked with an x. This shows a priority circuit 7 in which all outputs on the right side are forced to be logic 1 with the OR element, and all outputs on the right side are forced to be logic 0 with the AND element marked with ○.Here, the * marks simply represent column lines and row lines. means the connection of
本発明の優先回路を連想メモリと組合せればアドレスデ
コーダの工夫やカウンタの付加等によって連想機能、す
なわちkey部の一致動作の有効領域の指定や書込み動
作をスタック的に行うシステムができる。If the priority circuit of the present invention is combined with an associative memory, a system with associative functions, that is, designation of a valid area for matching operations in the key section and writing operations in a stacked manner can be created by devising an address decoder or adding a counter.
第8図に本システム8のブロック図を示す。ここでデコ
ーダ10は特殊である。従来のデコーダは入力I ’o
〜−−1、出力Oo〜0f−1との間には次の関係があ
った。FIG. 8 shows a block diagram of this system 8. The decoder 10 is special here. Conventional decoders input I'o
There was the following relationship between ~---1 and the outputs Oo~Of-1.
ただしA ”= I、、 2″+−1+ IFl−、2
″−2+・・・これを次のような関係が成り立つように
変更する。However, A ”= I,, 2”+-1+ IFl-, 2
″-2+...Change this so that the following relationship holds true.
このデコーダ10は汎用のデコーダに第7図の優先回路
7を結合して実現できる。This decoder 10 can be realized by combining a general-purpose decoder with the priority circuit 7 shown in FIG.
デコーダ10の出力101とkey部20の出力201
すなわち一致情報出力とは30でANDされて第5図の
優先回路40の入力となる。優先回路の出力401はR
AMで構成される value部50のリード/ライト
アドレス線およびkey部のライトアドレス線202に
接続される。まずkey部およびvalue部への書込
み動作を説明する。ライトアドレスはkey部、 va
lue部共に共通で、カウンタレジスタ60の値によっ
てアドレス順に指定される。アドレスデータは、前述の
デコーダ10、AND回路30.優先回路40を経て、
key部およびvalue部のアドレス線が決定される
。Output 101 of decoder 10 and output 201 of key section 20
That is, the matching information output is ANDed by 30 and becomes an input to the priority circuit 40 in FIG. The output 401 of the priority circuit is R
It is connected to the read/write address line of the value section 50 and the write address line 202 of the key section. First, the write operation to the key section and the value section will be explained. The write address is the key part, va
The blue part is common to both, and is specified in address order by the value of the counter register 60. The address data is sent to the aforementioned decoder 10, AND circuit 30. After passing through the priority circuit 40,
The address lines of the key part and the value part are determined.
なお、書込みモードではkey部の出力がall″1”
であるようにする。従ってデコーダ出力は優先回路40
によって(9)式のように制御され、カウンタレジスタ
60のすケ定するRAMのワード線のみが1″となる。In addition, in the write mode, the output of the key part is all "1"
so that it is. Therefore, the decoder output is the priority circuit 40.
is controlled as shown in equation (9), and only the word line of the RAM that is set by the counter register 60 becomes 1''.
λ
次に探索モードについて述べる。この場合、カウンタレ
ジスタ60はkey部の一致動作の有効領域の境を指す
ポインタとして使用される。入力データはkey部にお
いて記憶内容との比較が行われ、−数情報が出力される
。なお、マスクレジスタ70は、入力データの任意のb
itを一致動作に対してdon’t careにするも
のである。 key部の出力201はデコーダ出力10
1とANDされて優先回路40に入力される。デコーダ
10の出力101が“1”である領域が有効領域である
。そして、優先回路40によって優先順位の最も高いも
のが選択されvalue部において対応したデータが出
力される。λ Next, we will discuss the search mode. In this case, the counter register 60 is used as a pointer that points to the boundary of the valid area for matching operations in the key section. The input data is compared with the stored contents in the key section, and -number information is output. It should be noted that the mask register 70 stores any b of the input data.
This makes it a don't care for matching operations. The output 201 of the key section is the decoder output 10
It is ANDed with 1 and input to the priority circuit 40. The area where the output 101 of the decoder 10 is "1" is a valid area. Then, the priority circuit 40 selects the one with the highest priority, and the value section outputs the corresponding data.
このように書込みはアドレス順にスタック的に行われ書
込まれた領域が一致動作の有効領域となる。さらにカウ
ンタレジスタ60にアドレスをセットすることにより、
任意の場所の書込みおよび任意の有効領域指定が可能で
ある。なお、AND回路30は優先回路40のANDア
レイに含めることができ、デコーダもアレイ構造によっ
て実現は容易である。In this way, writing is performed in a stacked manner in address order, and the written area becomes the valid area for matching operations. Furthermore, by setting the address in the counter register 60,
It is possible to write in any location and specify any effective area. Note that the AND circuit 30 can be included in the AND array of the priority circuit 40, and the decoder can also be easily realized using the array structure.
、 第8図に示す連想は将来MO5LS
IIチップで実現することは充分可能であろう。また容
量の点で不利な場合にはvalue部を分離して、優先
回路出力にエンコーダを通すことによってアドレスの形
で出力し、 value部として外部にRAMを用いる
ことも可能である。さらに前述の優先回路の拡張機能に
より、多段接続して大きなシステムにすることも可能で
ある。, The association shown in Figure 8 is the future MO5LS
It would be quite possible to realize this with a II chip. If capacity is disadvantageous, it is also possible to separate the value section and output it in the form of an address by passing an encoder through the priority circuit output, and use an external RAM as the value section. Furthermore, by using the expansion function of the priority circuit described above, it is possible to connect in multiple stages to form a large system.
4、図面の説明
第1図は優先回路の入出力関係の説明図、第2図(a)
、 (b)はそれぞれ優先回路の真理値表と従来の優先
回路の構成図、第3図は本発明の動作原理を説明するた
めの優先回路、第4図は本発明の詳細な説明するための
優先回路、第5図は本発明の分割法に従って面積最小に
なった優先回路、第6図はMOS)ランジスタを使って
実現した本発明の面積最小の優先回路の回路構成図、1
187図は優先順位の高い論理1の位置を境にしてそれ
よりも左側にある出力をすべて論理1にし、それよりも
右側にある出力をすべて強制的に論理0にする本発明の
優先回路、第8図は本発明の優先回路と連想メモリを組
合せて構成された連想スタックのシステム図である。4. Explanation of drawings Figure 1 is an explanatory diagram of the input/output relationship of the priority circuit, Figure 2 (a)
, (b) are a truth table of a priority circuit and a configuration diagram of a conventional priority circuit, FIG. 3 is a priority circuit for explaining the operating principle of the present invention, and FIG. 4 is a diagram for explaining a detailed explanation of the present invention. FIG. 5 is a circuit configuration diagram of the priority circuit with the minimum area according to the present invention realized using MOS transistors.
Figure 187 shows a priority circuit of the present invention, which forcibly sets all outputs to the left of the high-priority logic 1 position to logic 1, and forces all outputs to the right to logic 0. FIG. 8 is a system diagram of an associative stack constructed by combining the priority circuit and associative memory of the present invention.
1・・・優先回路の概念図、2・・・従来の優先回路、
3. 4. 5・・・本発明の分割方法を示す優先回路
、6・・・優先回路の具体的囲路、7・・・境界領域を
与える優先回路、8・・・連想スタック、10・・・デ
コーダ、20・・・ key部、40・・・優先回路、
50・・・ value部。1... Conceptual diagram of priority circuit, 2... Conventional priority circuit,
3. 4. 5... Priority circuit showing the division method of the present invention, 6... Specific enclosure of the priority circuit, 7... Priority circuit providing a boundary area, 8... Associative stack, 10... Decoder, 20... key part, 40... priority circuit,
50... value section.
特許出願人 1)中 衡 代理人弁理士 大 管 義 之 ((L) klAl 図 1A2図((L) 算2因 (b) 瀉 6 図 f′= Or 02 0304o5o6葛 7 巴Patent applicant 1) Naka Hiroshi Representative Patent Attorney Yoshiyuki Okan ((L) klAl diagram Figure 1A2 ((L) Calculation 2 factors (b) Figure 6 f′= Or 02 0304o5o6 Kuzu 7 Tomoe
Claims (1)
いて、前記列線のうちある列線の論理状態あるいは前記
論理状態の反転論理を前記行線のあらかじめ定められた
行線に伝達することによって他の列線を前記行線と前記
列線との各交点に存在する論理回路で強制的に特定の論
理状態にすることを特徴とする優先回路。 (2、特許請求の範囲第1項記載の優先回路において、
回路の機能を変えることなく前記メモリ構造の面積を最
小にする回路の分割手段。 (3)記憶回路の出力に連結され前記記憶回路の活性化
された出力のうち優先順位の高い位置の出力のみを活性
化して出力する特許請求の範囲$1項記載の優先回路。 (4)記憶回路の出力に連結され前記記憶回路の活性化
された出力のうち優先順位の高い位置から低い位置にあ
る出力を順に選択する手段を有する階層構造の特許請求
の範囲第1項記載の優先回路。[Scope of Claims] (1) In a memory structure consisting of a plurality of row lines and a plurality of column lines, the logic state of one of the column lines or the inverted logic of the logic state is determined in advance by the predetermined logic of the row line. 1. A priority circuit that forcibly sets other column lines to a specific logic state by a logic circuit existing at each intersection between the row line and the column line. (2. In the priority circuit described in claim 1,
Means for dividing a circuit to minimize the area of said memory structure without changing the functionality of the circuit. (3) A priority circuit according to claim 1, which is connected to an output of a storage circuit and activates and outputs only the output at a higher priority position among the activated outputs of the storage circuit. (4) A hierarchical structure according to claim 1, further comprising means connected to the output of a storage circuit and sequentially selecting outputs from a high priority position to a low priority output among the activated outputs of the storage circuit. priority circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP393882A JPS58121455A (en) | 1982-01-13 | 1982-01-13 | Priority circuit |
Applications Claiming Priority (1)
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JPH0157819B2 JPH0157819B2 (en) | 1989-12-07 |
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JP393882A Granted JPS58121455A (en) | 1982-01-13 | 1982-01-13 | Priority circuit |
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JPS5031837U (en) * | 1973-07-18 | 1975-04-08 | ||
JPS5226124A (en) * | 1975-08-22 | 1977-02-26 | Fujitsu Ltd | Buffer memory control unit |
JPS564827A (en) * | 1979-06-25 | 1981-01-19 | Nippon Telegr & Teleph Corp <Ntt> | Control system for common resource |
Also Published As
Publication number | Publication date |
---|---|
JPH0157819B2 (en) | 1989-12-07 |
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