JPS58119066A - デ−タ処理システムにおける１個以上の共通メモリと処理モジユ−ルとの間のデ−タ交換の方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、データ処理システムにおける１個以上の共通
メモリと処理モジー−ル間のデータ交換のプロセスおよ
びプロセスを行う装置に関するものである。

本発明は、全モジー−ル（集合バスという形での）に対
して共通である１個以」−のメモリと処理モジエールと
の間におけるデータ交換に対して適用される。一般的に
これらの処理モジュールは、ローカル・メモリと関連す
るプロセッサまたはマイクロプロセッサにより構成され
る。

プロセッサの分野、殊にマイクロプロセッサの分野では
、同一のバス上に接続されているプロセッサが、メモリ
のような共通の資源をアクセスするためにデータや信号
を交換しあうのに、複雑でしかもコスト高な方法が採ら
れてきた。マイクロプロセッサの出現により、このデー
タ父換がますます重要となりつつあるのは明らかである
。というのは、マイクロプロセッサの比較的高い性能、
価格、そして比較的小型であるという特性から、各プロ
セッサが共通バスという手段により共通資諒にプロセス
できるマルチプロセッサ・システムの設計に、ますます
関心が寄せられているからである。マルチプロセッサ・
システムでは、同一システムの異なるモジュールは物理
的に異なるプリント基板に位置する。だから、これらの
モジュール間のＷｇババス、システムとしての性能に太
き（影響する。さらに、ある種のバスでは、互換性のな
い動作特性を持つモジュールの接続が難しいということ
も知られている。であるから、マルチプロセッサ・シス
テムを設計するに当っては、バスを通じて接続するため
のモジュールの互換性と、この接続の結果をもたらされ
るシステムの性能との間の妥協点を常に見つけ出さねば
ならないということになる。

今の世代のコンビエータの設計においては、異なるメー
カーの処理モジュール間の動作互換性に関する問題は、
さして重要ではなかった。というのは、異なるメーカー
のコンピュータ同士を接続しようという試みは一般的に
はなされなかったためである。事実、各コンピュータ会
社には自社のコンビエータを競合会社のそれと互換＋＋
を持たせようという意志は全（なかった。マルチゾロセ
ッサ・システムにおいては、接続するべき全てのモジエ
ールは同一のメーカーから提供され−（いたからである
。

しかし、ミニコンピユータ、マイクロコンピュータ、マ
イクロプロセッサの登場により、マルチプロセッサ・シ
ステムの開発が可能となった。だが、各マルチプロセッ
サ・システムでは、単一のバスによって何個かのプロセ
ッサが接続可能になっている点では、従来と変りがない
。だから、マルチプロセッサ・システムの設計渚はそれ
ぞれ処理モジュールと共通メモリとの間に、データ交換
用バスを独自に設計している。最近、１６ビツト、さら
には３２ビツト・マイクロプロセッサが登’ｌＪしたこ
とにより、従来のデータ交換バスは新しいマイクロプロ
セッサの仕様に合わないものとなっており、以前に設計
されたバスは、今や使いものにならないものとなりつつ
ある。場合によっては、以前のマルチプロセッサ・シス
テ・ムのために設計されたバスが標準バスとされること
もあり、マイクロプロセッサを使用した新型システム用
には、標準バスに機能を追加して新世代マイクロプロセ
ッサと互換性を持たせる必要がある。これではコストも
かかるし、性能レベルも低いものとならざるを侍ない。

つまるところ、マルチプロセッサ・システムにおけろデ
ータ交換はほとんどの場合、大変複雑な交換手順を必要
とし、その構造は非常にわかりに（いものとなっている
。これらのバスは一般的に、非常に難解なパラメータを
使用し、各バスのデータ交換ラインも、また転送すべき
データのアドレスやボリー−ムも、互いに適合性の低い
ものとなっている。これらのバスを統合された形式で作
成することはできない。

発明の概要 本発明の目的は、上記のような不利益をなくすことであ
る。それ故、本発明は、データ処理システムにおける１
個以上の共通メモリと処理モジュール間でのデータ交換
のプロセスおよびプロセスを行なうための装置に関連す
るものである。この発明によるプロセスと装置を使用し
た結果、マイクロプロセッサの製造会社が必要とする操
作信号とは無関係に、バス上のｆ［のマイクロプロセッ
サ間の対話が可能になり、異なるタイプのプロセッサま
たはマイクロプロセッサが接続可能となる。

後述する通り、本発明によりもたらされるデータ交換装
置は、異なるプロセッサまたはマイクロプロセッサのデ
ータ交換を可能にするばかりでなく、バスに対するプロ
セッサのアクセス要求の任意選択信号、マルチプロセッ
サによるシステム割込み信号、異なるプロセッサ間での
同期化信号なども交換可能にする。

このように、本発明はまず最初にデータ処理システムに
おける１個以上の共通メモリと処理モジエール間でのデ
ータ交換のプロセスに関連して℃・る。その方法は、モ
ジュールと共通メモリとを接続しているバス上で、１個
以上のアドレス・七ソ）　（ＢＡＯ−ＢＡ３１　）と、
そのアドレスに対応して（・る１個以上のデータ・セッ
ト（８１）０〜Ｂｌ）：３１　）を多重化する方法から
成り、この場合、各データ・セットは、各アドレス・セ
ットの後から、同期的に転送されろ。

本フロセスの別の特徴として、バス上の多重化があるが
、それは、１つは、処理モジュールにそれぞれ対応する
任意選択手段から出され、バスに関連しているバスのア
クセス要求ＵｔＯ〜Ｒ７）の任前選択に対するものであ
り、もう１つは、アドレス・セント（ＢＡＯ〜ＢＡ３１
　）およびデータ・セット（Ｂｌ）Ｏ〜ＢＤ３１　）の
任意選択に対するものである。

この場合、任意選択要求はデータ・セットの後からバス
上を転送される。

本フロセスの別の特徴では、バスにおいて、システム・
モジュールからの制御信号（ＢＲＺＴ　。

Ｉｓ　ｔｌＡＬＴ　、　１３Ｕ８　ＡＬＡＲＭＥ　、　
ＢＴＳＴ）の転送が行なわれる。

本発明の別の特徴では、システム・モジュールからの制
御信号は、モジュールの供給電源に割込みがかかった後
電源が回復されたことを示す信号（ＢｌｔＺＴ）、１個
以上のモジュールでの誤動作に対する警告を発する信号
（１３ＡＬＡＩ（、λＩＥ）、テストのための全モジュ
ールに割込みをがり゛る信号（ｌ＋Ｔ８１”）とから成
る。

また別の％徴により、バス上を転送される割込み信号に
よって、異なるモジュールを同期化することもできる。

また別の特徴によれば、割込み信号は、１つのモジュー
ルから出され、他の全てのモジュールに転送され、各モ
ジーールのレシーバに格納される全体に対するシステム
割込み信号（ＨＡ　ＰＰｌ・；Ｌｌ　）、システムによ
りタスクが終了された時に、１つのモジュールのトラン
ス・ミッタに格納、されろ全体に対する割込み信号（Ｂ
　ＡＰＰＥＴ、２　）、１つのモジュールから出され、
他のモジー−ルから出された割込み信号をマスクする信
号（ＢｈｉＡｓｃｇ、各モジュールのローカル・フリッ
プ・フロツクをリセフトし、共通メモリが使用不可能で
あることを示す信号（ＢＲＴＡ８）とから成る。

サラに別の特徴によれば、プロセスは次Ｋ　示１信号を
バス上で転送できる、つまり、共通メモリを二重メモリ
に切替えする信号（ＢＣＬＭ）、モジュールへの供給電
源に対する割込みの後で、電源が回復されたことを示す
信号（ＢＲＺＴ）を有効にする信号（ＢＶＣ）、および
バス上を転送されるデータのハ＋）ティを有効にする信
号（ＢＶＰ）、かうなる。

この発明はまた、データ処理システムにおける１個以上
の共通メモリと処理モジュールとの間のデータ交換を行
うための装置に関するものである。

当該装置は、これらのモジュールとメモリに対して共通
なバスと、さらに、各モジュールについては、各モジー
ールから転送されるバスの任意選択アクセス要求のシス
テムとから構成される。ここで、装置は更に、各モジー
ールについて、当該モジュールとバスに関連し、アドレ
ス（ＢＡＯ〜ＢＡ３１　）とデータ（ＢＤＯ〜ＢＤ３１
）を多重化することにより共通メモリに読み薔きできる
多重化手段と、対応する任意選択システムおよび多重化
手段に接続されるタイム・ベース・ジェネレータとで構
成される。当該タイム・ベース・ジェネレータおよび多
重化手段は、バス上においてデータ・セット（ＢＤＯ〜
ＢＤ３１）が対応するアドレス・セット（ＢＡＯ〜ＢＡ
３１　）の後から、同期的に転送されるという形式で設
計されている。

また別の特徴によれば、タイム・ベース・ジェネレータ
および多重化手段は、バス上での多重化のために設計さ
れているが、１つは任意選択手段から来るバスへのアク
セス要求（ｌｔｏ〜Ｉｔ７）の任慈選択の多重化、もう
１つは、各データ・セット（ＢＤＯ−ＢＤ３１　）の多
重化である。この時、廿意選択要求が各データ・セント
の後に同期的にバスに転送されるという方式で多重化さ
せる。

また別の特徴として、装置はモジー−ルから制御信号を
転送するための、バスに関連するシステム制御手段も含
む。

また別の特徴では、この装置は、バスに関連しまた割込
み信号、マスク信号をバスへ転送することにより各モジ
ュールを同期化するための同期化手段も備えている。

また別の特徴では、装置は、次の信号つまり、共通メモ
リと二重メモリの切替えをする信号（１１（”’ＬＭ）
、モジュールへの供給電源に対する割込みが終り、モジ
ュールの電源が回復されたことを示］信号（Ｂ　ｌ（、
ＺＴ　）を有効にし、また、バスを循廻し、パリティ情
報と共にデータを有効にする信号（ＨＶＣ）を転送する
だめの、バスに関連する保護手段も備えている。

以下余白 好ましい実施例についての詳細説、明 図１は、本発明に基づ（データ交換装置を使用したマル
チプロセッサ・システムを図示したものである。このシ
ステムは、図を簡略化するために、処理モジュールの番
号を１と２のみに限っている。

これらの処理モジュールは、それぞれマイクロプロセッ
サ（またはプロセッサ）３，４を含み、これらのプロセ
ッサはそれぞれローカル・メモリ５．６に関連付けられ
ている。

本発明に基づ（装置は、一つは処理モジュール間におけ
るデータ交換、もう一つは当該モジュールと共通メモリ
７との間のデータ交換を可能にする。装置はまたバスを
含んでいるが、このバスはこれら全モジュールおよびメ
モリに対して共通のものである。各モジュールからのバ
スへσ）アクセス要求は、システムにより任意選択され
る。これらの任意選択システム（任意選択手段）は、図
中では８，９として表わされている。アクセス要求は、
マイクロプロセッサ３，４の邑力１０　、１１として表
わされている。これらの要求は任意選択手段８．９に転
送され、そうすることによって各モジュールからの要求
の任意選択が可能になる。このような任意選択手段につ
いては、１９８１年９月別日出願のフランス特許出願８
１　１８０１４に、同じ出願人の名で記述されているの
で、ここでは詳述しない。各モジュールは、図中の１２
　、１３に示されているように、多重化機能を使用する
。これらの多重化手段は、対応する各モジュールに対し
て使用される（図中ではバスの一番上のアドレス・ライ
ン１７に対して使用されている）。この方法により、各
アドレス（ＢＡＯ−ＢＡ３１）　およびデータ（ＢＤｏ
〜ＢＤ　３１　）は、共通メモリ７に読み書きするため
に、多重化することができる。これらのアドレスの数は
、明らかに、使用するマイクロプロセッサの特性に対応
している。図示の実施例では、３２ビツト・マイクロプ
ロセッサが想定されている。しかしながら、この番号は
変化しつる。この装置はまた、各モジュールに対し、任
意選択手段と対応するマルメプレクサに関連するタイム
・ベース・ジェネレータも備えている。

図中では、タイム・ペース・ジェネレータは１５１Ｌ６
である。タイム・ペース・ジェネレータおよび多重化手
段は、後述するとおり、データ・セット（ＢＤＯ〜ＢＤ
３１）が対応するアドレス・セット（ＢＡＯ〜ＢＡ３１
）の後から同期的にパス上を転送される形式で設計され
ている。任意選択手段８，９はバスの三番目のライン１
９で使用される。タイム・ベース・ジェネレータと多重
化手段は、バス上をバスの一番上のラインにおいて、一
つには各種の任意選択手段から来るバスのアクセス要求
（Ｉ（０〜Ｒ７）の任意選択を、もう一つは各データ・
セット（ＢＤＯ−ＢＤ３１）を多重化する。任意選択手
段は、各データ・セントの後から同期的にバス上を転送
される。アクセス要求（ｆ（０〜Ｒ７）は、バスの最初
のライン１７で転送されるが、こ）のラインはまた、ア
ドレスおよびデータを転送する。この実施例テハ、マル
チプロセッサ・システムが、バスには７個のマイクロプ
ロセッサが接続されてできていることを想ボしてあり、
そのうち２個のみが図に示されている。このように、バ
スに対する７つりアクセス要求を任意選択しなければな
らない。

信号ＢＥＳは、バスの一番上のライン１７を循廻する信
号であるが、本発明によるプロセスの性能忙は含まれな
い。この信号はすでに、ＴＩ−Ｉる種のバスで使用され
ており、入出力動作制御を行うことを可能にしている。

この装置はまた、バスの４番目のライン加に関連する、
システムの制御手段％を装備している。この制御手段は
、全モジュールについて共通であり、図に示した信号を
発するが、これについては後述する。これらの信号はあ
る種のモジュール制御動作を可能Ｋｊる。

この装置はまた、バスの５番目のラインに対し同期化手
段２４を備えている。この手段は、バス上の割込みおよ
びマスキング信置の転送により各種モジー−ルの同期を
とるものであるが、これについては後述する。最後にこ
の装置は、共通メモリ７と二重メモリ２６の切替を行う
信号ｔ３ｃＬＭを転送するバスの保護手段部を備えてい
る。当該手段はまた、モジュールへの供給電源の割り込
み、または回復を示す信−％ｌ３ＶＣ（信号Ｂ　ｃ　Ｓ
およびＩＮ？ＺＴを有効にする）の転送を可能とする。

さらにこの保護手段により、バス上を循廻し、パリティ
情報を伴うデータを有効にさセる信書１３Ｖｉ−’が提
供される。バス上のラインを循廻する他の信号について
は、すでに述べたとおりである。これらの信号はすでに
ある種のバスで使用されており、後述することにする。

バス制御手段２７　、２８も図に示されているが、これ
らはそれぞれ各モジュールおよびバスの上から２番目の
ライン１８に対して使用される。この手段は、既知技術
として知られてお′す、バス’Ｎ＋ｆｌ　１４１　個Ｍ
を発信することができるが、これについては後述する。

図に示された装置では、マイクロプロセッサの出力２９
，３０．３１はそれぞれ、アドレス情報、データ、読取
り／書込み情報を表わすものとして想定されている。ま
た各タイム・ペース・ジェネレータ１５の入力３２は、
対応する任意選択手段８からプロセッサからのバスに対
するアクセス要求が受入れられたことを示す情報を受信
するものと想定されている。

図２．３．４は、バスによってデータ交換を行う場合に
使用される各信号のクロノグラムである。

図２は、データ交換が共通メモリの読取り動作に関連す
る場合の信号を示している。この図から、データ（ＢＤ
Ｏ〜ＢＤ３１）がアドレス（ＢＡＯ〜ＢＡ３１）の後か
ら、バスの一番上のライン１７を動期的に転送されるこ
とがわかる。この図に含まれる他の信号は、２番目のバ
ス・ライン１８によって転送されるが、これについては
後述する。

図３は、共通メモリの書込み動作に関連する場合に、バ
スにおいて係わる信号のクロノグラムである。図２の場
合と同様、図３に示される他の信号は、２番目のバス・
ライン１８を循廻する信号である。

図４は、共通メモリにおいて読取り動作の次に書込み動
作が行われる場合の、バス上のデータ交換を示すもので
ある。他の図と同様、図４に示される他の信号は、２番
目のバス・ライン１８を循廻する信号である。また、読
取り／４込みされ１こデータは、アドレスのバス上を同
期的に転送されることがこの図かられかる。リファレン
ス０１．θ２゜θ３．θ４．θ５は、それぞれ以下のル
１間をとる時間間隔を表わしている。

一６０ｎｓに近い期間θ１は、信号１３４．に対するア
ドレスの位置付けに対応する。

−６０ｎｓＫ近い期間θ２は、信号ＢＡＩＪ対するアド
レシング時間の保守に対応する。当該期間はまた、信号
ＢｔＪＤＳとＢＬＤＳの間の時間のずれにも対応する。

一６０ｎｓに近い期間θ３は、バスにおけるアドレスの
転送とデータの同期的転送との間の時間間隔に対応する
。

一期間θ４は調整可能であり、信号＋３ｔＪＩ）Ｓおよ
びＢＬＤＳＫ比較ｔ、ｙｓｌＡ合ノ信号ＢＤＴＡＣＫ　
内時間のずれに対応する。

一期間θ５は信号ＢＥｃｔｘの切替に関連する最大デー
タ転送維持時間に対応する。

信号ＢＡＬ　、　Ｂ（ＪＤＳ　、　ＢＬＤＳ　、　ＢＩ
）ＴＡＣＫ　、　Ｌ３Ｑ１）Ｓについては後述する。

本発明による装置およびプロセスに含まれる特殊性を示
すことによって、バス上の異なるラインを転送される信
号についてのさらに詳細な説明が得られる。

バスの一番上のラインの信号−リファレンス１７（アド
レス、データ、アクセス要求、入出力）。

（ＢＤＯ〜ＢＤ３１）：本発明により、アドレスの後に
同期的にバス上を転送／交 換されるデータ。

（ＢＡＯ〜ＢＡ３１）：データのアドレスとこれらのア
ドレスは、ＢＡＬＫよって格 納されなければならない。

ｒｌＥｓ：　　　　入出力信号。ロジック・レベル＝〇
−１個の補足アドレス・ラインに相 当の場合に能動となる。例えば１６Ｍ メモリ・オクテツトと１６Ｍ入出力オ クテツトにアドレス指定可能。この 信号はある種のバスにおいて発生す る。データ交換の第２段階では、特 定のアドレス・ラインとｌ（＋ｙ　ｓは使用可能であり
、異なる処理モジュール のバスに対するアクセス要求を運ぶ ために使用される。

上から２番目のバス・ライン上の信号−（リファレンス
１８−バス制御信号）。

ＢＥＣＨ：　　　交換バスニレベルー０のとき能動とな
る。この信号には３つの状態があ る。バス上の各信号が有効であるこ とを示す。

ＢＡＬ：　　　ラッチ・アドレス・バス（バス上のアド
レスをロック−５７，）：レベル二〇のとき能動となる
。この信号には ３つの状態があり、アドレスＢＡＯ 〜ＢＡ３１およびＢＥＳの格納を可能にする。

ＢＷ：　　　書込みバス二しベル二〇のとき能動となる
。この信号には３つの状態が ある。バス上の転送の方向を示す。

書込みの場合、レベル二〇、読取り の場合、レベル＝１゜ ｆＪＵＤｓ　：　　　”　ハス上位データ・ストローブ
”（バス上の上位データ・サンプリン グ）ニレベル＝０のとき能動となる。

信号には３つの状態がある。より重 要なデータの交換を可能にする。

１３ＬＤＳ　：　　　”バス下位データ・ストローブ（
バス上）下位データ・サンプリング）ニレベ ル＝０のとき能動となる。この信号 には３つの状態がある。あまり重要 でないデータの交換を可能にする。

１３ＤＴＡｃＫ：　　あまり重要でないデータ転送の受
信ニレベル＝００とき能動となる。この 信号には３つの状態がある。モジュ ールによって同期的に出され、任意 選択が行われつつあることを認識し、 転送を受は入れる。

１３ＢＥ旧（、：　　エラー・バス：レベル二０．コレ
クタ・オープンのとき能動となる。００ 信号はモジュールまたはメモリが、 訂正されていないエラーを検知シタ ときに能動となり、そのとき起こり つつあるサイクルは打ち切られる。

これらの信号は全である種のバス上 で発生する。

３番目のバス・ライン（リファレンス１９−　任ｉ選択
信号）。

ＢＮＡ：　　　　バス上の新しい任意指定子の決定。

コレクタ・オープン。レベル二〇の とき能動となる。

ＢＮＡ：　　　　ＢＭＩ〜ＢＭ３の有効化。レベル二〇
のとき能動となる。コレクタ・オー プン。８Ｍ４＝Ｏの場合、Ｉ３へ１１〜ＢＭ３のデータ
は有効となる。

ＢＲＥＱ　：　　　ハスに対するアクセス要求。レベル
−〇のとき能動となる。コレクタ・ オープン。共通バスへのアクセス要 求。

）３ＡＰ：　　　　任意選択可能バス。レベル＝１のと
き能動となる。コレクタ・オープン。

これらの信号は全て、前述したフランス特許田願に記載
されている。

４番目のバス・ライン（リファレンス加−システムの制
御信号）。

ＢＲＺＴ　：　　　供給電源の回復。レベル＝０のとき
能動となる。１００　ｍｓ以上継続する。

Ｂｌ−ＩＡＬＴ：　　　バス停止＝Ｖベル二〇のとき能
動となる。コレクタ・オープン。１個以 上のモジュールが停止状態にあるこ とを示す。

ＢＡＬＡＲ，〜ＩＥ　：　＠告バスニレペル＝０のとき
能動となる。コレクタ・オープン。１個以 上のモジュールで警告状態を示す。

１３ＭＡ：　　　　停止−再開信号。

■７：　　　供給電源への割込み。レベル−〇のとき能
動となる。コレクタ・オープ ン０ ＢＴＳＴ　ニ　　　テスト割込み。レベル−Ｏのとき能
動となる。コレクタ・オープン。シ ステムに対する割込み信号。テスト のために全モジー−ルに起動をかけ る。

他の信号は知られているので、Ｂ［ＪＳ　ＨＡＬＴ　。

Ｂｕｓ　ＡＬＡＲＭＥ、ＢＴＳＴ信号が、本発明による
プロセスおよび装置に使用されている。

５番目のバス・ライン（リファレンス２１−モジュール
の同期化信号および割込み信器）。

ＢＡＰＰＥＬ　１：割込み。レベル−００とき能動とな
る。コレクタ・オープン。全面的な 割込み。１つの処理モジュールから 他の処理モジュールへコールする。

モジュール・レシーバに格納される。

ＢＡＰＰ’ＥＬ　２　：　ＩＦＩＩ込み。レベル−０の
とき能動となる。コレクターオーフ゛ン。１イ固のモジ
ュールが他の処理モジュールに対 し実行した動作の終りの全面的割込 み。ローカル・フリップ・フロップ の中に信号を与えたモジュールのト ランスミッタに格納される。図中に は示されていない。

ＩＪＭＡＳＱ：　　ＢＡＰＰＥＬ２信号の全面的マスキ
ング。

゛レベル二０のとき能動となる。コレ クタ・オープン。

ＢＲ，ＴＡＳ：　　　ローカル・フリップ・フロップの
リセット。レベル二〇のとき能動とな る。コレクタ・オープン。

これらの信号は全て、この発明に基づくプロセスおよび
装置に使用される。

６番目のバス・ライン（リファレンス２１−保護信書：
メモリ切替、電源回復、有効化など）。

ＢＣＬＭ：　　　共通メモリを二重メモリに切替。

ＢＰＭ：　　　　メモリ保護。供給電源への割込みから
共通メモリを保護し、書込みを禁 止する。

ＨＶＣ：　　　　制御の有効化。信号ＢＲ，ＺＴおよび
ＢＣ８の状態を確認する。

ＩＪＶＩ）　：　　　　ハＩＪティの有効化。この信号
には３つの状態がある。データがパリティ 付きの場合に能動となる。

ティを示す。

信号ＢＣＬＭ　、　ＢＶＣ、Ｌ３ＶＰ　ハ、本発明Ｋ　
、Ｍづくプロセスで使用されるが、その他の信号はある
棟のバスではすでに使用されている。

これまでに説明したプロセスおよび装置は、前述したよ
うな目的を達成するものである。バス上のデータの導入
はアドレスの導入により同期的に実行されるが、システ
ム全体としての動作は非同期となる。異なるモジュール
からのバスに対するアクセス要求の任意選択は、アドレ
ス・ライン上に、データ交換段階において直接発生する
。さらに、この装置は、すでに述べたようにバスからの
割込みを直接コントロールすることができる。これは従
来のデータ交換手段ではなかったものである。従来の手
段では、異なるモジー−ルの間には割込みラインがあっ
た。しかし本発明による手段では、プロシジャをマスキ
ングした結果、特殊な管理ラインにより、割込みに対す
る全面的管理が可能となっている。前述したとおり、信
号ＢＲＴＡＳの結果、バス上の単一のラインによって全
モジュールに存在する資源を解放することができる。ま
た、バス上のラインおよび装置に使用されるラインは、
機能的基準によってグループ分けされているのではな（
、ノイズに対するセンシティビティ機能として分散化さ
れている。これにより、ライン終端は、より解りやすい
ものとなる。この装置が内蔵するバスは利用価値の高い
、高性能のバスである。

【図面の簡単な説明】

図１は本発明に基づくデータ交換装置を使用したマルチ
プロセッサ・システムのダイアグラム、図２は共通メモ
リにおける読取り操作のため、データ交換の間、バス上
を遁走しているある種の信書を示す図、図３は共通メモ
リにおける書込み操作のため、データ交換の間、バス上
を遁走しているある種の信号を示す図、図４は共通メモ
リにおける読み／書き変更操作のため、データ交換の間
、バス上を遁走しているある種の信醤を示す図である。 特許出願人 ウルリッチ　フィンジャー ビニール　リグナーズ 特許田願代理人 弁理士　　山　本　恵　−

Claims (1)

1. 【特許請求の範囲】 （１）処理モジー−ルと共通メモリを接続する共通バス
   上において、１個以上のアドレス・セット（ＢＡ　Ｏ−
   ＢＡ３１　）およびそれらのアドレスに対応する１個以
   上のデータ・セラ）（ＢＤＯ〜Ｂ　Ｄ３１　）を多重化
   し、各データ・セットはアドレス・セットの後から同期
   的に転送され、バス上のデータ転送を受は入れる各モジ
   ュールは、受信信号（ＢＤＴＡＣＫ　）を非同期的に発
   信するデータ処理システムにおいて、処理モジュールと
   １個以上の共通メモリーとの間でデータ交換を行う交換
   方法。 （２）一方では処理モジュールにそれぞれ対応して見・
   る任意選択手段から出される、バスに接続されているバ
   スのアクセス要求（ＲＯ−Ｒ７）の任意選択を多重化し
   、他方では、アドレス・セット（ＢＡＯ〜ＢＡ３１　）
   とデータ・セット（１０〜ｌ１ｌ）３＋　−）を多重化
   するが、その方法は任意選択手段がデータ・セクトの後
   からバス上を転送さ４しろような形式の、特許請求の範
   囲第１項に記載の交使方法。 送する方法から成る、特許請求の範囲第２項に記載の交
   換方法。 （４）システム・モジー−ル制御信号の内科が、モジー
   −ルへの供給電源に割込みがかかった後、電源が回復さ
   れたことを示す信号（旧（ＺＴ）；１１固以上のモジー
   −ルが停止したことを示す信号（＋３８ＡＬＴ）；　１
   個以上のモジー−ルの動作エラーに対する警告を示′ｒ
   伯号（ｔ３ＴｓＴ）；テストのために全モジュールに割
   込みをかける信号；である、特許請求の範囲第３項に記
   載の交換方法。 （５）ハス上を転送される割込み信号によって、異なる
   モジュールを同期化させることから成る、特許請求の範
   囲第４項に記載の交換方法。 （６）割込み記号が、１つのモジュールにより発信され
   他の全モジュールに転送されそれらのモジュールのレシ
   ーバ−に格納される全面的割込み信号（ＢＡＰＰＥＬＩ
   ）；いずれか１つのモジュールのトランスミッタに格納
   される、システムの実行したタスクの最後の全面的割込
   み信号（Ｂ　ＡＰＰＥＬ２）；他のモジー−ルから発信
   された割込み信号をマスクする１つのモジー−ルによっ
   て発信される信号（ＨへＩＡＳＱ）；各モジュールのロ
   ーカル・フリップ・フロップをリセットし、共通メモリ
   が使用不可能であることを示す信号（ＢＲＴＡＳ）から
   成る、特許請求の範囲第５狽に記載の交換方法。 （７）バス上において、共通メモリを二重メモリに切替
   する信号（ＢＣＬＭ）；信号（ＢＣ８およびＩｓ　ＩＬ
   ＺＴ　）を有効化し、モジュールへの供給信号に割込み
   がかかった後の電源の割込みおよび回復を示す信号（Ｂ
   ＶＣ）；及びバス上を転送されるデータのパリティを有
   効にする信号（ＨＶＰ）；を転送する方法から成る、特
   許請求の範囲第６項に記載の交換方法。 ｔ８＋　　モジュールとメモリに対して共通なバスと、
   各モジュールに対しては、各モジュールが１１転送され
   、バスに対するアクセス要求を任意選択するシステムと
   から成り、また、当該モジー−ルとバスに関連して、ア
   ドレス（ＨＡ　０−ＨＡ３１　）と、データ（ＢＤＯ−
   ＢＤ３１　）を多重化することにより、共通メモリを読
   み書きできろ多重化手段と、対応する任意選択システム
   および多重化手段に関連するタイム・ベース・ジェネレ
   ータから成り、当該タイム・ベース・ジェネレータおよ
   び当該多垂化手段は、バス上においてデータ・七ノ）（
   ＢＩ）Ｏ〜＋３１）３１）が対応するアドレス、セット
   （ＢＡｏ〜＋３．Ａ１：１１）の後から、同期的に転送
   されるという形式に設計されているデータ処理システム
   において、処理モジ−一ルと１個以上の共通メモリとの
   間でデータ交換するための交換装置。 （９）タイム・ベース・ジェネレータおよび多重化手段
   は、バス上で、１つには任意選択手段から来るバスのア
   クセス要求（ＲＯ〜ｌ（，７）のＥ）意選択を、もう１
   つには谷データ・セント（Ｈ’ｌ）０〜＋３１）３１）
   を、任意選択要求がバス上を各データ・セントの後に同
   期的に転送されるという方式で多重化するように設計さ
   れた、特許請求の範囲第８項に記載の交換装置。 ００）　　モジュール制御信号を転送するための、バス
   に関連するシステム制御手段から成る、特許請求の範囲
   第９項に記載の交換装置。 （印　割込み信号とマスク信号をバス上に転送すること
   により、各モジュールを同期化するための、バスに関連
   する同期化手段から成る特許請求の範囲第１０項に記載
   の交換装置。 （１２）共通メモリと二重メモリの切替をする信号（Ｈ
   ＣＬＭ）と、モジュールの供給電源に割込みがかかった
   後、′電源が回復されたことを示す信号（１，３ＩＬＺ
   Ｔ　）を有効にし、また、パリティ情報を伴ってバス上
   を循廻するデータを有効にする信号（１ｉＶｃ　）とを
   転送するためのバスに関連する保護手段から成る、特許
   請求の範囲第１１項記載の交換装置。