JPS5811766B2 - シンセサイザチュ−ナにおけるプログラマブルカウンタの分周比設定用の光学式カ−ドリ−ダ゜ - Google Patents

シンセサイザチュ−ナにおけるプログラマブルカウンタの分周比設定用の光学式カ−ドリ−ダ゜

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JPS5811766B2
JPS5811766B2 JP52133422A JP13342277A JPS5811766B2 JP S5811766 B2 JPS5811766 B2 JP S5811766B2 JP 52133422 A JP52133422 A JP 52133422A JP 13342277 A JP13342277 A JP 13342277A JP S5811766 B2 JPS5811766 B2 JP S5811766B2
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light
reflector
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programmable counter
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椎名文男
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03JTUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J1/00Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
    • H03J1/06Driving or adjusting arrangements; combined with other driving or adjusting arrangements, e.g. of gain control

Landscapes

  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 本発明はPLL周波数シンセサイザを用いた広帯域走査
型受信機(通称スキャニングレシーバ)において、希望
受信チャンネルをプリセットし、かつ記憶する際に光学
式カードを用いる方式に使用される光学式カードリーダ
に関する。
希望受信チャンネルを予め複数個プリセットしておき、
該プリセットチャンネルを走査して電波の発射されてい
るチャンネルに至ると走査を止めてそのチャンネル電波
を受信することを特徴とするスキャニングレシーバは、
ICの発達に伴なうPLLシステムの普及により、従来
の水晶振動子制御方式から、PLL周波数シンセサイザ
制御方式に代わってきた。
この場合、希望チャンネルをプリセットし、記憶してお
く装置が必要となる。
この記憶装置としてはスイッチメモリ方式、半導体メモ
リ方式、カードメモリ方式があるが、製品価格及び操作
の簡易性から、カードメモリ方式が最も簡便である。
なぜなら無孔カードに穴を開けること或は有孔カードの
穴を塞ぐことによってデータの書込みをすれば、カード
の差し換えだけで多くのチャンネルを容易にプリセット
できるからである。
PLL周波数シンセサイザは、上記記憶装置のカードの
穴の有無を2進符号として取出し分周比が決定される所
のプログラマブルカウンタと、基準発振器と、この発振
器からの基準信号と上記プログラマブルカウンタからの
出力信号との位相差を検出し、それを電圧の変化に変換
する位相検出器と、上記位相検出器の出力電圧を積分し
て平滑するローパスフィルタと、上記フィルタよりの出
力を制御電圧として受けそれによって発振周波数が制御
される電圧制御発振器とから成っており、上記電圧制御
発振器の出力を例えばラジオ受信機の局部発振周波数と
して利用するものである。
本発明は、上記記憶装置部ち光学式カードリーダの改良
に関するものであるが、従来ではm×n(但しm、nは
1以上の整数)例えば16チヤンネル×16ビツトのメ
モリ部を有するカードに対して256個の発光素子と2
56個の受光素子を必要とし、極めて高価な装置となっ
ていた。
また、各チャンネル16ビツトの照射帯域を1個の発光
素子にて照射すれば、発光素子数の減少が図られるが、
その場合発光素子にタングステンラング等の高輝度のも
のが要求され、寿命発熱等の面で問題があった。
更にcds等が使用される受光素子については、レシー
バのスキャニング時間を1チヤンネル当たり約80m5
ecとするとPLL回路のロックと電波の検出に約60
m5ec必要とするから、データの読み出し時間を20
m5ec以内としなければならず、受光素子の光応答速
度の点で改善が要求されている。
本発明の目的は、光学式カードリーダの信頼性及び寿命
を向上させ、かつ安価な装置を提供するにある。
本発明の他の目的は、上記光学装置を小型化かつブロッ
ク化して、レシーバに容易に組み込み得るようになした
ことにある。
本発明の上記目的を達成させるために、カード以前の発
光素子側と、カード以後の受光素子側に夫々工夫を加え
ている。
まず発光素子側では、1個の光源でm個の光源と等価に
するために、少なくとも1つの入射面と1〜m番迄のビ
ット番号に相当するm個の反射器とを有した反射器を使
用し、1つの入射面よりの入射光を互いにはf平行なm
個の反射光に分割する。
かかる反射器を所望のnチャンネル数だけ準備し、一列
に配置する。
受光素子側では、受光素子としてCdSを用いる場合、
n×m個のメモリプレンの各ビットに単体のCdS素子
を設ける代わりにm個の帯状のCdS素子を準備し、上
記各反射器と夫々直交するように配置し、各チャンネル
の同一番号ビットの反射面よりの反射光を1つの素子で
受光するようになす。
これによりCdSの数をm個に削減する。
また、受光素子側に更に改良を加え、上記反射器と同一
原理を利用してn個の反射器と1つの集光面とを有した
m個の集光器を上記反射器と直交する方向に配置し、互
いにほぼ平行なn個の入射光を上記n個の反射面により
1点に集光させ、その各集光器の夫々の集光部にフォ 又はフォトダイオード等の受光素子を配置する。
更に反射器と集光器との間に反射器からの反射光を集光
器の所定集光面に案内する案内部材を設ける。
以下本発明の実施例を添付図面に基づいて説明する。
第1図は本発明のスキャニングレシーバの一実施例を示
すブロック図である。
このスキャニングレシーバは、受信機部10、PLL周
波数シンセサイザ部20、プログラマブルカウンタ25
の分周比設定部30の3つのブロックに大別される。
受信機部10は周知の様に、アンテナ1、高周波増幅器
2、混合器を含む第1中間周波段3、第2中間周波段4
、高周波増幅器5及びスピーカ6を含む。
PLL周波数シンセサイザ部20において、21は基準
発振器であり、22は発振器21からの基準信号とプロ
グラマブルカウンタ25からの出力信号の位相差を検出
し、それを電圧の変化に変換する位相検出器である。
23は位相検出器22の出力電圧を積分して平滑し、電
圧制御発振器24に直流電圧を供給するローパスフィル
タである。
電圧制御発振器24は、与えられる制御電圧によって発
振周波数が制御される発振器であり、この出力周波数f
0は例えば受信機部10の局部発振周波数として利用さ
れる。
プログラマブルカウンタ25は分周比(N値)を任意の
整数に設定できるカウンタであり、その複数個の入力端
子(251,252・・・・・・25m)に入力される
2逆打号によりN値が設定される。
ここで位相検出器22−ローパスフィルタ23一電圧制
御発振器24−プログラマブルカウンタ25による閉ル
ープにおいてPLLが位相固定した場合、fo=fi・
Nとなることは周知の通りである。
但しfiは基準発振周波数である。
分周比設定部30は上記プログラマブルカウンタ25の
分周比を設定するためのものであり発光素子33の走査
を制御するスキャン制御回路31と、光学式カードリー
ダ部32及びスイッチング回路群37に大別され、上記
光学式カードリーダ部32は、発光素子群33、反射器
群34、カード35及び受光素子群36を含みこのカー
ドリーダ部32にこの発明が含まれており、以下第2図
を用いてカードリーダ部32を説明する。
第2図はカードリーダ部32の一実施例の分解斜視図を
示す。
発光素子331,332はチャンネルの数n個だけ用意
されて基板40に取付けられ、スキャン制御回路31に
よって順次かつ繰り返し点灯される。
341,342・・・・34nは例えばアクリル樹脂等
の透光材により形成された反射器であり各発光素子に対
応して互に平行に配置されている。
各反射器例えば反射器341は、発光素子331に対面
する入射面341aと、m個の段階状の反射面341−
1,341−2・・・・・・341−mを備えており、
入射面341aからの入射光をほぼ平行なm個の反射光
に分割する。
48は16個の反射器34を収納する16個の収納溝4
91,492・・・・・・4916を備えた反射器収納
ケースで、正面にカード35の挿入口50と、背面に1
6個の発光素子331,332・・・・・・3316を
取付げた基板40の取付部51と、下面に各溝内を16
個に仕切ったことにより得た256個の孔52を備えて
いる。
基板40の前面には反射器34との緩衛及び光漏れを防
止するために黒布55が貼着されている。
56は基板40の抑え板、57は上蓋である。
47は上記反射器34と同一原理を利用して成形した集
光器を示し、該集光器は図示の如く反射器34と直交し
て配置されている。
58は、16個の集光器47を収納する16個の収納溝
591゜592・・・・・・5916を集光器収納ケー
スで、正面にカード35の挿入口60と、左側面に16
個の受光素子(フォトトランジスタ)361,362・
・・・・・3616を取付けた基板65の取付部61と
、上面に256個の孔62を備えている。
この集光器収納ケース58と反射器収納ケース48との
重畳は集光器収納ケース58の突部63a、63b、溝
部64と、反射器収納ケースの溝部53a。
53b(図示せず)、突部(図示せず)とにより、位置
決めされる。
66は基板65の抑え板67は下蓋である。
35は縦m列、横n列の孔を穿孔可能なカードであって
これにより集光器群47からの光を透過或いは遮断し、
スイッチング回路群3γを通してプログラマブルカウン
タ25の各入力端子251,252・・・・・・25m
に“0”または“1”の2准将号を入力せしめ、所望の
分周比を設定するものである。
このように構成されたカードリーダは以下の順序で組み
立てられる。
まず16個の反射器341,342・・・・・・341
6の先端が、収納ケース48の溝49の係止部(図面に
表われていない)に挿入され、然る後反射器34の背面
(入射面)に基板40が当接され、この基板40を抑え
板56と上蓋57とにより固定する。
抑え板56及び上蓋57は夫々収納ケース48にネジ止
めされる。
なお反射器34は、その溝部341b、342b・・・
・・・3416bに上蓋57の突部(図示せず)が係合
することにより位置決めされする。
同様に16個の集光器471,472.・・・・・・4
716の先端が収納ケース58の溝59の係止部59a
に挿入され、然る後集光器47の左側面(集光面)に基
板65が当接され、この基板65を抑え板66と下蓋6
7とにより固定する。
抑え板66及び下蓋67は夫々収納ケース58にネジ止
めされる。
なお集光器47はその溝部471b。472b・・・・
・・4716bに下蓋67の突部68が係合することに
より係合される。
カード35は挿入口50,60より挿入自在である。
スイッチング回路群37はm個のスイッチング回路37
1,372・・・・・・37mから構成されている。
そして各スイッチング回路は、例えば2個のトランジス
タ44,45を主構成とし、トランジスタ44のベース
は上記電極42に接続され、トランジスタ45のコレク
タは抵抗を介して上記プログラマブルカウンタ25の入
力端子に接続されている。
従って発光素子331,332・・・・・・33mを希
望する周期例えば80m5ecで順次点滅させる事によ
り、カード35の孔の有無検出、スイッチング回路群3
7の動作制御及びプログラマブルカウンタ25の分周比
決定により、スキャニングレシーバの局部発振周波数を
制御することができる。
次に第2図の集光器47の構造及びカードリーダの光の
径路について第3図を用いて説明する。
第3図は第2図の模式図である。
各反射器341は、1個の入射面341aとm(16)
個の反射面を有していることについては前に述べたが、
チャンネル数nと上記mとが一致する場合、集光器47
1の構造は第2図及び第3図に示すように、反射器34
1の構造は全く同一となる。
この場合入射面を集光面と呼び変えればよい。
即ち発光素子331からの入射光は16個の反射面によ
り平行な16個の光束に分割されて第1チヤンネル(C
HI)内の1〜16番目のビット穴位置に至らしめられ
、各反射器341〜3416は各チャンネルに夫々対応
するので第2図の反射器収納ケース48の256個の孔
52がCHlより順次から繰返し照射される。
そしてカード35及び集光器収納ケース58の256個
の孔62を介して集光器47に導かれるが、上記平行な
光束は、集光器47の16個の反射面により、今度は各
チャンネルの同一ビット番号の穴の位置の情報に応じた
光が1点に集光され、集光面471aに焦点を結びこれ
が受光器で検知される。
例えば反射器361の受光器はCHIが発光している時
はCHIの第1ビツトの情報を、またCH2が発光して
いる時はCH2の第1ビツトの情報を時分割的に検知す
る。
このように第2図の集光器を用いることにより、受光素
子にCdSに代えてフォトトランジスタまたはフォトダ
イオードを使用することができるようになり、CdSで
問題となっていた光応答速度の遅さを解消することがで
きる。
即ちスキャニングレシーバにおいて、そのスキャニング
時間を1チヤンネル尚たり約80m5ecとすると、P
LL回路のロックと電波の検出に約60m5ec必要と
するから、カードのデータ読み出し時間を20m5ec
以内にしなければならないが、上記CdSを受光素子と
するとその光応答速度に難点があったが第2図のカード
リーダを使用することにより受光素子をフォトトランジ
スタまたはフォトダイオードにすることができ光応答速
度を著しく減少させることができ、カードリーダの信頼
性を向上させることができる。
また上記本発明によれば、発光素子はチャンネル分の素
子数で足りることになり、しかも反射器、集光器の収納
ケースの孔52,62にて発光素子からの光を集光器に
確実に案内しているので発光素子の輝度を従来程高く必
要とせず、低輝度のLED等が採用可能となり、寿命、
原価の点で大きな効果を奏する。
【図面の簡単な説明】
第1図は本発明のスキャニングレシーバの一実施例を示
すブロック図、第2図は第1図のカードリーダ部の分解
斜視図、第3図は第2図の光路を模式化した模式図であ
る。 32・・・・・・光学式カードリーダ部、33・・・・
・・発光素子、34・・・・・・反射器、35・・・・
・・カード、36・・・・・・受光素子、47・・・・
・・集光器、48・・・・・・反射器収納ケース、58
・・・・・・集光器収納ケース、52゜62・・・・・
・孔。

Claims (1)

    【特許請求の範囲】
  1. 1 スキャン制御回路によって一定のスキャニング時間
    で順次点灯されるn個の発光素子と、上記各発光素子と
    対応して1つの入射面とm個の反射面とを備え、上記各
    発光素子からの発射光を上記入射面より受は入れ、上記
    反射面により互いにほぼ平行なm個の反射光に分割する
    n個の反射器と上記n個の反射器による反射光を横切る
    ように挿脱自在とされ、上記反射光を透過若しくは遮断
    するようにn×m個の穴を穿孔可能となしたカードと、
    上記反射器と直交し、1つの集積面とn個の応対面とを
    備え、上記各反射器の同一番目の反射光を、上記n個の
    反射面にて上記1つの集光面に集光させるようになした
    m個の集光器と上記反射器と集光器との間に介在され反
    射器からの反射光を集光器の所定集光面に確実に導く反
    射光案内手段と、上記各集光器の集光面に対応して設け
    られたm個の受光素子と、上記各受光素子に関連して設
    けられ各受光素子の動作により独立の2進符号を出力す
    るようになしたm個のスイッチング回路とを備え、上記
    スイッチング回路の2進符号を入力としてプログラマブ
    ルカウンタの分周比を決定することを特徴とするシンセ
    サイザチューナにおけるプログラマブルカウンタの分周
    比設定用の光学式カードリーダ。
JP52133422A 1977-11-09 1977-11-09 シンセサイザチュ−ナにおけるプログラマブルカウンタの分周比設定用の光学式カ−ドリ−ダ゜ Expired JPS5811766B2 (ja)

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JPS5467308A JPS5467308A (en) 1979-05-30
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JPS6319857U (ja) * 1986-07-17 1988-02-09
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