JPS58117461A

JPS58117461A - 速度検出装置

Info

Publication number: JPS58117461A
Application number: JP56215908A
Authority: JP
Inventors: Jii Yangu Robaato; ロバ−ト・ジ−・ヤング
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1980-12-29
Filing date: 1981-12-29
Publication date: 1983-07-13
Also published as: DE3148654C2; DE3148654A1; US4355279A; GB2090401A; JPS619588B2; GB2090401B

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はデジタル的に速度を検出する装置に関する。

サーボ装置においては、安定性を向上させるために帰還
信号として速度検出信号が使用される。

しかしながら従来の速度情報の精度は装置の連続的安定
性を確立するためには不充分である。従来速度情報をう
るために種々の装置が用いられている。例えばタコメー
タやトランスジューサが用いられ、これら装置は瞬時速
度に比例する電圧の形で速度情報を発生する。また最も
一般的なトランスジューサとして、光学的エンコーダと
加速度針がある。光学的エンコーダは増分位置トランス
ジューサであり、加速度針は加速度を測定する。

光学的エンコーダは、不透明部と透明部とを交互に有す
るデスクと、レチクルと、発光体と、光検出器とを含む
。デスクは速度も制御しようとするモータのシャフトに
接続される。デスクがレチクルを移動通過するとき、光
迩斯効果が発生する。

この効果は光検出器によって検知され、電気信号に変換
される。この電気信号はエンコーダパルスの一連の疑９
正弦波信号であり、その周波数はモータのシャフト速度
に比例する。そのサイクルを計数することによって、デ
ィスクの相対位置を知ることができる。またエンコーダ
において２個のチャンネルを用いることＫより（例えば
出力パルスが９０°の位相差をもつようＫする）、回転
方向を検出することもできる。速度情報は位置情報な微
分することＫより、また加速度を積分することにより得
られる。しかしながら微分や積分すると、問題が発生す
る。微分すると、Ｓ／Ｎ比が悪くなる。積分すると、た
とえ積分時間が十分長くても、最小の安定状態誤差でも
増幅される。

従来のデコード方法はパンパン（ｂａｎｇ−ｂａｎｇ　
）システムである。代表的なデジタル形光学式速度エン
コーダにおいて、シャフト・エンコーダ情報は連続的な
速度情報には変換されない。このシステムは、エンコー
ダ周波数が正確に決定された２個の限界値間にあるか否
かを単に決定するだけである。速度があまりにも低くな
ったときには、モータは加速される。速度があまりにも
高くなったときには、モータを減速するために摩擦損失
が許される。このパンパンシステムは安定に動作するけ
れども、帰還回路に対して、連続的な瞬時補正信号を供
給しない。したがって、このシステムは非常に限定され
た速度範囲をもつ速度検出ループ中には適合するけれど
も、位相検出帰還ループに対しては適合しない。

このような問題を解決するために、光学的エンコーダ情
報い、連続的なエンコーダパルス間の間隔を測定するこ
とにより速度情報が得られる。このデコード方法ｊマ、
従来方法におけるいくつかの問題点を解決するけれども
、それ自身にいくつかの問題点を有する。第１Ｋ、動作
速度範囲が限定される。パルス間隔（または周期）はカ
ウンタとクロックを用いてデジタル的に測定されるので
、クロックは短かい周期を検出（分解）するのに十分な
ほど早くなければならない。同時に、クロックは極度に
早くてもいけない。とい５のは、周期がカウンタの測定
可能範囲を超えて長くなる可能性があるからである。ｙ
ｌよってこのシステムにおいては、動作速度範囲が一般
に制限される。

本発明は上述した欠点を解決せんとするものである。本
発明はまた広いダイナミックレンジを提供する。そして
誤差帰還信号は連続的で且つ瞬時情報である。したがっ
て、広範囲の速度にわたって適切なサンプリング速度を
提供する。加えて、本発明によるデコーダはＩＣ回路に
適合する。

本発明においては、現在速度を予定しく予定速度、また
は仮定速度）、そしてこの速度を実際の速度と比較し、
そして各測定サイクルにおいて予定速度を再調整し、実
際速度に近づけて行く。それにより高精度且つ連続的な
速度情報がシャフトエンコーダより得られる。このこと
は以下のようにして達成される。

第１カウンタ（予定カウンタ）は、エンコーダサイクル
のスタート時において、最大予定速度値にセットされる
。そして第１カウンタは、第２カウンタ（タイマカウン
タ）によって定められる時間隔で１単位の速度増分だけ
減少されろう第２カウンタが、エンコーダサイクルの終
ｒ時点以前に零を計数すると、第１カウンタの内容は１
単位の速度増分だけ減少され、そして第２カウンタには
ＲＯＭ中の連続的ワードから読み出された新しい値がロ
ードされる。もしこれら不均一な時間隔がＲＯＭから正
しく選択されると、第１カウンタの計数状態はすべての
時刻において、エンコーダサイクルのスタート時からの
経過時間の逆数に近似する。現在のサイクルが終ｒしそ
して次のサイクルが生ずるとき、この計数値は実際の速
度を示し、これは速度デコーダの出力となる。うそして
次の全体サイクルが再びスタートする。

広範囲の速度を取扱いながら、ＲＯＭスペースを節約す
るために、速度デコーダは一種のオートレンジ動作を達
成する。このことは、上述したように単に１個のエンコ
ーダサイクルではなくて、２、４．８または１６エンコ
ーダサイクＪしを用（・ることにより行なわれる。それ
により回路が動作する実際の時間隔は比較的狭い範囲内
に入る。

本発明においては、速度の極性がまた決定される。これ
は、デコードサイクルを開始するシャフトエンコーダの
回転方向を検出するととＫより決定される。サイクルが
進行中に、もし反対極性の動作が生じ痘場合には、デコ
ーダは瞬時に零の出力を導入し、デコードサイクルを再
びスタートする。以下図面を用いて本発明を説明する。

第１図は本発明の一実施例による速度検出装置（デコー
ダ）のブロック図、第５図はデコーダの動作説明図であ
る。両図において、未知速度に逆比例する周期を有する
一連のエンコーダパルス１は入力線路２に印加される。

パルス１は例えばシャフトエンコーダ（図示せず）の出
力信号である。

デコーダサイクルの始めにおいて、最大予定（概算）速
度が第１カウンタ（予定カウンタ）４中にまずロードさ
れる。この最大予定速度は、シャフトエンコーダが発生
するであろう最大速度を予定して予じめ決定される。こ
の最初の予定速度に対応するパルス１０等価周期５３が
第２カウンタ（タイマ力ワンタ）６に印加される。この
等価周期は例えばＲＯＭ８から発生され、予定速度に対
応する周期が第２カウンタ６に与えられる。

第２カウンタ６に導入された等価周期５３が正しいなら
ば、第２カウンタ６はエンコーダパルス周期５１の終ｒ
時において、正確に零にカウントダウンする。もし婢価
周期が正しくないならば、第２カワンタ６の計数値は周
期５１の終了時以前のある点５２において零に到達する
。この場合、第１カウンタ４の状態は、新しい予定速度
とじて１単位（速度単位）だけ減少される。そして第２
カウンタ６には、以前の予定速度に対応、する周期と新
しい予定速度に対応する周期５５との差周期５４が再び
ロードされる。この周期差５４において、新しい零点５
６において零にカウントダウンする。もし第２カウンタ
６が実際の周期５１の終了時以前に再び零にカウントダ
ウンすると、第１カウンタ４の状態は再び１単位だけ減
少され、再び別の等価周期５７が使用される。すぐ以前
の等価周期と新しい等価周期との差周期５８が第２カウ
ンタ中に再び入力される。

第２カウンタ６は零になるまでカウントダウンを進行す
る。もし実際の周期５１の終了がまだ到達していないな
らば、前述のプロセスがくり返される。これは、第２カ
ウンタ６が実際の周期５】の終ｒ時と同時に零にカウン
トダウンするまで行なわれる。この同時動作は第５図の
時刻ｔｎにおいて発生している。前述のことを換甫する
と、第１カウンタ４の状態は１単位だけ再び減らされ、
そして新しい差周期がカウントダウンのために第２カウ
ンタ６中に導入される。もし第２カウンタ６中の現在の
値６２が、実際の周期５１の終ｒ時５９と同時に零にカ
ウントダウンされると、第１カウンタ４中の現在の予定
速度が実際の速度を示すことになる。この値は線路５上
に発生し、処理のために出力される。新しい速度が決定
されまたはデコードされている期間中、前記値を保持す
るためにラッチ回路１０を用いてもよい。

上述した動作を数値を用いて以下に説明する。

第１、第２および第５図を参照する。第２図はデコード
周期とデジタル速度との関係を示した特性線図である。

デコード周期（エンコーダサイクル）の初めｔｏにおい
て、最大予定速度２０、例えば１４Ａが第１カウンタ４
中に入力される。この速度に対応する等価周期は、例え
ば３０個のクロック分に相当する周期２２（５３）であ
る。この等価周期は第２カウンタ６中に入力される。種
々の等価周期に対する値は、第２図に示すように、周期
２４とデジタル速度２６との間の関係に基づいて決めら
れる。この関係は、Ｖ＝△Ｘ／△１［よって定義される
。ここでＶはデジタル速度であり、△Ｘはシャフトエン
コーダ上のスリットの間隔であり、Δｔはスリット間の
通過時間である。もし実際の速度２８が例えばＩＯＡで
あるとすると、実際の周期３０（６０）は４５個のクロ
ック分に相当する。したがって、第２カウンタ６中の３
０の計数値は、実際の周期５１が終ｒするずっと以前に
零５２にカウントダウンする。第２カウンタ６が零にカ
ウントダウンすると、第１カウンタ４の予定速度は１４
Ａから１３Ａに、即ち１単位だけ減少される。本例にお
いては、差周期５４は３クロック分である（即ち３０と
３３との差）。この差周期５４は第２カウンタ６中にロ
ードされ、第２カワンタ６は３からカウントダウンする
。新しい零に到達するとき（５６）、実際の周期の終了
時５９にはまだ到達していない。この予定周期５５の終
ｒ時５６に対応するクロックの数は３３であり、ＩＯＡ
の実際速度に対応する４５個のクロック数に対してまだ
短かい（少ない）。第２カウンタ６は実際の周期の終ｒ
時点以前に零に到達したので、第１カウンタ４の状態は
再び１単位だけ減少され、１２Ａの新しい予定速度に設
定される。

この新しい予定速度に対する等価局期５７に対応するタ
ロツク数は３７であり、差周期５８は４個のクロック分
に相当する。新しい差周期５８が第２カウンタ中に導入
され、第２カウンタ６はカウントダウンを行う。この１
単位の減少と新しい差周期の導入の動作が、４５個のク
ロック分に相当する新しい等価周期６０に到達するよう
に、差周期６２（４個のクロック分）が最終の等価周期
６１（４１個のクロック分）に付加されるまでくり返え
される。等価周期６０がＩＯＡの速度に対応する。等価
周期６０が実際の周期５１に等しくなった状態において
、第２カウンタ６中の４個の内容はデコード周期の終了
時５１の終ｒ時と同時に零にカウントダウンする。この
ことは最終の等価周期６０に対応する最終の予定速度が
出力すべき正しい速度であることを意味する。

出力回路はラッチ回路ｌＯを含み、これによりｊ＃後の
正しい予定速度が次の正しい予定速度が得られるまで維
持される。この数値例は速度を同時にデコードすること
を示している。このプロセスは事実が生じた後に速度を
検出する一般的なデコード方法とは異なっている。はと
んどの瞬時速度情報が上述したデコード方法によって得
られる。

第３図は速度と周期の関係を示した特性線図である。図
より明らかなように、低速度領域３４に対する増分周期
３５と高速度領域３６に対する増分周期３３とは明らか
に異なっている。高速度点３７における増分周期３３は
非常に短かぐ、一方低速度点３８における増分周期３５
は非常に長０この増分周期の異なりはクロッキングにお
ける問題点を発生する。第２カウンタ６をカウントダウ
ンするために使用されるクロック９は短かい差周期を分
解しうるほど十分に早くなければならない。

さらにクロックはあまり早くてはいけない。というのは
クロックがあまり早いと、第２カウンタ６が測定しうる
周期よりも長い周期が存在する場合が起り５るからであ
る。したがって、広いダイナミック速度レンジをうるに
は、早いクロックと大きな増分タイマカウンタ（第２カ
ウンタ）を必要とする。早いクロックは高速度測定に適
合し、大きなタイマカウンタは低速度測定に適合する。

本発明の一実施例において、デコーディングは１個のエ
ンコーダパルスの周期よりも長い時間隔にお（・て行な
ってもよい。より正確にするために、デコード期間を２
．４．６．８　　または１６個のエンコーダパルスに対
する期間としてもよい。この場合、速度のダイナミック
レンジは非常に拡大され、そして同一クロックと同一タ
イマカウンタな低および高速度の両方に対して使用でき
る。その結果ＲＯＭの大きさを節約することができる。

ラッチ回路１０に信号を供給する速度、即ちサンプリン
グ速度はほぼ一定であり、そしてこれは位置情報帰還ル
ープ中で使用される速度情報に対して適合する。

第４図は第１図の装置にオートレンジ回路を付加した本
発明の他の実施例のブロック図である。

同一クロック９と同−第２カウンタ６とが使用される。

ロク（ｌｏｇ）カウンタ４１はエンコーダノ４）レス１
を受信するために人力線路４２に接続され、１、２．４
．８．および１６個の入力パルスの入力後に線路４３上
に出力パルスを発生する。デコーダ４０はそのときに、
１．２．４．８または１６個のエンコーダパルスに対し
て必要な時間隔を決定する。

ログカウンタ４１の出力信号は線路４３′を介してオク
ターブカウンタ４４に印加される。オクターブカウンタ
４４は一般のアップカウンタである。

線路４２上の入力パルスは、遅延回路４６を介してＲ，
８フリツプフロツプ４５に印加される。Ｒ８ＦＦ４５は
デコードサイクルの初期の予定速度入力時にはロー状態
にあるが、他の状態ではノーイ状態にある。

デコードサイクルのスタート時において、ＦＦ４５の出
力はハイ状態にあり、ログカウンタ４１とオクターブカ
ウンタ４４とはリセットされる。

線路４２上の入力エンコーダパルスはログカウンタ４１
の出力線路４３上にパルスを発生する。これによりデコ
ーダ４０中でデコードサイクルがスタートする。この線
路４２上のパルスはある遅延の後、ＦＦ４５をリセット
する。この方法により、線路４３上のログカウンタ４１
の出力信号はデコーダ４０を最初のタイミングまで続い
て動作させる。したがって、もし実際の速度が予想した
速度よりも大きく、したがって予定最大速度よりも大き
いならば、１個以上のエンコーダパルスがｇ２カウンタ
６が例えばｔｎにおいて零に到達する以前に生ずる。換
言すれば、最初のタイミングがｔｎにおいて完成される
以前Ｋ、数個のエンコーダパルスが発生する。これらの
複数個のエンコーダパルスはオクターブカウンタ４４に
より実時間で計数される。Ｒ，８ＦＦ’４５が再びセッ
トされる最初のタイミング終ｒ後でのみ、Ｒ８ＦＦ４５
の出力信号はアンドゲート１４を通過し、デコーダ４０
をストップさせる。この最初のタイミングの後、ログカ
ウンタ４１の出力パルスはデコーダ４０に到達し、デコ
ーダ４０とオートレンジ回路とをストップさせ、それ自
身とオクターブカウンタ４４とをリセットし、そして全
体のデコードサイクルを再びスタートさせる。換言すれ
ば、タイミングとデコード動作は、予定速度に対する初
期タイミング後の最初のログカウンタ出力パルスの出現
まで、１個の入力エンコーダパルスにより生ずる。この
動作はオートレンジ動作がない場合とは異なっている。

ログカウンタ４１とＲ８ＦＦ４５との動作に関連して、
デコード期間中に発生した線路４３上のログカウンタ４
１の出力パルス数を、オクターブカウンタ４４が計数す
る。シフトレジスタ４８中に正確な速度情報を与えるた
めＫ、デコーダ４０の出力速度情報は計数値において２
倍されねばならない。なお線路４７上に生じたデコーダ
４０の出力を割り算するかまたは掛算してもよい。第４
図に示すように、シフトレジスタ４８は線路４９を介し
て与えられるオクターブカウンタ４４中の計数値によっ
て制御される。シフトレジスタ４８は上述した演算動作
も達成する。このように、速度情報が複数個のエンコー
ダパルス周期から得られるとい□う事実が考慮され、そ
してオートレンジ動作が達成される。

デコーダ４０の出力信号４７．４７’は速度の大きさと
、極性をそれぞれ表わす。極性はデコードサイクルがス
タートするときのシャフトエンコーダの回転方向より決
定しうる。これは、一連のエンコーダパルス１．１′を
それぞれ発生する２チヤンネルを設け、これらを検出器
７で検出することにより達成される。なおパルス１．１
′は９０°の位相差をもつっデコーダが動作しており、
且つ初期の方向とは逆方向に回転し始めたときには、デ
コーダ４０は零速度に復帰し、再スタートする。

【図面の簡単な説明】

第１図は本発明の一実施例による速度検出装置のブロッ
ク図、第２図はデコード周期とデジタル速度との関係を
示した特性線図、第３図は速度と周期との開−を示した
特性線図、第４図は第１図の装置にオートレンジ回路を
付加した本発明の他の実施例を示したブロック図、第５
図は第１図に示した装置の動作説明図である。１、ｔ’：エンコーダパルス。出願人　横河吻ヒューンント・パンカード株式会社ＦＩ
Ｇ　　　／ＦＩＧ　　　２ＦＩＧ　　　３

Claims

【特許請求の範囲】

実際の速度を表わす一連のパルス信号を受信する入力端
と、前記入力端に接続され予定速度が設定される第１カ
ウンタと、前記第１カウンタに接続され、前記予定速度
をその等価周期に変換するメモリ回路と、前記メモリ回
路に接続され、前記等価周期の期間中カウントダウン動
作を行ない且つ新しい予定速度信号を前記第１カウンタ
中に導入する第２カウンタと、前記第１カウンタより出
力信号を５る手段とより成る速度検出装置。