JPS58115991A - Signal processor using digital correlation device - Google Patents

Signal processor using digital correlation device

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JPS58115991A
JPS58115991A JP56214882A JP21488281A JPS58115991A JP S58115991 A JPS58115991 A JP S58115991A JP 56214882 A JP56214882 A JP 56214882A JP 21488281 A JP21488281 A JP 21488281A JP S58115991 A JPS58115991 A JP S58115991A
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/24Systems for the transmission of television signals using pulse code modulation

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Abstract

PURPOSE:To process signals requiring a broad frequency band such as video signals on real time digitally, to convert a video signal synchronizingly separated into a n-bit parallel digital signal at an A-D converter, to process picture at one or more digital correlating device groups per one bit, to convert the picture into an analog signal again at a D-A converter and to output the analog signal in addition with a synchronizing signal. CONSTITUTION:The analog signal H1 is inputted to two A-D converters. The A-D converter 1H2 is driven with a clock 1H4 and the A-D converter 2H3 converts the signal into a digital signal with a clock 2H5 delayed by a half period from the clock 1 and the digital signal is processed at a digital correlating device. A full adder group H6 is connected between the digital correlating device groups 1, 2 to double the resolution and accuracy.

Description

【発明の詳細な説明】 この発明は、図1において 説明する様に、ビディオ信号 を使った高速画像処理装置に 用いる。図イは高速画像処理 のブロックダイヤグラムを示 す。周期分離したビィデオ信 号A5をA−D変換器A1で nビットの並列デジタル(高 速コンパレータ方式)に変換 し、1ビット当り1個以上の デジタル相関器群A2で画像 処理を行い、D−A変換器A 3を用いて再度アナログ信号 A6に直し、同期信号を加え モニターに出力する。符号発 生器A4はデジタル相関器群 でコンボリューションを行う ために2値系列を供給する。[Detailed description of the invention] This invention is shown in FIG. Video signal as described High-speed image processing equipment using use Figure A is high-speed image processing The block diagram of vinegar. Period-separated video transmission No. A5 with A-D converter A1 n-bit parallel digital (high speed comparator method) and one or more bits per bit. Image with digital correlator group A2 processing, D-A converter A Analog signal again using 3 Correct to A6 and add sync signal Output to monitor. code origination Generator A4 is a digital correlator group perform convolution with A binary sequence is provided for this purpose.

クロックA7はA−D変換器 とデジタル相関器群を駆動し 、0〜20MHzまで使用し得 る。Clock A7 is an A-D converter and drives the digital correlator group. , can be used from 0 to 20MHz Ru.

図2は1ビット当り1個の デジタル相関器を接続した時 、デジタル相関器の7ビット の出力を一定の重みつけをす るために、フルアダー群に接 がる。最上位桁(MSD)B 1を示し、MSDのデジタル 相関器B′2は2n‐1倍するためフ ルアダー群B3に接続し、フ ルアダー出力B4は2x′nビ ットになる。Figure 2 shows one bit per bit. When connecting a digital correlator , 7 bits of digital correlator The output of In order to connect to the full adder group, Garu. Most significant digit (MSD) B 1, MSD digital Correlator B'2 uses a filter to multiply by 2n-1. Connect to the lure adder group B3 and The adder output B4 is 2x'n bit Become a hit.

図3はデジタル相関器の内 部を示す。データレジスタC 1とこれを駆動するクロック Aである。データレジスタは 64ビットあり、各ビット毎に 2入力イクスクルーシブ・ノ アC2の一方に入力し、もう 一方はリファレンスレジスタC5 の”0”または”1”の2値系列を記 憶したリファレンスラッチC 4が入力する。イクスクルー シブ・ノアの出力はアンド回 路C3に入り、マスクレジス タC6の状態に対応して乗算 を実行するかを決定する。ま た、リファレンスレジスタと マスクレジスタを駆動するク ロックB、Mは同一である方 が簡略である。データレジス タを動作させるクロックAと 々クロックSを使用するデジ タルサマーC7はイクスクル ーシブ・ノアの結果を積分し 7ビットの並列デジタル信号 C8で出力する。Figure 3 shows the inside of the digital correlator. Show part. data register C 1 and the clock that drives it It is A. The data register is There are 64 bits, each bit 2 input exclusive input to one side of AC2, and One is reference register C5 Record the binary series of “0” or “1” of Memorized reference latch C 4 enters. Exclue The output of Shiv Noah is and times Enter Road C3 and go to Mask Regis. Multiply according to the state of data C6 Decide what to do. Ma In addition, the reference register and The clock that drives the mask register Locks B and M are the same is simple. data register clock A that operates the Digi using Clock S Talsummer C7 is Ixkul - Integrate the result of Siv Noah 7-bit parallel digital signal Output on C8.

図4は、図2で示したデジ タル相関器とフルアダー群と の接続方法を詳細に示した図 である。デジタル相関器は4 倍の重みづけをするため、2 入力フルアダーD2に接続し 、フルアダー出力D3はD− A変換器でアナログ信号に変 換する。Figure 4 shows the digital Tal correlator and full adder group Diagram showing in detail how to connect It is. Digital correlator is 4 In order to weight twice as much, 2 Connect to input full adder D2 , full adder output D3 is D- Convert to analog signal with A converter exchange.

図5は、デジタル相関器を 利用したコンボリューション の一列を示す。一般に、V1( t)とV2(t)の相関(相互相関) は数学的公式により で表わす。但しT0:関数の周 期、 またV1(t)とV2(t)のコンボリューションは で表わす。また次の様にも表 わされる。Figure 5 shows the digital correlator Convolution used Shows a row of . In general, V1( t) and V2(t) (cross-correlation) is according to the mathematical formula It is expressed as However, T0: the period of the function term, Also, the convolution of V1(t) and V2(t) is It is expressed as It is also shown as follows. I will be forgotten.

但し、h(t)はシステムのイン パルス応答を示す。However, h(t) is the system input Shows pulse response.

相関とコンボリューションを デジタルで計算するには、相 関は で表わす。またコンボリュー ションは になり、相関とコンボリュー ションとはKの符号が違うだ けで後は全っく同一である。Correlation and convolution To calculate digitally, Seki is It is expressed as Also convolution The tion is becomes, correlation and convolution The sign of K is different from tion. After that they are exactly the same.

実際に、デジタル相関器でコ ンボリューションを実行する には、h(t)に対応する2値系 列がリファレンスレジスタ内 に入力され、リファレンスラ ッチで記憶する。マスクレジ スタE2は全部1で10ビット 分だけ乗算を許可する。V(t) に対応するデータがデータレ ジスタE4中を右側へクロッ ク毎にシフトする。この例は nビットのデジタルの中でL SDに接続したデジタル相関 器を示し、V(t)が直列6ビッ ト1の入力(大きさ1の矩形 波)を入れた時、コンボリュ ーションの公式は、 になる。但しsgn( )内は0ま たは1の2値関数である。K はデータレジスタのビット数 、nはマスクレジスタの許可 ビット数になる。クロック3 では クロック8は になる。従って、イクスクル ーシブ・ノアの機能による合 計値E5が示される。In fact, a digital correlator run the evolution is the binary system corresponding to h(t) column is in reference register is input to the reference label. memorize it by touching it. mask cash register Star E2 is all 1, 10 bits Allow multiplication by . V(t) The data corresponding to Clock to the right in the register E4 Shift every time. This example is L in n-bit digital Digital correlation connected to SD V(t) is 6 bits in series. Input of point 1 (rectangle of size 1 wave), convolutus The formula for the become. However, sgn ( ) is 0 or It is a binary function of 1 or 1. K is the number of bits in the data register , n is mask register enable becomes the number of bits. clock 3 Well then clock 8 is become. Therefore, Ixkul - Synthesis with the function of Shiv Noah Measured value E5 is shown.

図6はV(t)の矩形波を示し 、図7は実時間上のコンボリ ューションを行った波形であ る。高周波領域の応答が良好 になる低域通過フィルターの 出力波形G1を示し、マスク レジスタが3〜8まで1にし てn=6にした時、h(t)の役 割をはたすリファレンスレジ スタ内が全部1になる。イン パルス応答は高域特性が低下 した出力波形G2を示す。今 までの1ビットに対するコン ボリューションを全ビットの デジタル相関器で全く同じに 行うと、nビットの信号処理 処理装置(デジタルのハード コンボルバ)になる。Figure 6 shows a square wave of V(t) , Figure 7 shows the real-time convoli This is the waveform that was Ru. Good response in high frequency range of the low-pass filter that becomes Shows output waveform G1 and masks Set registers to 1 from 3 to 8. When n=6, the role of h(t) Reference cash register Everything in the star becomes 1. in Pulse response has poor high-frequency characteristics The output waveform G2 shown in FIG. now Control for 1 bit up to volume of all bits Exactly the same with digital correlator When done, n-bit signal processing Processing equipment (digital hardware) convolver).

図8は高分解能旦つ高精密 度な信号処理方式である。ア ナログ信号H1は2個のA− D変換器に入力する。A−D 変換器1H2はクロック1H 4で駆動し、A−D変換器2 H3はクロック1より半周期 遅れたクロック2H5でデジ タルに変換し、デジタル相関 器群で信号処理を実行する。Figure 8 shows high resolution and high precision. This is a highly advanced signal processing method. a The analog signal H1 has two A- Input to D converter. A-D Converter 1H2 clock 1H 4, A-D converter 2 H3 is half a cycle from clock 1 Digi with delayed clock 2H5 digital correlation Execute signal processing with a group of instruments.

フルアダー群H6がデジタル 相関器群1、2を接ぐ事によ って分解能及び精密度が2倍 に改善するFull adder group H6 is digital By connecting correlator groups 1 and 2 doubles the resolution and precision improve to

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、ビディオ信号を 用いた高速画像処理装置を示 す構成説明図、第2図は、デ ジタル相関器を1ビット当り 1個使用したデジタル相関群 を示す図、第3図はデジタル 相関器の内部を示す図、第4 図は、デジタル相関器群の出 力に一定の重み掛けるために 、フルアダーに接続する図、 第5図は、デジタル相関器で コンボリューションを実行す る例を示す図、第6図は、コ ンボリューションを行うため に入力した波形を示す図、第 7図は、コンボリューション をした波形を示す図、第8図 は、高分解能、高精密度の信 号処理装置を示す図 出願人 加藤 慶■ Figure 1 shows the video signal. The high-speed image processing device used is shown below. The configuration explanatory diagram, Figure 2, is digital correlator per bit Digital correlation group using one Figure 3 is digital Diagram showing the inside of the correlator, No. 4 The figure shows the output of the digital correlator group. To apply a certain weight to the force , diagram connecting to full adder, Figure 5 shows a digital correlator. perform convolution Figure 6 shows an example of in order to carry out the involution Figure showing the waveform input to Figure 7 shows convolution Figure 8 shows the waveform obtained by provides high-resolution, high-precision Diagram showing the code processing device Applicant: Kei Kato■

Claims (1)

【特許請求の範囲】 コンピューターからのnビッ トのデジタルデータやアナロ グ信号の場合、A−D変換器 を用いて、nビットのデジタ ルに変換したビット毎にデジ タル相関器を接続させる。デ ジタル相関器は7ビットの相 関結果を出力する。最下位桁 (LSD)に接続したデジタ ル相関器の出力ビットに対し て20倍、次のビットのデジタ ル相関器の出力に対して21倍 、そしてnビットの相関出力 は2n‐1倍の重みをつけるために 、フルアダー群に接がる。従 って、フルアダー群の出力は 2xnビットになる。これを インターフェースを通してコ ンピューターに入力させる。ま たは、D−A変換器でアナロ グに元す。デジタル相関器を 利用して信号処理を行う事は 、実時間上のデジタルのコン ボリューション(重ね合せの 積分)を計算する事と同一で ある。このデジタル相関器の 内部は、入力ビットの時間シ フトを行うデータレジスタ、 相関を実行するビット数を規 定するマスクレジスタ、信号 処理に用いる”0”または”1”の2 値系列が入力するリファレン スレジスタとこれを蓄積する ラッチ、2新法の乗算を行う イクスクルーシブ・ノア、相 関結果を積分するデジタルサ マーから構成する。デジタル 相関器を用いてコラボリュー ションを行う方法は、処理す るビット数を規定するマスク レジスタと2値系列を記憶し たりファレンスレジスタで種 々の伝達特性を示すインパル ス応答を作り、全ビットに対 して同様に行う事によって、 デジタルのハードコンボルバ を構成する方法と装置である 。加えて、この方法で実行し た信号処理時間は主にデータ レジスタ内をビットが転送す るクロック速度に依存し、ク ロックの周期とデータレジス タのビット数を掛けた時間に リ、リアルタイムである。[Claims] n bit from computer Digital data and analog In the case of a digital signal, an A-D converter using n-bit digital Each bit converted to a digital Connect the Tal correlator. de The digital correlator has a 7-bit phase Output the related results. least significant digit Digital connected to (LSD) For the output bits of the correlator 20 times the next bit of digital 21 times the output of the correlator , and the n-bit correlation output is to give a weight of 2n-1 times , bordering the full adder group. subordinate So, the output of the full adder group is It becomes 2xn bits. this through the interface input into the computer. Ma Or use a D-A converter to convert analog Return to Google. digital correlator To perform signal processing using , real-time digital control Volume (superposition of It is the same as calculating the integral be. This digital correlator Internally, the time series of input bits is data register, Specifies the number of bits to perform correlation. mask register, signal 2 of “0” or “1” used for processing Reference that the value series enters register and accumulate this Latch, perform two new method multiplications Exclusive Noah, Ai A digital sensor that integrates the Consists of mer. Digital Collaborate using a correlator How to do the process a mask that specifies the number of bits to Memorize registers and binary sequences or in the reference register. impulses showing different transfer characteristics. response and respond to all bits. and do the same, digital hard convolver is a method and apparatus for configuring . Additionally, if you run it this way The signal processing time is mainly due to data Bits are transferred within a register. depends on clock speed. Lock cycle and data register The time multiplied by the number of bits of data It's real time.
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