JPS58115908A - Current varying circuit - Google Patents
Current varying circuitInfo
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- JPS58115908A JPS58115908A JP21018481A JP21018481A JPS58115908A JP S58115908 A JPS58115908 A JP S58115908A JP 21018481 A JP21018481 A JP 21018481A JP 21018481 A JP21018481 A JP 21018481A JP S58115908 A JPS58115908 A JP S58115908A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/02—Manually-operated control
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はＮ０ｆ９ｆｆｉ）’ＢＴを用いて出力電流を可
変する電流可変回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a current variable circuit that varies an output current using a N0f9ffi'BT.
従来・Ｃ−ｆＶＩＵｓ型Ｂ’ Ｅ Ｔは、第１図に示す
ように、１段Ｃ−Ｍ（ＪＳ出力で構成し、そのＩＣチッ
プのサイズを適当に選ぶ事によって所望の電流容量を得
ていたので、実質的には電流容量を可変出来ないもので
あった。また、第２図に示すように、オープンドレイン
出力構成とし、入力ａ、ｂのように複数段接続する事に
よ多電流を可変プごることもできるが、その出力レベル
は出力端子に接続される回路によって左右され、（、ニ
ーＮ（Ｊ８出力の様に常に１−ＨＪ、ｒＬｊのような論
理出力を出すと言う訳にはいかなかった。As shown in Figure 1, the conventional C-fVIUs type B'ET consists of a one-stage C-M (JS output), and the desired current capacity can be obtained by appropriately selecting the size of the IC chip. Therefore, it was practically impossible to vary the current capacity.Also, as shown in Figure 2, by using an open drain output configuration and connecting inputs a and b in multiple stages, it is possible to increase the current capacity. It is also possible to output a variable output level, but the output level depends on the circuit connected to the output terminal. It didn't make any sense.
本発明の目的は、これら従来の回路の欠点を除き、容易
に出力電流を可変できるようにした電流可変回路を提供
することにある。An object of the present invention is to provide a variable current circuit which eliminates the drawbacks of these conventional circuits and allows the output current to be easily varied.
本発明の電流可変回路は、相異なるチャンネル形で対紫
なすゲートが互に接続された入力端とドレインが互に接
続された出力端とを肩する少くとも一対の相異なるチャ
ンネルのＭ（ＪＳ ｋ’Ｅ’ｌ’と、この一対のＭ（
ＪＳ ｋ’Ｅ’Ｉ’の出力端に谷ドレインをそれぞれ
接続しその一対のＭ（ＪＳ ＰＥＴの一方のチャンネ
ルのＭＯＳ ＦＥＴと並列に設けられたその一方のチ
ャンネルと同一のチャンネルの複数のＭ（ＪＳ ＦＥ
Ｔとを含み、これらＮ（ＪＳ Ｂ’ＥＴのゲートに供
給される入力信号の組合せにより前記出力端の出力電流
を可変することを％徴とする。The current variable circuit of the present invention has at least one pair of different channels M (JS k'E'l' and this pair of M(
Connect the valley drains to the output terminals of JS k'E'I' respectively, and connect the pair of M( JSFE
T, and the output current at the output terminal is varied by a combination of input signals supplied to the gate of these N(JS B'ET).
以下図面により本発明の詳細な説明する。The present invention will be explained in detail below with reference to the drawings.
第３図は本発明の実施例の回路図で、 Ｎ（ＪＳ）’Ｅ
Ｔを使用して出力電流を段階的に可変出来る様にした回
路を示す。図において、１１．１２．１３゜・・・、１
４はＰチャンネル（以下Ｐ−ｃｈという）ＩＶＩ（ＪＳ
Ｉ！’ＢＴ 、 １５はへチャンネル（以下Ｎ−ｃ
ｈという） Ｍ（ＪＳ ＰＥＴ、ａはＭ（ＪＳ １
１’Ｅ’ｌ’１１．１５に入力される信号、ｂ、ｃ、・
・・、ｎはそれぞれＭ（ＪＳＦＥＴ１２，１３・・・１
４に入力される信号である。Figure 3 is a circuit diagram of an embodiment of the present invention, where N(JS)'E
This shows a circuit in which the output current can be varied in steps using T. In the figure, 11.12.13°..., 1
4 is P channel (hereinafter referred to as P-ch) IVI (JS
I! 'BT, 15 hahe channel (hereinafter N-c
h) M (JS PET, a is M (JS 1
1'E'l'11. Signals input to 15, b, c, .
..., n are each M (JSFET12, 13...1
This is the signal input to 4.
第４図は第３図の回路の動作波形図の一例を示すもので
ある。すなわち、図に示す様な形で入力１
信号・が印加されるとする。す名とそれまでＭ（ＪＳＦ
ＥＴ１５のオン（（ＪＮ）として与えられた出力レベＡ
／ＶＳＳはｌ’Ｊ（ＪＳ ｌ’ＥＴ１５をオフ（（Ｊ
１１′Ｉｉ’）とし、Ｉ’ｖＪ（ＪＳＦ’ＥＴ１１をＯ
Ｎとすることによシ、ｖＤＤレベルとなる。又、出力側
の負荷として出力レベルがＶＤＤの時に動作する様な回
路構成としておけば、入力信号ａとしてＩ、（Ｖｓｓ）
レベルが印加されるとその負荷回路は動作状態となる。FIG. 4 shows an example of an operating waveform diagram of the circuit shown in FIG. 3. In other words, input 1 in the form shown in the figure
Suppose that a signal is applied. Name and M (JSF)
Output level A given as ET15 ON ((JN)
/VSS l'J(JS l'ET15 off((J
11'Ii') and I'vJ(JSF'ET11 to O
By setting it to N, it becomes the vDD level. Also, if the circuit is configured so that it operates when the output level is VDD as a load on the output side, I, (Vss) as the input signal a.
When a level is applied, the load circuit becomes operational.
この人力信号ａに引き続いて入力信号す、ｃ、・・・、
ｎが、第４図に示す如く印加されると、ＭＣＪ８１！’
Ｅ’Ｉ’ｌ ２ 、１３ 、・・・、１４ が順にＯＮ
となるので、Ｎ（ＪＳ Ｂ’ＥＴＩＩ、１２．１３゜・
・・、１４のＯへ抵抗をそれぞれ■尤１１ ＋ ’＋２
＋垢８．・１．。Following this human input signal a, input signals S, C,...
When n is applied as shown in FIG. 4, MCJ81! '
E'I'l 2, 13,..., 14 are turned on in order
Therefore, N(JS B'ETII, 12.13°・
..., the resistance to O of 14 is 11 + '+2, respectively.
+ Dirt 8.・1. .
ＲＩ４とすると、出力側１から見た抵抗値はそれぞれ次
のように変化する。Assuming RI4, the resistance values viewed from the output side 1 change as follows.
ここで、Ｒ，、〉Ｈ，１ｘ〜１２〉ｌも１１〜ｔ３）Ｒ
ｓｓ−１４であるから、入力信号を制御することによシ
出力篭カ１．容量を変化させることが出来る。従って、
出力電Ｒｋ多段階に制御する場合には、その段数と必要
な電流容量によってＭｏ２ ＦＥＴ１１．１２．ｉ３．
・・・、１４の大きさを設計すれば良い。Here, R,,〉H,1x~12〉l is also 11~t3)R
Since it is SS-14, by controlling the input signal, the output cage 1. Capacity can be changed. Therefore,
When controlling the output current Rk in multiple stages, the Mo2 FET11, 12. i3.
..., it is sufficient to design the size of 14.
この実施例は、オーブンドレイン被数段のＦＥＴ出力に
逆チャンネルのＦＥＴ一段によりｍ成できるので面積が
少くて済む利点がある。また、トランジスタ等の外部回
路に接続する場合、オープンドレインのみの場合不動作
時のリーク電方、により外部回路が動作する危険性があ
るが、本発明は逆チャンネルの）’ Ｅ Ｔを一段含む
Ｃ−Ｍ（Ｊ８構成でるから、リーク電流があっても出力
がｒＬＪレベルに固定されているので外部回路が動作す
ることはないＯ
第５図は本発明の他の実施例の回路図である。This embodiment has the advantage that the area can be reduced because the FET outputs of several stages of oven drains can be formed by one stage of reverse channel FETs. In addition, when connecting to an external circuit such as a transistor, there is a risk that the external circuit will operate due to leakage current when it is not in operation if only an open drain is used, but the present invention includes one stage of reverse channel)'ET. C-M (Since it has a J8 configuration, even if there is a leakage current, the output is fixed at the rLJ level, so the external circuit will not operate.) Figure 5 is a circuit diagram of another embodiment of the present invention. .
この実施例は、第３図と同様の１’−ｃｈ Ｍ（ＪＳ
ＦＥＴ１１．１２．１３．・・・１４と対にしてへ−ｃ
ｈ 勧（ＪＳＦＥＴ２１．２２．２３．・・・２４を設
けたものであシ、入力信号ａ、ｂ、ｃ・・・ｎの組合せ
を任意にとることができる。すなわち、第３図の側のよ
うに入力信号ａが印加されなくとも任意の入力信号に対
応して出力５−
を得ることが出来る。但し、第３図の場合よシも面積は
それだけ多く必要となる。This embodiment uses 1'-ch M (JS
FET11.12.13. ...paired with 14 to -c
h Recommendations (JSFETs 21, 22, 23...24 are provided, and any combination of input signals a, b, c...n can be taken. In other words, the side shown in Fig. 3 In this way, even if the input signal a is not applied, the output 5- can be obtained in response to any input signal.However, even in the case of FIG. 3, a correspondingly larger area is required.
第６図は本発明の第３の実施例の回路図である。FIG. 6 is a circuit diagram of a third embodiment of the present invention.
この場合は、第３図の回路構成におけるＰ−ＣｈＭＣＪ
Ｓ ｋゝＥＴとＮ −ｃ ｈ Ｍ（ＪＳ ＰＥＴを逆に
配設したものである。この出力容量は、第３図の場合と
簡様に人力信号ａと他の入力信号す、ｃ・・・ｎとの組
合せで可変できる。In this case, P-ChMCJ in the circuit configuration of FIG.
S k ET and N -ch M (JS PET are arranged in reverse.This output capacity is simply the same as in the case of Fig. 3, where the human power signal a and other input signals S, C, etc.・Can be varied in combination with n.
以上説明のとおシ、本発明によれば人力信号をディジタ
ル的に制御することによシ出力ｉｌｆ、流を可変できる
回路が得られる。この回路は小形化・集積化された音曾
制御回路等に適用できる。As described above, according to the present invention, a circuit that can vary the output ILF and current by digitally controlling a human input signal can be obtained. This circuit can be applied to miniaturized and integrated sound control circuits, etc.
第１図、第２図は従来の電流可変回路の回路図、第３図
は本発明の第１の実施例の回路図、第４図は第３図の動
作例を示す波形図、第５図、第６図は本発明の第２およ
び第３の実施例の回路図である。図において、
ａ 、 ｂ 、 ｃ 、−・−、ｎ ・・・・−人力信
号、１１．１２．１３゜６−
・・・、１４・・・・・・）’−ｃｈ ＭＯＳ ＰＥ
Ｔ、１５．２１，２２．２３・・・２４ ・・・・・・
へ−ｃｈ ＭＯＳ Ｂ’ＥＴ、ＶｏＤ、”Ｊｓｓｌ
、−６，−電源、
である。
ｓｓ
第１図 第２図
ＤＤ1 and 2 are circuit diagrams of a conventional variable current circuit, FIG. 3 is a circuit diagram of the first embodiment of the present invention, FIG. 4 is a waveform diagram showing the operation example of FIG. 3, and FIG. 6 are circuit diagrams of second and third embodiments of the present invention. In the figure, a, b, c, ---, n...-human signal, 11.12.13゜6-..., 14...)'-ch MOS PE
T, 15.21, 22.23...24...
He-ch MOS B'ET, VoD, "Jssl
, -6, -power supply. ss Figure 1 Figure 2 DD
Claims (1)
た入力端とドレインが互に接続された出力端とを有する
少くとも一対の相異なるチャンネルのＭＯＳ Ｂ’ＥＴ
と、この一対のＭ（ＪＳ ＩＩ’ＥＴの出力端に各ド
レインをそれぞれ接続しその一対のＭＯＳ ＦＥＴの
一方のチャンネルのｆＶｌ（ＪＳ ＩＬ’ＥＴと並列
に設けられたその一方のチャンネルと同一のチャンネル
の複数のＮ（ＪＳ ＰＥＴとを含み、これらＮ（ＪＳ
Ｐ’ＥＴのゲートに供給される入力信号の組合せに
よシ前記出力端の出力電流を可変することを特徴とする
電流可変回路。at least one pair of different channel MOS B'ET having inputs with interconnected gates and outputs with interconnected drains in pairs with different channel shapes;
And, each drain is connected to the output terminal of this pair of M(JS II'ET), and the fVl of one channel of the pair of MOS FETs (same as that one channel provided in parallel with JS IL'ET) is set. A plurality of N(JS PET) of channels, and these N(JS
A current variable circuit characterized in that the output current of the output terminal is varied by a combination of input signals supplied to the gate of P'ET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21018481A JPS58115908A (en) | 1981-12-29 | 1981-12-29 | Current varying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21018481A JPS58115908A (en) | 1981-12-29 | 1981-12-29 | Current varying circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115908A true JPS58115908A (en) | 1983-07-09 |
Family
ID=16585168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21018481A Pending JPS58115908A (en) | 1981-12-29 | 1981-12-29 | Current varying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115908A (en) |
-
1981
- 1981-12-29 JP JP21018481A patent/JPS58115908A/en active Pending
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