JPS59186411A - Variable gain amplifying circuit - Google Patents
Variable gain amplifying circuitInfo
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- JPS59186411A JPS59186411A JP58060759A JP6075983A JPS59186411A JP S59186411 A JPS59186411 A JP S59186411A JP 58060759 A JP58060759 A JP 58060759A JP 6075983 A JP6075983 A JP 6075983A JP S59186411 A JPS59186411 A JP S59186411A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）を含む可変利得増幅回路に関するもので、
例えば、０ＭＯ３（相補型金属絶縁物半導体）集積回路
で構成されたものに有効な技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a variable gain amplifier circuit including a MOSFET (insulated gate field effect transistor).
For example, it relates to a technique that is effective for those configured with OMO3 (complementary metal-insulator-semiconductor) integrated circuits.
従来より、例えばＣＱ出版社発行、長橋芳行著のｒＡＤ
／ＤＡ変換回路の設計Ｊにおいて、演算増幅器の利得を
設定する帰還抵抗を選択的に接続するスイッチ手段とし
て、ＣＭＯ３伝送ゲート回路を用いたものが公知である
。Conventionally, for example, rAD published by CQ Publishing and written by Yoshiyuki Nagahashi
/DA conversion circuit design J uses a CMO3 transmission gate circuit as a switch means for selectively connecting a feedback resistor for setting the gain of an operational amplifier.
ＣＭＯ３伝送ゲート回路は、ｎチャンネルＭＯ３ＦＥＴ
で構成された伝送ゲートＭＯ３ＦＥＴとｐチャンネルＭ
Ｏ３ＦＥＴで構成された伝送ゲートＭＯ３ＦＥＴとを並
列形態に接続して、両ＭＯ３ＦＥＴを同時にオン／オフ
状態となるように制御するものである。CMO3 transmission gate circuit is n-channel MO3FET
Transmission gate MO3FET and p-channel M
A transmission gate MO3FET composed of an O3FET is connected in parallel, and both MO3FETs are controlled to be turned on/off at the same time.
このような０Ｍ０３回路を用いて中間レベルを伝達する
ものとすると、ウェル領域に、ソース電極に印加されて
いる電圧と異なった電圧が印加されるために、そのＭＯ
ＳＦＥＴのしきい値電圧が他のＭＯＳＦＥＴのしきい値
電圧よりも高くなるという公知の基板効果（サブストレ
ート効果）が生じてそのコンダクタンス特性が小さくな
るか又はオン状態にならないという問題が生じる。した
がって、上記コンダクタンス特性の悪化を補償するため
にそのサイズを大きく設定したり、動作電圧範囲が制限
されるという欠点が生じる。If such a 0M03 circuit is used to transmit an intermediate level, a voltage different from the voltage applied to the source electrode is applied to the well region, so the MO
A known substrate effect occurs in which the threshold voltage of an SFET becomes higher than the threshold voltages of other MOSFETs, resulting in a problem that its conductance characteristics become small or it does not turn on. Therefore, there are disadvantages in that the size must be set large to compensate for the deterioration of the conductance characteristics, and the operating voltage range is limited.
この発明の目的は、動作電圧マージンの拡大を図った可
変利得増幅回路を折供することにある。An object of the present invention is to provide a variable gain amplifier circuit with an expanded operating voltage margin.
この発明の他の目的は、チソプサイスの小型化を図った
可変利得増幅回路を提供することにある。Another object of the present invention is to provide a variable gain amplification circuit that is smaller in size.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、利得設定のための帰還抵抗を選択的に接続す
るスイッチ動作として、それぞれウェル領域に形成され
、直列形態とされるとともにそのソースとウェル領域と
を共通接続し、ゲートに共通に制御信号を印加した２つ
の伝送ゲー）ＭＯＳＦＥＴを用いることによって、基板
効果の影響を受けないスイッチ動作を実現するものであ
る。That is, as a switch operation for selectively connecting feedback resistors for gain setting, resistors are formed in each well region, are connected in series, and their sources and well regions are commonly connected, and a control signal is commonly applied to the gates. By using a MOSFET (two transmission gates), a switching operation that is not affected by the substrate effect is realized.
以下、本発明を実施例とともに詳細に説明する。Hereinafter, the present invention will be explained in detail together with examples.
〔実施例１〕
第１図には、この発明の一実施例の回路図が示されてい
る。[Embodiment 1] FIG. 1 shows a circuit diagram of an embodiment of the present invention.
この実施例の各回路素子は、特に制限されないが、公知
のＣＭ ＯＳ 隻積回路の製造技術によって１個のンリ
コンのような半導体基板上において形成される。Each circuit element of this embodiment is formed on a single semiconductor substrate such as a semiconductor by a known CMOS integrated circuit manufacturing technique, although this is not particularly limited.
演算増幅器ＯＰは、公知の差動Ｍ ＯＳ Ｆ Ｅ Ｔ等
を含む差動増幅回路によって構成される。特に制限され
ないが、この演算増幅器ｏＰの非反転入力端子（＋）は
、回路の接地電位に接続される。また、反転入力端子（
＝）には、入力抵抗Ｒｉを通して入力信号が印加される
。特に制限されないが、上記反転入力端子（−）と出力
端子との間には利得設定のための帰還抵抗を選択的に接
続する次の回路素子が設けられる。すなわち、上記演算
増幅器ＯＰの出力端子にその一端が接続された直列抵抗
Ｒ１ないしＲ４が設けられる。これらの抵抗回路の各接
続点と上記演算増幅器ｏｐの反転入力端子（−）との間
に、直列形態の２つの伝送ゲートＭＯ３ＦＥＴＱＩ、、
Ｑ２ないし伝送ゲートＭＯ５ＦＥＴＱ７．ＱＢがそれぞ
れ設けられる。The operational amplifier OP is constituted by a differential amplifier circuit including a known differential MOSFET or the like. Although not particularly limited, the non-inverting input terminal (+) of the operational amplifier oP is connected to the ground potential of the circuit. In addition, the inverting input terminal (
An input signal is applied to = ) through an input resistor Ri. Although not particularly limited, the following circuit element is provided between the inverting input terminal (-) and the output terminal to selectively connect a feedback resistor for gain setting. That is, series resistors R1 to R4 are provided, one end of which is connected to the output terminal of the operational amplifier OP. Between each connection point of these resistance circuits and the inverting input terminal (-) of the operational amplifier op, two transmission gates MO3FETQI in series are connected.
Q2 or transmission gate MO5FETQ7. A QB is provided for each.
特に制限されないが、これらの直列形態のＭＯ３ＦＥＴ
ＱＩ、Ｑ２ないしＭＯ３ＦＥＴＱ７．Ｑ８は、第２図の
構造断面図に代表として示されているＭＯ３ＦＥＴＱＩ
、Ｑ２のように、Ｐ型つェル領域Ｗｌ、Ｗ２にそれぞれ
形成される。上記ウェル領域Ｗｌ、Ｗ２内に形成された
Ｐ中領域ｃｃ１、ＣＣ２は、オーミック接触領域であり
、それぞれソースｍ域ｓ１．Ｓ２と接続される。トレイ
ン領ＭｃＤ１．Ｄ２は共通に接続される。そして、ゲー
ト電極には共通に制御信号ｃ１が印加されるものである
。Although not particularly limited, these series MO3FETs
QI, Q2 or MO3FETQ7. Q8 is MO3FETQI, which is shown as a representative in the structural cross-sectional view of Fig. 2.
, Q2 are formed in P-type well regions Wl and W2, respectively. The P middle regions cc1 and CC2 formed in the well regions Wl and W2 are ohmic contact regions, and the source m regions s1. Connected to S2. Train territory McD1. D2 are commonly connected. A control signal c1 is commonly applied to the gate electrode.
この実施例回路の動作を次に説明する。The operation of this embodiment circuit will now be described.
いま、ＭＯ３ＦＥＴＱＩ、Ｑ２のみをオン状態とすると
、演算増幅器ｏｐの反転入力端子（−）と出力端子との
間に帰還抵抗Ｒ１が接続されることになるので、その利
得Ｇは次式（１）より求められる。Now, if only the MO3FETs QI and Q2 are turned on, the feedback resistor R1 will be connected between the inverting input terminal (-) and the output terminal of the operational amplifier op, so its gain G will be expressed by the following equation (1). More demanded.
Ｇ＝Ｒｉ／Ｒ１・・・・・・・・・・・・（１１以下、
同様にして、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３ 、 Ｑ
４ないしＭＯ３ＦＥＴＱ７．Ｑ８をそれぞれオン状態と
すると、利得Ｇは次式（２）〜（４）のようになる。G=Ri/R1・・・・・・・・・(11 or less,
Similarly, MOS FET Q 3 , Q
4 or MO3FETQ7. When each Q8 is turned on, the gain G becomes as shown in the following equations (2) to (4).
Ｇ＝Ｒｔ／Ｒ１→−Ｒ２・・・・・・・・・（２）Ｇ＝
Ｒｉ／Ｒ１＋Ｒ２＋Ｒ３・・・・・・（３）Ｇ＝Ｒｉ／
Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４・・・（４）上述のようなＭＯ
ＳＦＥＴのスイッチ動作において、この実施例では、第
２図に示すようにソースとウェル領域とが共通化されて
いるので、その基板効果によってＭＯ３ＦＥＴＱＩ、Ｑ
２のしきい値電圧が影響を受けない。また、そのオフ状
態において、ソース側の電位に従ってウェル領域の電位
が直ちに決まるので、ウェル領域の寄生容最に不所望の
チャージが蓄積されることもなく、サイリスタ現象によ
るランチアンプが生じない。G=Rt/R1→−R2・・・・・・・・・(2) G=
Ri/R1+R2+R3...(3)G=Ri/
R1+R2+R3+R4...(4) MO as described above
In the switching operation of the SFET, in this embodiment, the source and well region are shared as shown in FIG.
2 threshold voltage is unaffected. Furthermore, in the off state, the potential of the well region is immediately determined according to the potential on the source side, so that no undesired charge is accumulated in the parasitic capacitance of the well region, and no launch amplifier occurs due to the thyristor phenomenon.
〔実施例２〕
第２図には、この発明をＤ／Ａ変換器に適用した場合の
一実施例の回路図が示されている。[Embodiment 2] FIG. 2 shows a circuit diagram of an embodiment in which the present invention is applied to a D/A converter.
このＤ／Ａ変換方式は、直列スイッチによるアンプ・ゲ
イン可変方式と呼ばれるものであり、２進の重み（−１
げされた抵抗ＲないしＲ／８を演算増幅器ＯＰの反転入
力端子（−）と出力端子との間に直列接続して、各抵抗
ＲないしＲ／８をそれぞれ短絡するスイッチ手段として
、上記第１図と同様な直列ＭＯ３ＦＥＴＱ１．Ｑ２ない
しＭＯ３ＦＥＴＱ７．ＱＢをそれぞれ設けるものである
。This D/A conversion method is called a variable amplifier gain method using series switches, and the binary weight (-1
The resistors R to R/8 are connected in series between the inverting input terminal (-) and the output terminal of the operational amplifier OP, and the resistors R to R/8 are connected in series to short-circuit each of the resistors R to R/8, respectively. Series MO3FETQ1 similar to the figure. Q2 or MO3FETQ7. A QB is provided for each.
そして、これらのＭＯ３ＦＥＴＱＩ、Ｑ２ないしＱ７．
Ｑ８のゲートには、２進の信号ＤｏないしＤ３を印加す
るものである。この実施例では、上記２進信号ＤＯない
しＤ３に従ってその帰還抵抗値が設定されるので、１６
通りのＤ ／ Ａ変換された出力電圧Ｖｏｕｔが得られ
る。And these MO3FETQI, Q2 to Q7.
Binary signals Do to D3 are applied to the gate of Q8. In this embodiment, the feedback resistance value is set according to the binary signals DO to D3, so 16
A normal D/A converted output voltage Vout is obtained.
（１１そのソースとウェル領域とを接続した２つの伝送
ゲートＭＯ３ＦＥＴを直列形態とするものであるので、
そのしきい値電圧に基板効果の影響を受けることがなく
、設計条件に従ったスイッチ動作を行うことができると
いう効果が得られる。(11 Since the two transmission gate MO3FETs with their sources and well regions connected are connected in series,
The advantage is that the threshold voltage is not affected by the substrate effect, and the switching operation can be performed in accordance with the design conditions.
（２）上記（１）により、しきい値電圧以上の制御信号
により確実にスイッチ手段としてのＭＯＳＦＥＴをオン
状態とすることかできるから電源電圧のマージンの拡大
を図ることができるという効果が得られる。(2) According to (1) above, since the MOSFET as a switching means can be reliably turned on by a control signal higher than the threshold voltage, the power supply voltage margin can be expanded. .
（３）上記（１１により、基板効果を考慮してそのサイ
ズを大きくする必要がないから、ＭＯＳＦＥＴのサイズ
を小さく形成できることによって、アンプサイズの小型
化を図ることができるという効果が得られる。(3) According to (11) above, there is no need to increase the size in consideration of the substrate effect, so the effect that the size of the MOSFET can be made small and the size of the amplifier can be reduced can be obtained.
（４）上記（２）により、低電圧でも動作する可変利得
増幅回路が得られるという効果が得られる。(4) According to (2) above, it is possible to obtain a variable gain amplifier circuit that operates even at low voltage.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したか、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることばいうまでもない。例えば、上記利得設定
のための帰還抵抗を構成する複数の抵抗素子からなる抵
抗回路の構成は、並列形態の抵抗を選択的に短絡する等
のうように種々の変形を採ることができるものである。Although the invention made by the present inventor has been specifically explained based on the examples above, it goes without saying that this invention is not limited to the above examples, and can be modified in various ways without departing from the gist thereof. do not have. For example, the configuration of a resistor circuit consisting of a plurality of resistor elements constituting the feedback resistor for setting the gain can be modified in various ways, such as selectively shorting resistors in parallel. be.
また、上記スイッチ手段としてのＭＯ３’ＦＥＴは、ｐ
チャンネルＭＯ３ＦＥＴを用いるものであってもよい。Furthermore, the MO3'FET as the switch means has p
A channel MO3FET may also be used.
この場合には、Ｎ型ウェル領域を用いるものとすればよ
く、これに応じて半導体基板はＰ型とすればよい。In this case, an N-type well region may be used, and the semiconductor substrate may be of P-type accordingly.
また、演算増幅器の具体的回路構成は、何であってもよ
い。Furthermore, the operational amplifier may have any specific circuit configuration.
この発明は、ＭＯＳＦＥＴで構成された可変利得増幅回
路として広く利用できるものである。The present invention can be widely used as a variable gain amplifier circuit composed of MOSFETs.
第１図は、この発明の一実施例を示す回路図、第２図は
、そのスイッチ手段の一実施例を示す構造断面図、
第３図は、この発明をＤ／Ａ変換器に適用した場合の一
実施例を示す回路図である。Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2 is a structural sectional view showing an embodiment of the switch means, and Fig. 3 is a circuit diagram showing an embodiment of the present invention. FIG. 2 is a circuit diagram showing an example of the case.
Claims (1)
接続するスイッチ手段として、それぞれウェル領域に形
成され、直列形態とされるとともにそのソースとウェル
領域とを共通接続し、ゲートに共通に制御信号を印加し
た２つの伝送ゲートＭＯ３ＦＥＴを用いることを特徴と
する可変利得増幅回路。 ２、上記演算増幅器は、ＣＭＯＳ回路で構成され、上記
伝送ゲー）ＭＯＳＦＥＴは、Ｐ型ウェル領域に形成され
たｎチャンネルＭＯ３ＦＥＴであることを特徴とする特
許請求の範囲第１項記載の可変利得増幅回路。[Claims] 1. Switch means for selectively connecting feedback resistors for setting the gain of an operational amplifier are formed in respective well regions, connected in series, and having their sources and well regions commonly connected. A variable gain amplifier circuit characterized in that it uses two transmission gate MO3FETs whose gates are commonly applied with a control signal. 2. The variable gain amplifier according to claim 1, wherein the operational amplifier is constituted by a CMOS circuit, and the transmission MOSFET is an n-channel MO3FET formed in a P-type well region. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060759A JPS59186411A (en) | 1983-04-08 | 1983-04-08 | Variable gain amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060759A JPS59186411A (en) | 1983-04-08 | 1983-04-08 | Variable gain amplifying circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186411A true JPS59186411A (en) | 1984-10-23 |
Family
ID=13151522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060759A Pending JPS59186411A (en) | 1983-04-08 | 1983-04-08 | Variable gain amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186411A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161769A (en) * | 1988-12-15 | 1990-06-21 | Toshiba Corp | Transmission gate |
| EP1387493A2 (en) * | 2002-08-02 | 2004-02-04 | NEC Electronics Corporation | Input protection circuit |
| US6696680B2 (en) | 2000-03-02 | 2004-02-24 | Sanyo Electric Co., Ltd. | Variable resistance circuit, operational amplification circuit and semiconductor integrated circuit |
| JP2008123642A (en) * | 2006-11-15 | 2008-05-29 | Samsung Electronics Co Ltd | Control circuit of negative potential monitor pad and nonvolatile memory equipped therewith |
| JP2012068265A (en) * | 2011-12-21 | 2012-04-05 | Seiko Npc Corp | Infrared detector |
-
1983
- 1983-04-08 JP JP58060759A patent/JPS59186411A/en active Pending
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| US7233466B2 (en) | 2002-08-02 | 2007-06-19 | Nec Electronics Corporation | Input protection circuit |
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