JPS58107716A - 周波数−電圧変換回路 - Google Patents
周波数−電圧変換回路Info
- Publication number
- JPS58107716A JPS58107716A JP20764181A JP20764181A JPS58107716A JP S58107716 A JPS58107716 A JP S58107716A JP 20764181 A JP20764181 A JP 20764181A JP 20764181 A JP20764181 A JP 20764181A JP S58107716 A JPS58107716 A JP S58107716A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- output
- clock pulse
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/06—Demodulating pulses which have been modulated with a continuously-variable signal of frequency- or rate-modulated pulses
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本考案は、周波数−電圧変換回路（以下、Ｆ−、−■変
換回路という）の改良に関するものである。
換回路という）の改良に関するものである。
従来、Ｆ−Ｖ変換回路としては、第１図ａに示すような
単安定マルチバイブレータを用いたものが用いられてい
る。そのＦ−Ｖ変換動作は、第１図すに示すように入力
信号Ｆの立上りでトリガされ単安定マルチバイブレータ
はコンデンサＣおよび抵抗Ｈによって決まる一時間Ｔａ
ｏｎｅｔ の出力を生ずる。人力信号Ｆの周期をＴとす
ると、単安定マルチバイブレータの出力Ｑの平均値Ｖは
、Ｔａｏｎｓｔ Ｖ ＝ Ｖｓ ｘ□ として電圧変換される。こでＶＳ
は電源電圧とする。
単安定マルチバイブレータを用いたものが用いられてい
る。そのＦ−Ｖ変換動作は、第１図すに示すように入力
信号Ｆの立上りでトリガされ単安定マルチバイブレータ
はコンデンサＣおよび抵抗Ｈによって決まる一時間Ｔａ
ｏｎｅｔ の出力を生ずる。人力信号Ｆの周期をＴとす
ると、単安定マルチバイブレータの出力Ｑの平均値Ｖは
、Ｔａｏｎｓｔ Ｖ ＝ Ｖｓ ｘ□ として電圧変換される。こでＶＳ
は電源電圧とする。
また単安定マルチバイブレータをカウンタに置換えたも
のも使用されており、その−例を第２図に示す。Ｆ−Ｖ
変換動作は、第１図すと同一である。入力信号Ｆの立上
りでクロックパルスＣＫのカウントを開始し、設定され
たカウント数に達すると動作を停止する。そのカウンタ
の出力Ｑは単安定マルチバイブレータの出力と同一であ
る。
のも使用されており、その−例を第２図に示す。Ｆ−Ｖ
変換動作は、第１図すと同一である。入力信号Ｆの立上
りでクロックパルスＣＫのカウントを開始し、設定され
たカウント数に達すると動作を停止する。そのカウンタ
の出力Ｑは単安定マルチバイブレータの出力と同一であ
る。
これらのＦ−Ｖ変換器において、変換ゲイン番、変える
場合には、Ｔａｏｎｓｔ の時間を変イシさせれば可能
であるが、単安定マルチバイブレータの場合には、抵抗
値を制御信号により可変する手段が複雑となる。カウン
タ方式の場合には容易であるが、通常このあとに接続さ
れるローパスフィルタのリップルが変化するという不都
合が生ずる。
場合には、Ｔａｏｎｓｔ の時間を変イシさせれば可能
であるが、単安定マルチバイブレータの場合には、抵抗
値を制御信号により可変する手段が複雑となる。カウン
タ方式の場合には容易であるが、通常このあとに接続さ
れるローパスフィルタのリップルが変化するという不都
合が生ずる。
本発明は、第２図の従来例のＦ−Ｖ変換器において、ク
ロックパルスを利用してＦ−Ｖ変換器出力を断続し、等
価的にゲインを制御しようとするものである。
ロックパルスを利用してＦ−Ｖ変換器出力を断続し、等
価的にゲインを制御しようとするものである。
第３図は、本発明のＦ−Ｖ変換回路の構成を示すもので
、１はクロックパルス発生回路、２は第２図に示す従来
例と同様のＦ−Ｖ変換器、３はクロックパルス幅の選択
回路で、Ｓ４．Ｓ２の端子により、クロックパルスの幅
の異なるＣＫ１．ＣＫ２のいずれかまたは組合せを選択
できる。４は選択回路３の出力クロックパルスと、Ｆ−
Ｖ変換器出力の論理和回路である。
、１はクロックパルス発生回路、２は第２図に示す従来
例と同様のＦ−Ｖ変換器、３はクロックパルス幅の選択
回路で、Ｓ４．Ｓ２の端子により、クロックパルスの幅
の異なるＣＫ１．ＣＫ２のいずれかまたは組合せを選択
できる。４は選択回路３の出力クロックパルスと、Ｆ−
Ｖ変換器出力の論理和回路である。
第４図において、Ｆは入力信号、ＱはＦ−Ｖ変換器２の
出力で、入力信号の立上りからＴａｐｎｓｔの一定時間
の出力を生じる。０はクロックパルスとＦ−Ｖ変換出力
の論理和を示す。入力信号Ｆに対してクロックパルスの
周波数は十分に高いものとすると、図には詳細には表わ
されておらないが、論理和としては、信号０の°′Ｌ”
の期間にクロックパルスが論理和として現われる。した
がって、クロックパルス幅だけａｔ Ｌ”の期間の平均
電圧が高くなったことになり、変換ゲインも低下する。
出力で、入力信号の立上りからＴａｐｎｓｔの一定時間
の出力を生じる。０はクロックパルスとＦ−Ｖ変換出力
の論理和を示す。入力信号Ｆに対してクロックパルスの
周波数は十分に高いものとすると、図には詳細には表わ
されておらないが、論理和としては、信号０の°′Ｌ”
の期間にクロックパルスが論理和として現われる。した
がって、クロックパルス幅だけａｔ Ｌ”の期間の平均
電圧が高くなったことになり、変換ゲインも低下する。
第５図は、クロックパルス発生回路１のクロックパルス
ＣＫ１．ＣＫ２の一例を示したもので、それぞれパルス
幅と位相の異なるパルスである。
ＣＫ１．ＣＫ２の一例を示したもので、それぞれパルス
幅と位相の異なるパルスである。
第６図は、第５図のＣＫ４．ＣＫ２のクロックパルスを
入力して、第３図の選択回路３において、選択信号Ｓ１
．Ｓ２によりパルス幅を選択した場合の例について示す
。Ｓｌ、Ｓ２を“Ｈ＃“Ｉ、 ＩＩの信号として、例え
ば”Ｈ”ａｔ Ｈ”の場合には、パルス−を出力せず、
変換ゲインは不変とし、以下−８１，Ｓ２の組み合せに
より３段階のゲインを選択できる。 ！なお、
上述の説明では、第３図において、論理独回路４の場合
について説明したが、もし論理和回路を論理積回路に置
換えると、出力信号は第４図において０信号の°°Ｈ″
′の時にクロクパルスにより断続されることになり、同
様に変換ゲインが低下する。
入力して、第３図の選択回路３において、選択信号Ｓ１
．Ｓ２によりパルス幅を選択した場合の例について示す
。Ｓｌ、Ｓ２を“Ｈ＃“Ｉ、 ＩＩの信号として、例え
ば”Ｈ”ａｔ Ｈ”の場合には、パルス−を出力せず、
変換ゲインは不変とし、以下−８１，Ｓ２の組み合せに
より３段階のゲインを選択できる。 ！なお、
上述の説明では、第３図において、論理独回路４の場合
について説明したが、もし論理和回路を論理積回路に置
換えると、出力信号は第４図において０信号の°°Ｈ″
′の時にクロクパルスにより断続されることになり、同
様に変換ゲインが低下する。
以上のように、本発明によれば、クロックパルスのパル
ス幅を利用して、Ｆ−Ｖ変換器の変換ゲインを簡単に可
変できる利点がある。
ス幅を利用して、Ｆ−Ｖ変換器の変換ゲインを簡単に可
変できる利点がある。
第１図ａ、ｂは従来例のＦ−Ｖ変換回路のブロック図お
よび動作説明図、第２図は他の従来例を示すブロック図
、第３図は本発明のＦ−Ｖ変換回路のブロック図、第４
図は第３図の動作説明図、第５図は第３図のクロックパ
ルス発生回路のクロックパルスの一例を示す図、第６図
は第３図のパルス幅選択回路の動作説明図である。 １・・・・・・クロックパルス発生回路、２・・・・・
・Ｆ−■変換器、３・、・・・・・パルス幅選択回路、
４・・・・・・論理和回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ａｘ）＜ｂ＋ 第２図 第３図 第４１ 第５図 第６図
よび動作説明図、第２図は他の従来例を示すブロック図
、第３図は本発明のＦ−Ｖ変換回路のブロック図、第４
図は第３図の動作説明図、第５図は第３図のクロックパ
ルス発生回路のクロックパルスの一例を示す図、第６図
は第３図のパルス幅選択回路の動作説明図である。 １・・・・・・クロックパルス発生回路、２・・・・・
・Ｆ−■変換器、３・、・・・・・パルス幅選択回路、
４・・・・・・論理和回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ａｘ）＜ｂ＋ 第２図 第３図 第４１ 第５図 第６図
Claims (2)
- （１）クロックパルス発生回路と、カウント開始信号に
より前記クロックパルスを一定数だけカウントした後、
動作を停止するＦ−Ｖ変換器と、前記Ｆ−Ｖ変換器の出
力と前記クロックパルス発生回路の出力との論理和又は
論理積回路によシ構成され、クロックパルスの幅により
前記Ｆ−Ｖ変換回路の変換ゲインを制御するよう構成し
た周波数−電圧変換回路。 - （２）前記クロックパルス発生回路は、パルス幅と位相
の異なる複数個のクロックパルスを発生しとれらのパル
スのいずれかを選択切換できるよう構成した特許請求の
範囲第１項記載の周波数−電圧゛変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20764181A JPS58107716A (ja) | 1981-12-21 | 1981-12-21 | 周波数−電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20764181A JPS58107716A (ja) | 1981-12-21 | 1981-12-21 | 周波数−電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107716A true JPS58107716A (ja) | 1983-06-27 |
| JPH0130329B2 JPH0130329B2 (ja) | 1989-06-19 |
Family
ID=16543142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20764181A Granted JPS58107716A (ja) | 1981-12-21 | 1981-12-21 | 周波数−電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107716A (ja) |
-
1981
- 1981-12-21 JP JP20764181A patent/JPS58107716A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0130329B2 (ja) | 1989-06-19 |
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