JPS58106650A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS58106650A JPS58106650A JP56205945A JP20594581A JPS58106650A JP S58106650 A JPS58106650 A JP S58106650A JP 56205945 A JP56205945 A JP 56205945A JP 20594581 A JP20594581 A JP 20594581A JP S58106650 A JPS58106650 A JP S58106650A
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- JP
- Japan
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- calculation
- data
- processor means
- cpu
- control
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマルチプロセッサシステムに関し、特に、複
数のＣＰＵを用いてデータを＾速処理するようなマルチ
プロセッサシステムに関する。
数のＣＰＵを用いてデータを＾速処理するようなマルチ
プロセッサシステムに関する。
コンピュータに含まれる中央処理装置（ＣＰＵ）におい
て、処理速度の高速化は１つの大きな課題である。そし
て、従来より安価であって比較的簡単で使いやすい高速
の演算処理可能なＣＰＵができないかと常に求められて
いた。このような要望を満たすＣＰＵの実現化は種々の
１ＩｌＩｌ＆Ｌ：より国難であった。そこで、最近では
、単独のＣＰＵでは＾速処理に限界があるため、さらに
高速化を図るために、パイプライン方式とパラレル方式
という２つの方法が考案され、現在においてその一部は
実用化されてきている。
て、処理速度の高速化は１つの大きな課題である。そし
て、従来より安価であって比較的簡単で使いやすい高速
の演算処理可能なＣＰＵができないかと常に求められて
いた。このような要望を満たすＣＰＵの実現化は種々の
１ＩｌＩｌ＆Ｌ：より国難であった。そこで、最近では
、単独のＣＰＵでは＾速処理に限界があるため、さらに
高速化を図るために、パイプライン方式とパラレル方式
という２つの方法が考案され、現在においてその一部は
実用化されてきている。
第１図は従来のパイプライン方式と称される演算処理装
置の概略ブロック図である。第１図を参照して、演算器
ＥＮは乗算器や加Ｉｌｓなどを何段かに縦統接続して１
つの処理ルーチンを形成したものである。すなわち、演
算器は従来のＣＰＬＩでは処理時間が長くなる１つの処
理ルーチンを複数に分割し、それぞれを乗算器あるいは
加算−等で個別的に処理させるものである。そして、入
力側のメモリＭ１．Ｍ２からデータを読出して演算器Ｅ
Ｎに与えると、成る単位時間経過後に、出力側のメモリ
Ｍ３に演算結果が記録される。すなわち、パイプライン
方式は、演算器を何段かにＩＩ統接続した回路（パイプ
ライン）によって、従来のＣＰＵで頻繁に用いられてい
た処理ルーチンを実行させようとするものである。
置の概略ブロック図である。第１図を参照して、演算器
ＥＮは乗算器や加Ｉｌｓなどを何段かに縦統接続して１
つの処理ルーチンを形成したものである。すなわち、演
算器は従来のＣＰＬＩでは処理時間が長くなる１つの処
理ルーチンを複数に分割し、それぞれを乗算器あるいは
加算−等で個別的に処理させるものである。そして、入
力側のメモリＭ１．Ｍ２からデータを読出して演算器Ｅ
Ｎに与えると、成る単位時間経過後に、出力側のメモリ
Ｍ３に演算結果が記録される。すなわち、パイプライン
方式は、演算器を何段かにＩＩ統接続した回路（パイプ
ライン）によって、従来のＣＰＵで頻繁に用いられてい
た処理ルーチンを実行させようとするものである。
このようなパイプライン方式によるシステムでは、確か
に使用ｖＡ度の高い処理時間の長い処理ルーチンを演算
器で処理することにより、処Ｉｔ時園を大幅に短縮でき
るという利点がある。しかし、乗算器や加−４１Ｉをａ
続接続した演算器ＥＮは構成が極めて複雑でありかつコ
スト的にも高価であるという欠点を有している。
に使用ｖＡ度の高い処理時間の長い処理ルーチンを演算
器で処理することにより、処Ｉｔ時園を大幅に短縮でき
るという利点がある。しかし、乗算器や加−４１Ｉをａ
続接続した演算器ＥＮは構成が極めて複雑でありかつコ
スト的にも高価であるという欠点を有している。
また、前述のパラレル方式と称されるシステムは、ＣＰ
Ｕを複数個使い、処理時間の長い処理ルーチンを複数に
分割してそれぞれを並列的にＯＰＵで演算を行なうもの
である。このようなパラレル方式のマルチプロセッサシ
ステムでは、ＣＰＬＩ間でデータ転送をするためにＣＰ
ＵとＣＰＵとの閤に、メモリを設ける方法が多くとられ
ていた。このメモリはいずれのＣＰＬＩからもアクセス
できるようにされていて、このメモリを介して複数のＣ
ＰＵ閣でデータの転送を行なう。このようなパラレル方
式では、確かにデータ転送の時間を埴輪化でき全体の処
理スピードを向上できるという利点がある。しかし、共
通のメモリを必要とすることは、個々のＣＰＵ専用のメ
モリとは別にさらにもう１つの別のメモリを設けなけれ
ばならないということであり、当然構成上複雑にな、る
、また、共通のメモリは当然複数のＣＰＵから１込ある
いは読出（アクセス）できるように−成しなければなら
ない。また、２つのＣＰＵが同時にメモリをアクセスす
ると、当然何らかのトラブルが発生するのでその対策も
考えなければならない、このようなトラブルを解決する
ためには、たとえばハードウェアの園からすれば―々の
データをタイミング的に一致しないように位相をずらせ
、て転送する必要がある。あるいは、ソフトウェアの園
からの解決策としては、フラグを用いてフラグがセット
されているＣＰＬＩのみのアクセスを可能にしなければ
ならない。
Ｕを複数個使い、処理時間の長い処理ルーチンを複数に
分割してそれぞれを並列的にＯＰＵで演算を行なうもの
である。このようなパラレル方式のマルチプロセッサシ
ステムでは、ＣＰＬＩ間でデータ転送をするためにＣＰ
ＵとＣＰＵとの閤に、メモリを設ける方法が多くとられ
ていた。このメモリはいずれのＣＰＬＩからもアクセス
できるようにされていて、このメモリを介して複数のＣ
ＰＵ閣でデータの転送を行なう。このようなパラレル方
式では、確かにデータ転送の時間を埴輪化でき全体の処
理スピードを向上できるという利点がある。しかし、共
通のメモリを必要とすることは、個々のＣＰＵ専用のメ
モリとは別にさらにもう１つの別のメモリを設けなけれ
ばならないということであり、当然構成上複雑にな、る
、また、共通のメモリは当然複数のＣＰＵから１込ある
いは読出（アクセス）できるように−成しなければなら
ない。また、２つのＣＰＵが同時にメモリをアクセスす
ると、当然何らかのトラブルが発生するのでその対策も
考えなければならない、このようなトラブルを解決する
ためには、たとえばハードウェアの園からすれば―々の
データをタイミング的に一致しないように位相をずらせ
、て転送する必要がある。あるいは、ソフトウェアの園
からの解決策としては、フラグを用いてフラグがセット
されているＣＰＬＩのみのアクセスを可能にしなければ
ならない。
このように、従来のパイプライン方式あるいはパラレル
方式によるマルチプロセッサシステムでは、いずれも構
成が複雑であるとともにコスト的にも高価であるという
欠点があった。 。
方式によるマルチプロセッサシステムでは、いずれも構
成が複雑であるとともにコスト的にも高価であるという
欠点があった。 。
それゆえに、この発明の主たる目的は、冑１価なプロセ
ッサを複数用いて比較的−率な構成でデータを高遣処層
できるマルチプロセッサシステムを提供することである
。
ッサを複数用いて比較的−率な構成でデータを高遣処層
できるマルチプロセッサシステムを提供することである
。
この発明を要約すれば、データバスとｔＩＩＩＩＩｌｌ
纏とによフて複数のＣＰＵを接続しかつそれぞれのＣＰ
ＬＪに共通的にクロック信号を与えるようにする。
纏とによフて複数のＣＰＵを接続しかつそれぞれのＣＰ
ＬＪに共通的にクロック信号を与えるようにする。
そして、第１の発明では、データ・転送の際にいずれか
のＣＰＵからデータバスを介して他のＣＰＵにデータを
転送する転送開隔の時間と他のＣＰＬＩがデータを読込
む間隔の時間を同じにして、両方のＣＰＵを動作さ電る
ようにしたものである。また、第２の発明では、いずれ
かのＣＰＵは他のＣＰＵに複数の演算処理を行なわせる
ためのプログラムを内蔵していて、そのうちのいずれか
を他のＣＰＵにより実行させることができるように構成
したものである。
のＣＰＵからデータバスを介して他のＣＰＵにデータを
転送する転送開隔の時間と他のＣＰＬＩがデータを読込
む間隔の時間を同じにして、両方のＣＰＵを動作さ電る
ようにしたものである。また、第２の発明では、いずれ
かのＣＰＵは他のＣＰＵに複数の演算処理を行なわせる
ためのプログラムを内蔵していて、そのうちのいずれか
を他のＣＰＵにより実行させることができるように構成
したものである。
この発明の上述の目的およびその他の目的と特徴は以下
に図面を會照して行なう詳細な説明から一層明らかとな
ろう。
に図面を會照して行なう詳細な説明から一層明らかとな
ろう。
第２図はこの発明の一実施例のブロック図である。まず
、構成について説明する。制御用ｃＰＵ１はアキュムレ
ータ１０．レジスタ１１．１２ランダムアクセスメモリ
（ＲＡＭ）１３およびり一ドオンリメモリ（ＲＯＭ）１
４を含む、制御用ＣＰＵ１としては、たとえば８０４９
（インテル）あるいはＭＢ８８１ Ｈ／ＥＮ （富士
通）などが用いられる。制御用ＣＰＬ１１には入出力ポ
ート２が接続される。この入出力ポート２は外部機器と
制御用ＣＰＬＩＩとの閣でインター、フェイスを行なう
ためのものである。さらに、制御用ＣＰｕ１には、デー
タバス３を介して計算用ＣＰＵ４．５が接続される。計
算用ＣＰＵ４．５はそれぞれ分担された計算処理を行な
うためのものであって、制御用ｃｐｕｉと同じ種類のｃ
ＰＵが用いられる。この計算用ＣＰＬＩ４．５はそれぞ
れアキュムレータ４０．５０．レジスタ４１，４２．５
１，５２．ＲＡＭ４３．５３．ＲＯＭ４４．５４を含む
、さらに、制御用ＣＰＵ１と計算用ＣＰＵ４．５は制御
線４６，４ｂ、５ａ、５ｂによって接続される。
、構成について説明する。制御用ｃＰＵ１はアキュムレ
ータ１０．レジスタ１１．１２ランダムアクセスメモリ
（ＲＡＭ）１３およびり一ドオンリメモリ（ＲＯＭ）１
４を含む、制御用ＣＰＵ１としては、たとえば８０４９
（インテル）あるいはＭＢ８８１ Ｈ／ＥＮ （富士
通）などが用いられる。制御用ＣＰＬ１１には入出力ポ
ート２が接続される。この入出力ポート２は外部機器と
制御用ＣＰＬＩＩとの閣でインター、フェイスを行なう
ためのものである。さらに、制御用ＣＰｕ１には、デー
タバス３を介して計算用ＣＰＵ４．５が接続される。計
算用ＣＰＵ４．５はそれぞれ分担された計算処理を行な
うためのものであって、制御用ｃｐｕｉと同じ種類のｃ
ＰＵが用いられる。この計算用ＣＰＬＩ４．５はそれぞ
れアキュムレータ４０．５０．レジスタ４１，４２．５
１，５２．ＲＡＭ４３．５３．ＲＯＭ４４．５４を含む
、さらに、制御用ＣＰＵ１と計算用ＣＰＵ４．５は制御
線４６，４ｂ、５ａ、５ｂによって接続される。
制御線４ａは制御用Ｃｐ Ｕｌがら出力されるスタート
用フラグを計算用ＣＰＬＩ４に与えるものである。 ｍ
１ｍ１ｌ１４ｂ ハ計算用ｃＰＵ４ｔｆｉ計稗処理’Ｉ
ｒＨ了したとき、計算用ＣＰＵ４がら出力される計算終
了フラグを制御用ＣＰＬＩ １に与える。制御線５ａは
制御用ＣＰＵ １がら出力されるスタート信号を計算用
ＣＰＵ５に与える。制御＃５ｂは計算用ＣＰＬＪ５が計
算処理を終了Ｃたとき出力される計算終了フラグを制御
用ｃｐｕｉに与える。さらに、制御用ｃｐｖｉと計算用
ＣＰＬＩ４と５には発振器６からり０ツク信号が与えら
れる。
用フラグを計算用ＣＰＬＩ４に与えるものである。 ｍ
１ｍ１ｌ１４ｂ ハ計算用ｃＰＵ４ｔｆｉ計稗処理’Ｉ
ｒＨ了したとき、計算用ＣＰＵ４がら出力される計算終
了フラグを制御用ＣＰＬＩ １に与える。制御線５ａは
制御用ＣＰＵ １がら出力されるスタート信号を計算用
ＣＰＵ５に与える。制御＃５ｂは計算用ＣＰＬＪ５が計
算処理を終了Ｃたとき出力される計算終了フラグを制御
用ｃｐｕｉに与える。さらに、制御用ｃｐｖｉと計算用
ＣＰＬＩ４と５には発振器６からり０ツク信号が与えら
れる。
第３図はこの発明の一実施例の動作を説明するためのフ
ロー図である。まず、第１図および第２図を會照して、
この発明の一実施例の動作について菌中に説明する。今
、成る１つのループの計算ルーチンＸを演算づる場合、
この計算ルーチンＸを△１．Ｂ１．Ｂ２．Ｃ１，Ｃ２，
Ｃ３，Ｄｌの各計算ルーチンに分けることができるもの
とする。
ロー図である。まず、第１図および第２図を會照して、
この発明の一実施例の動作について菌中に説明する。今
、成る１つのループの計算ルーチンＸを演算づる場合、
この計算ルーチンＸを△１．Ｂ１．Ｂ２．Ｃ１，Ｃ２，
Ｃ３，Ｄｌの各計算ルーチンに分けることができるもの
とする。
モして、計算ルーチンＢ１と８２．ＣＩとＣ２と０３は
同じサブルーチンを利用してできる計算であ・す、計算
ルーチンΔ１は計算ルーチンＢ１．Ｂ２、Ｃ１，０２，
Ｃ３，Ｄｌのそれぞれの計算に用いるためのデータを作
る処理ルーチンであり、処理ルーチンＡ１以外は相互に
平行して計算できるものとする。そして、計算用ＣＰＵ
４では計算ルーチンＢ１．Ｂ２．ＤＩの処理を行なうも
のとし、割算用ＣＰＵ５ては計算ルーチンＣ１，Ｃ２゜
Ｃ３のそれぞれの処理を行なうものとする。このために
、ＣＰＵ４に内蔵されるＲＯＭ４１には計算ルーチン８
１．Ｂ２．ＤＩを処理するためのプログラムが設定され
、ＲＯＭ５１には計算ルーチンＣＩ、Ｃ２，０３を処理
するためのプログラムが設定されでいるものとする。
同じサブルーチンを利用してできる計算であ・す、計算
ルーチンΔ１は計算ルーチンＢ１．Ｂ２、Ｃ１，０２，
Ｃ３，Ｄｌのそれぞれの計算に用いるためのデータを作
る処理ルーチンであり、処理ルーチンＡ１以外は相互に
平行して計算できるものとする。そして、計算用ＣＰＵ
４では計算ルーチンＢ１．Ｂ２．ＤＩの処理を行なうも
のとし、割算用ＣＰＵ５ては計算ルーチンＣ１，Ｃ２゜
Ｃ３のそれぞれの処理を行なうものとする。このために
、ＣＰＵ４に内蔵されるＲＯＭ４１には計算ルーチン８
１．Ｂ２．ＤＩを処理するためのプログラムが設定され
、ＲＯＭ５１には計算ルーチンＣＩ、Ｃ２，０３を処理
するためのプログラムが設定されでいるものとする。
制御用ＣＰＵ１はステップ（第２図ではＳＰと略称する
）１において、入出力ポート２から外部データを入力す
る。この外部データは前述の計算ルーチンＸを演算する
のに必要なデータである。
）１において、入出力ポート２から外部データを入力す
る。この外部データは前述の計算ルーチンＸを演算する
のに必要なデータである。
制御用ｃｐｕｉはステップ２において外部データに基づ
いて処理ルーチンＡ１の動作を実行し、計算ルーチン８
１．Ｂ２．Ｃ１，Ｃ２，Ｃ３，ＤＩのぞれぞれの計算に
必要なＹ−夕を作成する。そして、ステップ３において
、制御用ＣＰＵ １はポート２−７から制御線４ａを介
して計算用ＣＰＵ４に対してスタート信号を与える。同
時に、計算用ＣＰＵＩはデータバス３を介して、まずこ
れから何個のデータを送るかという数のデータを計算用
ＣＰＵ４に送る０次に、制御用ＣＰＵ１は、計算用ＣＰ
Ｕ４のＲＯＭ４１に複数の計算ルーチンが記憶されてい
るので、そのいずれの計算ルーチンを指定するデータ（
ここでは計算ルーチンＢ１を指定する）を出力し、ざら
に実際の計算に必要なデータを送る。同様にして、制御
用ＣＰＵ １は計算用ＣＰＬＪ５に対しても制御線４ａ
を介してスタート信号を与え、データバス３を介してデ
ータのａｌ＊と計算ルーチンを指定するデータと実際の
計算に必要なデータを順次与える。この場合、計算用Ｃ
ＰＵ５には計算ルーチンＣ１が指定される。
いて処理ルーチンＡ１の動作を実行し、計算ルーチン８
１．Ｂ２．Ｃ１，Ｃ２，Ｃ３，ＤＩのぞれぞれの計算に
必要なＹ−夕を作成する。そして、ステップ３において
、制御用ＣＰＵ １はポート２−７から制御線４ａを介
して計算用ＣＰＵ４に対してスタート信号を与える。同
時に、計算用ＣＰＵＩはデータバス３を介して、まずこ
れから何個のデータを送るかという数のデータを計算用
ＣＰＵ４に送る０次に、制御用ＣＰＵ１は、計算用ＣＰ
Ｕ４のＲＯＭ４１に複数の計算ルーチンが記憶されてい
るので、そのいずれの計算ルーチンを指定するデータ（
ここでは計算ルーチンＢ１を指定する）を出力し、ざら
に実際の計算に必要なデータを送る。同様にして、制御
用ＣＰＵ １は計算用ＣＰＬＪ５に対しても制御線４ａ
を介してスタート信号を与え、データバス３を介してデ
ータのａｌ＊と計算ルーチンを指定するデータと実際の
計算に必要なデータを順次与える。この場合、計算用Ｃ
ＰＵ５には計算ルーチンＣ１が指定される。
計算用ＣＰＵ４および５は制御用ｃｐｕｉから与えられ
たスタート信号およびデータに応じて計算ルーチン８１
．ＣＩのそれぞれの演算を開始する。そして、制御用Ｃ
ρＵ１はステップ４において計算用ＣＰＬＪ４の計算が
終了したか否かを判別する。この判別は計田用ＣＰＵ４
から制御線４ｂを介して与えられる計算終了フラグがセ
ットされたか否かに基づいて行なわれる。計算用ＣＰｔ
Ｊ４が計算を終了していなければ、ステップ５において
計算用ＣＰＵ５の計算が終了したか否かを判別する。こ
の判断も同様にして計算用ＣＰＬＩ５から制御１１１！
１０を介して与えられる計算終了フラグがセットされた
か否かに基づいて行なわれる。計算用ＣＰ ＬＪ ５が
計算を終了していなければ、ステップ６において計算′
がすべで終了したか否かを判別する。終了していなけれ
ば再びステップ４に戻る。
たスタート信号およびデータに応じて計算ルーチン８１
．ＣＩのそれぞれの演算を開始する。そして、制御用Ｃ
ρＵ１はステップ４において計算用ＣＰＬＪ４の計算が
終了したか否かを判別する。この判別は計田用ＣＰＵ４
から制御線４ｂを介して与えられる計算終了フラグがセ
ットされたか否かに基づいて行なわれる。計算用ＣＰｔ
Ｊ４が計算を終了していなければ、ステップ５において
計算用ＣＰＵ５の計算が終了したか否かを判別する。こ
の判断も同様にして計算用ＣＰＬＩ５から制御１１１！
１０を介して与えられる計算終了フラグがセットされた
か否かに基づいて行なわれる。計算用ＣＰ ＬＪ ５が
計算を終了していなければ、ステップ６において計算′
がすべで終了したか否かを判別する。終了していなけれ
ば再びステップ４に戻る。
計算用ＣＰＬＪ４は計算ルーチンＢ１の処理を終えると
、制御線４ｂを介して計算終了フラグを制御用ＣＰＵ１
に与える。制御用ＣＰＬＪ１は計算終了フラグが与えら
れるとステップ４において計算用ＣＰＵ４の計算が終了
したことを判別する。そして、ステップ７において計算
用ｃＰＵ４がらデータバス３を介して与えられる計算結
果データを受取り、次の計算ルーチンＢ２を実行するた
めの指示を計算用ＣＰＵ４に与える。応じて、計算用Ｃ
ＰＬＪ４は計算ルーチンＢ２の処理を行なう。
、制御線４ｂを介して計算終了フラグを制御用ＣＰＵ１
に与える。制御用ＣＰＬＪ１は計算終了フラグが与えら
れるとステップ４において計算用ＣＰＵ４の計算が終了
したことを判別する。そして、ステップ７において計算
用ｃＰＵ４がらデータバス３を介して与えられる計算結
果データを受取り、次の計算ルーチンＢ２を実行するた
めの指示を計算用ＣＰＵ４に与える。応じて、計算用Ｃ
ＰＬＪ４は計算ルーチンＢ２の処理を行なう。
一方、計算用ＣＰＬＪ５が計算ルーチンｃ１の処理を轄
えると、制御線５ｂを介して計算終了フラグをｔｕｅｍ
ｃｐｕ ｉ ニ’与エル。制御用ｃＰＵ１は計算用ＣＰ
ＬＪ５から計算終了フラグが与えられると、ステップ５
において計算用ＣＰＬＪ５がらデータバス３を介して出
力される計算結果データを受取り、続いて計算ルーチン
Ｃ２を処理するための指示を計算用ＣＰＵ５に与える。
えると、制御線５ｂを介して計算終了フラグをｔｕｅｍ
ｃｐｕ ｉ ニ’与エル。制御用ｃＰＵ１は計算用ＣＰ
ＬＪ５から計算終了フラグが与えられると、ステップ５
において計算用ＣＰＬＪ５がらデータバス３を介して出
力される計算結果データを受取り、続いて計算ルーチン
Ｃ２を処理するための指示を計算用ＣＰＵ５に与える。
このようにして、一連の動作を繰り返し行なう。
制御用ＣＰＵ１は計算用ＣＰＵ４が計算ルーチンＤ１の
ｒ８１１を終了しかつ計算用ＣＰｕ５が計算ルーチンＣ
３の処理を終えると、ステップ６において計算をすべて
終了したものと判別する。そして、ステップ９において
各計算ルーチンの計算結果データを１珊し、入出力ポー
ト２を介してｌＩｌ！したデータを外部に出力する。
ｒ８１１を終了しかつ計算用ＣＰｕ５が計算ルーチンＣ
３の処理を終えると、ステップ６において計算をすべて
終了したものと判別する。そして、ステップ９において
各計算ルーチンの計算結果データを１珊し、入出力ポー
ト２を介してｌＩｌ！したデータを外部に出力する。
このようにして、計算用ＣＰＵ４および５はそれぞれ別
の計算ルーチンに基づく演算を平行して行なうことがで
き、これを制御用ＣＰＬＪ１が制御することができる。
の計算ルーチンに基づく演算を平行して行なうことがで
き、これを制御用ＣＰＬＪ１が制御することができる。
ところで、このようなマルチＣＰｔＪシステムでは、籾
−用ｃｐｕ ｉと計算用ＣＰＵ４，５との閏でのデータ
転送を＾遼でかつ確実に行なうことが要求される。以下
に、これを実理化するためのこの発明の特徴について、
インテル８０４９で６ＭＨｚのクロック信号を用いた場
合について説明する。
−用ｃｐｕ ｉと計算用ＣＰＵ４，５との閏でのデータ
転送を＾遼でかつ確実に行なうことが要求される。以下
に、これを実理化するためのこの発明の特徴について、
インテル８０４９で６ＭＨｚのクロック信号を用いた場
合について説明する。
第４？！！は制−用ｃｐｕｉの動作プログラムを示す図
であり、第５１！ｌは計算用ＣＰＬＪ４．５のそれぞれ
の動作プログラムを示す図であり、ＩＦＩ６ＷＪは第４
図および第５図に示したプログラムに基づいて処理管な
った場合のタイミング図である。
であり、第５１！ｌは計算用ＣＰＬＪ４．５のそれぞれ
の動作プログラムを示す図であり、ＩＦＩ６ＷＪは第４
図および第５図に示したプログラムに基づいて処理管な
った場合のタイミング図である。
まず、第４１！ｌを参照して、この第４図に示すプログ
ラムは制−用ＣＰｔＪ１のＲＯＭ１４に内蔵されるもの
である。まず、制御用ＣＰＵ１は命令ＭＯＶ Ｒ１，
＃２０ＨにおいＴ、レジスタ１１に番地２０Ｈｆセツト
する。これはＲＡＭ１３の２０Ｈ番地から順次データを
転送するための命令であるｅこの命令の処１ｕ！時−は
５．ＱＩＩｇ＠ｑである。
ラムは制−用ＣＰｔＪ１のＲＯＭ１４に内蔵されるもの
である。まず、制御用ＣＰＵ１は命令ＭＯＶ Ｒ１，
＃２０ＨにおいＴ、レジスタ１１に番地２０Ｈｆセツト
する。これはＲＡＭ１３の２０Ｈ番地から順次データを
転送するための命令であるｅこの命令の処１ｕ！時−は
５．ＱＩＩｇ＠ｑである。
次に、制御用ｃｐｕｉは命令ＭＯＶ Ｒ２，１１０Ｈ
に基づいてレジスタ１２に１０８をセットする。これは
レジスタ１１にセットされたＲＡＭ１３の番地からｌ０
Ｈ−のデータを転送することを表わす命令である。この
命令を処理する時間は５０μｓｅｃである。続いて、制
御用ｃｐｕｉは命令ＡＮＬ Ｒ２，＃７ＦＨに基づい
てポート２−７をローレベルにする。これはスタート用
フラグを表わす命令であり、このスタート用フラグは桐
−纏４ａを介して制御用ＣＰＵ１から計算用ＣＰＵ４に
与えられる。なお、この命令の処理時間もまた５、０μ
ｓｅｃである。
に基づいてレジスタ１２に１０８をセットする。これは
レジスタ１１にセットされたＲＡＭ１３の番地からｌ０
Ｈ−のデータを転送することを表わす命令である。この
命令を処理する時間は５０μｓｅｃである。続いて、制
御用ｃｐｕｉは命令ＡＮＬ Ｒ２，＃７ＦＨに基づい
てポート２−７をローレベルにする。これはスタート用
フラグを表わす命令であり、このスタート用フラグは桐
−纏４ａを介して制御用ＣＰＵ１から計算用ＣＰＵ４に
与えられる。なお、この命令の処理時間もまた５、０μ
ｓｅｃである。
さらに、制御用ｃｐｕ ｉは命令ＭＯＶＡ、Ｒ２に基づ
いてレジスタ１２の内容をアキュムレータ１０にストア
する。この命令の処理時閣は２゜５μｓｅｃである。そ
して、制御用ｃｐｕｉは命令ＯＵ’ｌ’Ｌ Ｐｌ、Ａ
に基づいて、データバス３を介して７キユムレータの内
容を計算用ＣＰＵ４に送出する。すなわち、制御用ＣＰ
Ｕ １からｉｔ ｗ用ＣＩ） ＩＪ ４に転送データ数
が送られろうこの命令の処理時間は５．０μｓｅｃであ
る。
いてレジスタ１２の内容をアキュムレータ１０にストア
する。この命令の処理時閣は２゜５μｓｅｃである。そ
して、制御用ｃｐｕｉは命令ＯＵ’ｌ’Ｌ Ｐｌ、Ａ
に基づいて、データバス３を介して７キユムレータの内
容を計算用ＣＰＵ４に送出する。すなわち、制御用ＣＰ
Ｕ １からｉｔ ｗ用ＣＩ） ＩＪ ４に転送データ数
が送られろうこの命令の処理時間は５．０μｓｅｃであ
る。
−ｈ１針篩用ＣＰＵ４のＲＯＭ ４４には第５図に示す
プログラムが内蔵されている。なお、計算用ＣＰＬＪ４
には、ＩＩＩＩＩＩｌ用ｃｐｕ ｉと同一のクロック信
号が与えられ番でいるため、最初に命令を実行するタイ
ミングはほぼ同一であるが、実際にはそれぞれの内部で
クロック信号を分局しているので、わずかにずれｔいる
。
プログラムが内蔵されている。なお、計算用ＣＰＬＪ４
には、ＩＩＩＩＩＩｌ用ｃｐｕ ｉと同一のクロック信
号が与えられ番でいるため、最初に命令を実行するタイ
ミングはほぼ同一であるが、実際にはそれぞれの内部で
クロック信号を分局しているので、わずかにずれｔいる
。
計算１１ｃＰＵ４は命令ＪＴＯ，ＹＹに纏づいて制御線
７からスタート用フラグが送られてきたか否かをジャッ
ジする。この命命の処理時間は５゜０μｓｅｃである。
７からスタート用フラグが送られてきたか否かをジャッ
ジする。この命命の処理時間は５゜０μｓｅｃである。
なお、計算用ＣＰＬＩ４は３、スタート用フラグが送ら
れてくるまで命令ＪＴＯＹＹを繰り返し実行する。その
後、計算用ＣＰＬＪ４は命令ＭＯＶ Ｒ１，＃３０Ｈ
に基づいてレジスタ４１に番地３０Ｈをセットする。こ
の命令は制御用ＣＰＬ１１から転送されたデータをＲＡ
Ｍ４３の３０Ｈ番地から順次記憶するためのものである
。
れてくるまで命令ＪＴＯＹＹを繰り返し実行する。その
後、計算用ＣＰＬＪ４は命令ＭＯＶ Ｒ１，＃３０Ｈ
に基づいてレジスタ４１に番地３０Ｈをセットする。こ
の命令は制御用ＣＰＬ１１から転送されたデータをＲＡ
Ｍ４３の３０Ｈ番地から順次記憶するためのものである
。
そして、この命令の！［１ｍ！時圀は５．０μｓｅｃで
ある。続いて、計算用ＣＰ Ｕ ４は命令！Ｎ、６．．
ｐ１においてデータバス３を介して与えられた内容を７
キユムレータにストアする。この命令の処理時間もまた
５、０μｓｅｃである。さらに、計算用ＣＰＵ１ｔ命令
ＭＯＶ Ｒ２，Ａｋ：おイテアキュムレータの内容を
レジスタ４２にストアする。この命令は制御用ＣＰＵＩ
から送られてきた最初のデータをレジスタ４２にストア
するためのものであり、最初のデータとは制御用ｃｐｕ
ｉから転送されるデータ数である。
ある。続いて、計算用ＣＰ Ｕ ４は命令！Ｎ、６．．
ｐ１においてデータバス３を介して与えられた内容を７
キユムレータにストアする。この命令の処理時間もまた
５、０μｓｅｃである。さらに、計算用ＣＰＵ１ｔ命令
ＭＯＶ Ｒ２，Ａｋ：おイテアキュムレータの内容を
レジスタ４２にストアする。この命令は制御用ＣＰＵＩ
から送られてきた最初のデータをレジスタ４２にストア
するためのものであり、最初のデータとは制御用ｃｐｕ
ｉから転送されるデータ数である。
このように、制御用ｃｐｕｉはスタート用フラグを出し
てから２．５μｓｅｃ ｍにデータを転送し、計算用Ｃ
ＰＵ４はスタート用フラグを読取った慢、５．０ｔｔＳ
ｅｃＩＩ＆にデータの跣取りを開始するよ）にしている
、そして、Ｉｌｌ ＩＩＩ用ＣＰＵ１はアキュムＬＩ−
夕の内容をデータバスに出力した慢、命令ＮＯＰを３目
処ｌｆ！する。このＮＯＰの処理時間は２゜５μｓｅｃ
’ｃ’ある。すなわら、７．５μ５ｅｃＷＡｆｆｆｌの
間は、制御用ＣＰ ＬＪ １は何ら処理を行なわない。
てから２．５μｓｅｃ ｍにデータを転送し、計算用Ｃ
ＰＵ４はスタート用フラグを読取った慢、５．０ｔｔＳ
ｅｃＩＩ＆にデータの跣取りを開始するよ）にしている
、そして、Ｉｌｌ ＩＩＩ用ＣＰＵ１はアキュムＬＩ−
夕の内容をデータバスに出力した慢、命令ＮＯＰを３目
処ｌｆ！する。このＮＯＰの処理時間は２゜５μｓｅｃ
’ｃ’ある。すなわら、７．５μ５ｅｃＷＡｆｆｆｌの
間は、制御用ＣＰ ＬＪ １は何ら処理を行なわない。
このようにＮＯＰを３回処Ｉ！！！づるのは、第６図か
ら明らかなように、−ｆｉｌｌ用ＣＰ ｌ−１１がデー
タを出力しＴから計算用ＣＰ ＬＪ ４がそのデータを
読込むまでの実行時間を同じにしかつタイミングを合わ
せてデータ転送を確実にするためである。すなわち、ｊ
！際には、制御用ｃｐｕｉは命令ＡＮＬ ｒ’２、ａ
７ＦＨに基づいてこの命令の優生にスタート用フラグを
出力する。一方、計算用ＣＰＵ４は命令ＪＴＯＹＹ＆：
Ｊｌづいて、この命令の前半でスタート用フラグを読込
む。したがって、もし仮にｌｌＪｌｌｍｃＰＵｌがスタ
ート用フラグを出力してからすぐに計算用ＣＰＬＪ４が
フラグを読込んだ場合、制御用ｃ ｐ ｕ ｉがデータ
を出りしてから計算用ＣＰｔＪ４がデータを読込むまで
の時間は、命令ＭＯＶ Ａ、Ｒ２とＭＯＶ Ｒ１，
＃３０１−１（Ｆ）差が２．５μｓであり、命令ＡＮＬ
Ｒ２，＃７ＦＨの慢半と命令ＪＴＯＹＹの前半との
差が約２．５μｓとなる。したがって、両者の時間差は
約５．０μＳｅＣとなる。さらに、制御用ＣＰＬＪ１と
計算用ＣＰＬＪ４Ｇ−は、それぞれ発振Ｗ６から同一の
クロック信号が与えられているが、それぞれの内７部で
クロックＦ！＠を分局している間係上周期が一致してい
ない、このため、制御用ＣＰＬ１１がスタート用フラグ
を出してかβ計算用ＣＰｕ４が゛スタート用フラグを読
取る才で最大５．０μｓｅｃだけ時開がかかる可峻性は
ある。また、ｖｉａ用ＣＰＬ１１が次のデータを出力す
るまでの時間は、１５．０μｓｅｃである。したがって
、制御用ｃｐｕ１がデータを出力してから計算用ＣＰＵ
４がデータを読込むまでの時間として約５．０μ’ｓｅ
ｃ＋α（αはＯから５．０μｓｅｃのＩＩ）であるから
マージンが充分に補償され、信領性のあるデータ転送が
可能となる。このために、前述の命令ＮＯＰを３回処理
して、７，５μｓｅｃ経過俵に次の命令を実行するよう
にしたものである。
ら明らかなように、−ｆｉｌｌ用ＣＰ ｌ−１１がデー
タを出力しＴから計算用ＣＰ ＬＪ ４がそのデータを
読込むまでの実行時間を同じにしかつタイミングを合わ
せてデータ転送を確実にするためである。すなわち、ｊ
！際には、制御用ｃｐｕｉは命令ＡＮＬ ｒ’２、ａ
７ＦＨに基づいてこの命令の優生にスタート用フラグを
出力する。一方、計算用ＣＰＵ４は命令ＪＴＯＹＹ＆：
Ｊｌづいて、この命令の前半でスタート用フラグを読込
む。したがって、もし仮にｌｌＪｌｌｍｃＰＵｌがスタ
ート用フラグを出力してからすぐに計算用ＣＰＬＪ４が
フラグを読込んだ場合、制御用ｃ ｐ ｕ ｉがデータ
を出りしてから計算用ＣＰｔＪ４がデータを読込むまで
の時間は、命令ＭＯＶ Ａ、Ｒ２とＭＯＶ Ｒ１，
＃３０１−１（Ｆ）差が２．５μｓであり、命令ＡＮＬ
Ｒ２，＃７ＦＨの慢半と命令ＪＴＯＹＹの前半との
差が約２．５μｓとなる。したがって、両者の時間差は
約５．０μＳｅＣとなる。さらに、制御用ＣＰＬＪ１と
計算用ＣＰＬＪ４Ｇ−は、それぞれ発振Ｗ６から同一の
クロック信号が与えられているが、それぞれの内７部で
クロックＦ！＠を分局している間係上周期が一致してい
ない、このため、制御用ＣＰＬ１１がスタート用フラグ
を出してかβ計算用ＣＰｕ４が゛スタート用フラグを読
取る才で最大５．０μｓｅｃだけ時開がかかる可峻性は
ある。また、ｖｉａ用ＣＰＬ１１が次のデータを出力す
るまでの時間は、１５．０μｓｅｃである。したがって
、制御用ｃｐｕ１がデータを出力してから計算用ＣＰＵ
４がデータを読込むまでの時間として約５．０μ’ｓｅ
ｃ＋α（αはＯから５．０μｓｅｃのＩＩ）であるから
マージンが充分に補償され、信領性のあるデータ転送が
可能となる。このために、前述の命令ＮＯＰを３回処理
して、７，５μｓｅｃ経過俵に次の命令を実行するよう
にしたものである。
そして、制御用ＣＰＵ１は前述の命令ＮＯＰを３回処理
した後、命令〜ＩＯＶ Ａ、＠Ｒ１に基づいてＲＡＭ
１３のデータをアキュームレータ１０にストアする。以
下、制御用ｃｐｕｉから出力されたデータが４稗用ＣＰ
ＬＩ４に与えられて処理が行なわれる。
した後、命令〜ＩＯＶ Ａ、＠Ｒ１に基づいてＲＡＭ
１３のデータをアキュームレータ１０にストアする。以
下、制御用ｃｐｕｉから出力されたデータが４稗用ＣＰ
ＬＩ４に与えられて処理が行なわれる。
このように、制御用ＣＰＵ１と計算用ＣＰＬ１４に同一
のクロック信号を与えかつ制御用ｃｐｕｉのデータを転
送する間隔と、計算用ＣＰＵ４のデータ読込み間隔の実
行時間を同じに葦るようにしているため、両者のスター
ト時におけるタイミンクを合わせておけば、長いデータ
を処理する場合であっても途中でずれることなく高速か
つ信頼性の高いデータ転送を実現化することができる。
のクロック信号を与えかつ制御用ｃｐｕｉのデータを転
送する間隔と、計算用ＣＰＵ４のデータ読込み間隔の実
行時間を同じに葦るようにしているため、両者のスター
ト時におけるタイミンクを合わせておけば、長いデータ
を処理する場合であっても途中でずれることなく高速か
つ信頼性の高いデータ転送を実現化することができる。
この際、クロック信号として精度の低いものであっても
、制御用ＣＰＵ１お、よび計算用ＣＰＬＪ４が正常に動
作し得る範囲内であれば、データ転送の信頼性には全く
影響を与えることはない。
、制御用ＣＰＵ１お、よび計算用ＣＰＬＪ４が正常に動
作し得る範囲内であれば、データ転送の信頼性には全く
影響を与えることはない。
以上のように、この発明によれば、複数のプロセッサ手
段に同一のクロック信号を与えかつデータを転送する転
送間隔とそのｆ−夕を読込む間隔との実行時間を同じに
することによって、長いデータを転送する場合であって
も高速かつ信頼性の高いデータ転送東可能にすることが
できる。また、複数のプロセッサ手段のうちのいずれか
１つに演算を行なわせるためのプログラムを内蔵してお
き、他の複数のプロセッサ手段に幾ＷＪＷＩかの演算を
行なうための同一のプログラムを内蔵しておけば、１つ
のプロセッサ手段から他のプロセッサ手段にデータを与
えて複数の演滓を並列的に行なうことができる。したが
って、複数のプロセッサ手段として（特に計算用ＣＰＵ
として）１チツプマイクロコンピユータを用いるように
すれば、同一のプログラムをマスク化することができ、
量産化に適しシステムを資優にすることができる。特に
、この発明によるマルチプロセッサシステムは、汎用の
科学技術用コンピュータというより専用の科学技術計算
用あるいはご＜ｗａｔｔの少ない科学技術用の計算Ｖ４
１Ｉ！に最適である。
段に同一のクロック信号を与えかつデータを転送する転
送間隔とそのｆ−夕を読込む間隔との実行時間を同じに
することによって、長いデータを転送する場合であって
も高速かつ信頼性の高いデータ転送東可能にすることが
できる。また、複数のプロセッサ手段のうちのいずれか
１つに演算を行なわせるためのプログラムを内蔵してお
き、他の複数のプロセッサ手段に幾ＷＪＷＩかの演算を
行なうための同一のプログラムを内蔵しておけば、１つ
のプロセッサ手段から他のプロセッサ手段にデータを与
えて複数の演滓を並列的に行なうことができる。したが
って、複数のプロセッサ手段として（特に計算用ＣＰＵ
として）１チツプマイクロコンピユータを用いるように
すれば、同一のプログラムをマスク化することができ、
量産化に適しシステムを資優にすることができる。特に
、この発明によるマルチプロセッサシステムは、汎用の
科学技術用コンピュータというより専用の科学技術計算
用あるいはご＜ｗａｔｔの少ない科学技術用の計算Ｖ４
１Ｉ！に最適である。
第１図は従来のパイプライン方式と称される処理システ
ムを示す図である。第２図はこの発明の一実施例のブロ
ック図である。１１１３図はこの発明の具体的な動作を
説明するためのフロー図Ｃある。 第４１％ｌｌはＩＩＪＩＩｌ用ＣＰＵに内蔵されるプロ
グラムを示す図である。第５１１は計算用ＣＰＵに内蔵
されるプログラムを示す図である。第６図は第４図およ
び第５図゛に示すプログラムに基づく動作を説明するた
めのタイミング図である。 図において、１は制御用ｃｐｕ、ｉｉ、１２はレジスタ
、１３はＲＡＭ、１４はＲＯＭ、２は入出力ボート、３
はデータバス、４，５は計算用ＣＰＵ、１０．４０．５
０はアキュムレータ、４１゜４２．５１．５２はレジス
タ、４３．５３はＲＡＭ、４４．５４はＲＯＭ、６は発
振器を示す。 手続補正− 昭和５７年１月２７日 特許庁長官殿 １、事件の表示 昭和５６年特許願第 ２０５９４５ Ｍ２、発明の名
称 マルチプロセッサシステム ３、補正をする者 事件との関係 特許出願人 住所 京都府京都市東山区福稲上＾松町６０番地ニン
テンドウ 名称 任天堂 株式会社 ヤマウチ ヒロシ 代表者山内 博 ４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル自発補正 ６、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
― ７、補正の内容 （１） 明細−の特許請求の範囲を別紙のとおり。 （２） 明細書第６真第２０行ないし第７真第４行の丁
１１１２の発明では・・・構成したものである。」を下
記の文章に訂正する。 記 第２の発明では、いずれかのＣＰｔＪは他のＣＰＬＩに
演算処理を行なわせるためのプログラムを内蔵していて
かつ他のＣＰＵはそれぞれ複数の演算処理を行なうため
のプログラムを内蔵していて、いずれかのＣＰＵは内蔵
しているプログラムに基づいて他のＣＰＵに所定の演算
処理を実行させることができるように構成したものであ
る。 （３） 明細書第１２員第１５行を下記の文章に訂正す
る。 と、ステップ５において計算用ＣＰＵ５の計算が終了し
たことを判別する。そして、ステップ８において計算用
ＣＰＬ、１５からデー （４） 明細書第１８真第１３行および第１４行を下記
の文章に訂正する。 記 ＰＵｌが次のデータを出力するまでの時間は、命令０Ｕ
ＴＬ Ｐｌ、Ａｊ５Ｊ：［７ＮＯＰ！３回出力するま
での合計時間すなわち１５．０μｓｅｃである。 したがって、制御用ＣＰＬＩ （５） 明細書第１９員第２行ないし第７行を下記の文
章に訂正する。 記 そして、制御用ｃｐｕｉは前述の命令ＮＯＰを３回処理
した後、命令ＭＯＶ Ａ、＠Ｒ１に基づいてＲＡＭ１
３のデータを７キユムレータ１０に１１１ ストアする。その俵、命令０ＬＩＴＬ Ｐｌ、Ａを実
行してアキュムレータ１０の内容を出力する。 さらに、命令ＩＮＣＲ１を実行してレジスター１の内容
を１だけインクリメントすなわちＲＡＭ１３の番地を１
つだけ進める。そして、命令ＤＪＮＺ Ｒ２，ＸＸを
実行し、レジスタ１２の内容を１だけデクリメントし、
このレジスタ１２の内容がＯでなければｘ×ヘジャンプ
する。これは、データを１つ転送するごとにレジスタ１
２の内容を減算することを意味し、すべてのデータ１な
わち１０個のデータを転送する才でこの動作を練り返す
。そして、データを１０個転送したならば、命令ＯＲＬ
Ｒ２，＃Ｘ８０Ｈを実行する。すなわち、ポート２
−７をＨレベルにしてスタート用フラグを元に戻す、こ
れによって制御用ＣＰＬ１１は一連の動作を終了する。 一方、計算用ＣＰＵ４は制御用ＣＰＵ１からのデータを
受取るために、命令ＩＮ Ａ、Ｐｌを実行する。そし
て、制御用ＣＰＵ１から出力されたデータをアキュムレ
ータ４０にストアする。その後、命令ＭＯＶ ＠Ｒ１
，Ａを実行し、アキュムレータ４０の内容をレジスタ４
１で指定されるＲＡＭ４３のアドレスに、受取ったデー
タをストアする。そして、計算用ＣＰＵ４は命令ＩＮＣ
Ｒ１を実行し、レジスタ４１の内容を１だけインクリメ
ントする。すなわち、ＲＡＭ４３のアドレスを１だけ進
める。さらに、計算用ＣＰＵ４は命令ＤＪＮＺ Ｒ２
，ＺＺを実行する。すなわち、計算用ＣＰＵ４はレジス
タ４２を１だけデクリメントし、０でなければＺｚヘジ
ャンプする。すなわら、計算用ＣＰＵ４は制御用ＣＰＵ
１から指定されたデータの数だけ読込むために、上述の
命令■ＮＡ、Ｐ１なイシ命令ＤＪＮＺ Ｒ２，ＺＺｔ
ｒ繰り返し実行して一連の動作を終了する、。 以上 ２、特許請求の範囲 （１） それぞれがデータバスと制御線とによって接続
された複数のプロセッサ手段、および前記複数のプロセ
ッサ手段に共通的にクロック信号を与えるクロック信号
発生手段を備え、前記複数のプロセッサ手段のいずれか
から前記データバスを介して他のプロセッサ手段にデー
タを転送する転送間隔の時間と、前記他のプロセッサ手
段の前記データを読込む間隔の実行時間とを同じにして
、前記いずれかのプロセッサ手段から前記制御−を介し
て前記データの読込み開始を表わす信号を前記他のプロ
セッサ手段に与えるようにした、マルチプロセッサシス
テム。 （２） それぞれがデータバスと制御線とによって接続
された複数のプロセッサ手段、および前記複数のプロセ
ッサ手段に共通的にクロック信号を与えるクロック信号
発生手段を備え、前記複数のプロセッサ手段のいずれか
は、他のプロセッサ手段に演算処理を行なわせるための
プ番 −だ
の ロサ手段は前記複数の演算処理のいずれかを
他のプロセッサ手段で実行させるためのデータを、前記
データバスを介して当該他のプロセッサ手段に与え、か
つ前記制御線を介して当該演算処理の実行を指令するた
めの信号を当該他のプロセッサ手段に与えるようにした
、マルチプロセッサシステム。 （３） 前記他のプロセッサ手段は、前記演算処理の実
行を終了したとき、前記制御線を介して終了信号を前記
いずれかのプロセッサ手段に与え、前記いずれかのプロ
セッサ手段は、前記終了信号が与えられたことに応じて
、前記他のプロセッサ手段から演算結果のデータを受取
り、その後前記複数の演算処理の他のいずれかを前記他
のプロセッサ手段で実行さるようにした、特許請求の範
囲第２項記載のマルチプロセッサシステム。
ムを示す図である。第２図はこの発明の一実施例のブロ
ック図である。１１１３図はこの発明の具体的な動作を
説明するためのフロー図Ｃある。 第４１％ｌｌはＩＩＪＩＩｌ用ＣＰＵに内蔵されるプロ
グラムを示す図である。第５１１は計算用ＣＰＵに内蔵
されるプログラムを示す図である。第６図は第４図およ
び第５図゛に示すプログラムに基づく動作を説明するた
めのタイミング図である。 図において、１は制御用ｃｐｕ、ｉｉ、１２はレジスタ
、１３はＲＡＭ、１４はＲＯＭ、２は入出力ボート、３
はデータバス、４，５は計算用ＣＰＵ、１０．４０．５
０はアキュムレータ、４１゜４２．５１．５２はレジス
タ、４３．５３はＲＡＭ、４４．５４はＲＯＭ、６は発
振器を示す。 手続補正− 昭和５７年１月２７日 特許庁長官殿 １、事件の表示 昭和５６年特許願第 ２０５９４５ Ｍ２、発明の名
称 マルチプロセッサシステム ３、補正をする者 事件との関係 特許出願人 住所 京都府京都市東山区福稲上＾松町６０番地ニン
テンドウ 名称 任天堂 株式会社 ヤマウチ ヒロシ 代表者山内 博 ４、代理人 住 所 大阪市北区天神橋２丁目３番９号 八千代第一
ビル自発補正 ６、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
― ７、補正の内容 （１） 明細−の特許請求の範囲を別紙のとおり。 （２） 明細書第６真第２０行ないし第７真第４行の丁
１１１２の発明では・・・構成したものである。」を下
記の文章に訂正する。 記 第２の発明では、いずれかのＣＰｔＪは他のＣＰＬＩに
演算処理を行なわせるためのプログラムを内蔵していて
かつ他のＣＰＵはそれぞれ複数の演算処理を行なうため
のプログラムを内蔵していて、いずれかのＣＰＵは内蔵
しているプログラムに基づいて他のＣＰＵに所定の演算
処理を実行させることができるように構成したものであ
る。 （３） 明細書第１２員第１５行を下記の文章に訂正す
る。 と、ステップ５において計算用ＣＰＵ５の計算が終了し
たことを判別する。そして、ステップ８において計算用
ＣＰＬ、１５からデー （４） 明細書第１８真第１３行および第１４行を下記
の文章に訂正する。 記 ＰＵｌが次のデータを出力するまでの時間は、命令０Ｕ
ＴＬ Ｐｌ、Ａｊ５Ｊ：［７ＮＯＰ！３回出力するま
での合計時間すなわち１５．０μｓｅｃである。 したがって、制御用ＣＰＬＩ （５） 明細書第１９員第２行ないし第７行を下記の文
章に訂正する。 記 そして、制御用ｃｐｕｉは前述の命令ＮＯＰを３回処理
した後、命令ＭＯＶ Ａ、＠Ｒ１に基づいてＲＡＭ１
３のデータを７キユムレータ１０に１１１ ストアする。その俵、命令０ＬＩＴＬ Ｐｌ、Ａを実
行してアキュムレータ１０の内容を出力する。 さらに、命令ＩＮＣＲ１を実行してレジスター１の内容
を１だけインクリメントすなわちＲＡＭ１３の番地を１
つだけ進める。そして、命令ＤＪＮＺ Ｒ２，ＸＸを
実行し、レジスタ１２の内容を１だけデクリメントし、
このレジスタ１２の内容がＯでなければｘ×ヘジャンプ
する。これは、データを１つ転送するごとにレジスタ１
２の内容を減算することを意味し、すべてのデータ１な
わち１０個のデータを転送する才でこの動作を練り返す
。そして、データを１０個転送したならば、命令ＯＲＬ
Ｒ２，＃Ｘ８０Ｈを実行する。すなわち、ポート２
−７をＨレベルにしてスタート用フラグを元に戻す、こ
れによって制御用ＣＰＬ１１は一連の動作を終了する。 一方、計算用ＣＰＵ４は制御用ＣＰＵ１からのデータを
受取るために、命令ＩＮ Ａ、Ｐｌを実行する。そし
て、制御用ＣＰＵ１から出力されたデータをアキュムレ
ータ４０にストアする。その後、命令ＭＯＶ ＠Ｒ１
，Ａを実行し、アキュムレータ４０の内容をレジスタ４
１で指定されるＲＡＭ４３のアドレスに、受取ったデー
タをストアする。そして、計算用ＣＰＵ４は命令ＩＮＣ
Ｒ１を実行し、レジスタ４１の内容を１だけインクリメ
ントする。すなわち、ＲＡＭ４３のアドレスを１だけ進
める。さらに、計算用ＣＰＵ４は命令ＤＪＮＺ Ｒ２
，ＺＺを実行する。すなわち、計算用ＣＰＵ４はレジス
タ４２を１だけデクリメントし、０でなければＺｚヘジ
ャンプする。すなわら、計算用ＣＰＵ４は制御用ＣＰＵ
１から指定されたデータの数だけ読込むために、上述の
命令■ＮＡ、Ｐ１なイシ命令ＤＪＮＺ Ｒ２，ＺＺｔ
ｒ繰り返し実行して一連の動作を終了する、。 以上 ２、特許請求の範囲 （１） それぞれがデータバスと制御線とによって接続
された複数のプロセッサ手段、および前記複数のプロセ
ッサ手段に共通的にクロック信号を与えるクロック信号
発生手段を備え、前記複数のプロセッサ手段のいずれか
から前記データバスを介して他のプロセッサ手段にデー
タを転送する転送間隔の時間と、前記他のプロセッサ手
段の前記データを読込む間隔の実行時間とを同じにして
、前記いずれかのプロセッサ手段から前記制御−を介し
て前記データの読込み開始を表わす信号を前記他のプロ
セッサ手段に与えるようにした、マルチプロセッサシス
テム。 （２） それぞれがデータバスと制御線とによって接続
された複数のプロセッサ手段、および前記複数のプロセ
ッサ手段に共通的にクロック信号を与えるクロック信号
発生手段を備え、前記複数のプロセッサ手段のいずれか
は、他のプロセッサ手段に演算処理を行なわせるための
プ番 −だ
の ロサ手段は前記複数の演算処理のいずれかを
他のプロセッサ手段で実行させるためのデータを、前記
データバスを介して当該他のプロセッサ手段に与え、か
つ前記制御線を介して当該演算処理の実行を指令するた
めの信号を当該他のプロセッサ手段に与えるようにした
、マルチプロセッサシステム。 （３） 前記他のプロセッサ手段は、前記演算処理の実
行を終了したとき、前記制御線を介して終了信号を前記
いずれかのプロセッサ手段に与え、前記いずれかのプロ
セッサ手段は、前記終了信号が与えられたことに応じて
、前記他のプロセッサ手段から演算結果のデータを受取
り、その後前記複数の演算処理の他のいずれかを前記他
のプロセッサ手段で実行さるようにした、特許請求の範
囲第２項記載のマルチプロセッサシステム。
Claims (3)
- （１） それぞれがデータバスと制−纏とによって接続
された複数のプロセッサ手段、および前記複数のプロセ
ッサ手段に共通的にクロック信号を与えるクロック信号
発生手段を備え、前記複数のプロセッサ手段のいずれか
から前記データバスを介して他のプロセッサ手段にデー
タを転送する転送−隅の時間と、前記飽のプロセッサ手
段゛の前記データを読込む間隔の実行時間とを同じにし
て、前記いずれかのプロセッサ手段から前記制御線を介
して前記データの読込み開始を表わす信号を前記他のプ
ロセッサ手段に与えるようにした、マルチプロセッサシ
ステム。 - （２） それぞれがデータバスと制御−とによって接続
された複数のプロセッサ手段、および前記複数のプロ、
セッサ手段に共通的にクロック信号を与えるり０ツク信
号発生手段を備え、前記複数のプロセッサ手段のいずれ
かは、他のプロセッサ手段に演算処理を行なわせるため
のプログラムを内蔵していて、前記複数の演算処理のい
ずれかを他のプロセッサ手段で実行させるためのデータ
を、前記データバスを介して当該他のプロセッサ手段に
与え、かつ前記制御線を介して当咳演棹処理の実行を指
令するための信号を当該他のプロセッサ手段に与えるよ
うにした、マルチプロセッサシステム。 - （３） 前記他のプロセッサ手段は、゛前記演算処理の
実行を終了したとき、前記制御線を介して終了信号を前
記いずれかのプロセッサ手段に与え、前記いずれかのプ
ロセッサ手段は、前記終了信号が与えられたことに応じ
て、前記他のプロセッサ手段から演算結果のデータを受
取り、その後前記複数の演算処理の他のいずれかを前記
他のプロセッサ手段で実行させるようにした、特許請求
の範囲第２１１Ｉ記載のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205945A JPS58106650A (ja) | 1981-12-18 | 1981-12-18 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205945A JPS58106650A (ja) | 1981-12-18 | 1981-12-18 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106650A true JPS58106650A (ja) | 1983-06-25 |
Family
ID=16515311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56205945A Pending JPS58106650A (ja) | 1981-12-18 | 1981-12-18 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473595A (en) * | 1992-11-27 | 1995-12-05 | Nintendo Co., Ltd. | Information processor using processors to rapidly process data stored on an optical storage medium |
| JP2019177204A (ja) * | 2019-06-25 | 2019-10-17 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390840A (en) * | 1977-01-21 | 1978-08-10 | Mitsubishi Electric Corp | Arithmetic processor of microprogram control |
| JPS5423537A (en) * | 1977-07-23 | 1979-02-22 | Ricoh Co Ltd | Control method by multimicrocomputer system of copying machines |
| JPS5436152A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Clock synchronization circuit between central processors |
| JPS5436723A (en) * | 1977-08-26 | 1979-03-17 | Mamiya Camera | Automatic iris mechanism for singleelens reflex camera |
| JPS5466735A (en) * | 1977-11-07 | 1979-05-29 | Fujitsu Ltd | Processing method of parallel operation execution for multi-processor |
| JPS5696356A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Multimicroprocessor |
| JPS56124964A (en) * | 1979-12-11 | 1981-09-30 | Cii | Device for assigning andsynchronizing execution proposed process between plural processing units for information processor |
-
1981
- 1981-12-18 JP JP56205945A patent/JPS58106650A/ja active Pending
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| JP2019177204A (ja) * | 2019-06-25 | 2019-10-17 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
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