JPS58105609A - プツシユプル増幅器 - Google Patents
プツシユプル増幅器Info
- Publication number
- JPS58105609A JPS58105609A JP20418381A JP20418381A JPS58105609A JP S58105609 A JPS58105609 A JP S58105609A JP 20418381 A JP20418381 A JP 20418381A JP 20418381 A JP20418381 A JP 20418381A JP S58105609 A JPS58105609 A JP S58105609A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- transistor
- collector
- stage
- stage transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプツシ−プル増幅器に関し、特に出力増幅トラ
ンジスタのスイッチング動作を抑止したいわゆるノンス
インチング型のプッシュプル増幅器に関するものである
。
ンジスタのスイッチング動作を抑止したいわゆるノンス
インチング型のプッシュプル増幅器に関するものである
。
８級プツシ−プル増幅器にあっては、出力段の電力増幅
用トランジスタが入力条件によりオンオフを繰返えすい
わゆるスイッチング動作をなす。
用トランジスタが入力条件によりオンオフを繰返えすい
わゆるスイッチング動作をなす。
従って、トランジスタにおける蓄積キャリヤぜ果により
スイッチング動作が遅れて出力にはスイッチング歪が大
きく現われる欠点がある。
スイッチング動作が遅れて出力にはスイッチング歪が大
きく現われる欠点がある。
このスイッチング歪を除くために、出力段トランジスタ
のベース間にいわゆるオートバイアス回路を付加して、
回路出力に応じてこのバイアス回となるように電力向性
素子を設け、また前段トランジスタの電力の当該オン電
流の１部を前段トラコレクタチャンネルへ当該電流路の
電流が流入してトランジスタＱ３はカットオフすること
はない。
のベース間にいわゆるオートバイアス回路を付加して、
回路出力に応じてこのバイアス回となるように電力向性
素子を設け、また前段トランジスタの電力の当該オン電
流の１部を前段トラコレクタチャンネルへ当該電流路の
電流が流入してトランジスタＱ３はカットオフすること
はない。
従って、トランジスタＱ４もオンに維持されて同じくカ
ットオフすることがない。この時ダイオードＤ２は逆バ
イアス状態となっているからオフ状態にあり、よって両
トランジスタＱ３＋Ｑ４のエミッタとコレクタとの間が
開放状態となり、トランジスタＱ３のエミッタ電位が抵
抗Ｒ５に流れる電流により決定されて活性状態を維持し
得るものである。この時の電流路の電流は、例えばバイ
アス回路Ｅ１が４個の直列接続ダイオード素子より構成
されているとすれば、２ Ｖｏ／ Ｒ５となる（ＶＤは
バイアス用ダイオードの順方向電圧である。）。
ットオフすることがない。この時ダイオードＤ２は逆バ
イアス状態となっているからオフ状態にあり、よって両
トランジスタＱ３＋Ｑ４のエミッタとコレクタとの間が
開放状態となり、トランジスタＱ３のエミッタ電位が抵
抗Ｒ５に流れる電流により決定されて活性状態を維持し
得るものである。この時の電流路の電流は、例えばバイ
アス回路Ｅ１が４個の直列接続ダイオード素子より構成
されているとすれば、２ Ｖｏ／ Ｒ５となる（ＶＤは
バイアス用ダイオードの順方向電圧である。）。
電圧増幅段１の出力信号が負の半サイクルの期間におい
ては、同様にオン時のトランジスタＱ３及び抵抗Ｒ５に
よる電流路の電流がトランジスタＱ１へ供給されて、ト
ランジスタＱ１は活性状態を維持し、トランジスタＱ２
も同様である。
ては、同様にオン時のトランジスタＱ３及び抵抗Ｒ５に
よる電流路の電流がトランジスタＱ１へ供給されて、ト
ランジスタＱ１は活性状態を維持し、トランジスタＱ２
も同様である。
第２図は本発明の他の実施例を示す回路図であり、第１
図と同等部分は同一符号により示されている。本例にお
いては、第１図の電流供給路形成抵抗Ｒ５の代りに、抵
抗Ｒ６，Ｒ７ヲ図示の如く設けたものである。すなわち
、第１の出力段２■の前段トランジスタＱ１のエミッタ
と第２の出力段２２の後段トランジスタＱ４のコレクタ
との間にインピーダンス素子としての抵抗Ｒ６が接続さ
れている。また、第１の出力段２１の後段トランジスタ
Ｑ２のコレクタと第２の出力段２２の前段トランジスタ
Ｑ３のエミッタとの間にインピーダンス素子としての別
の抵抗Ｒ７が接続されている。他の回路構成については
第１図のそれと同等であり説明は省略する。
図と同等部分は同一符号により示されている。本例にお
いては、第１図の電流供給路形成抵抗Ｒ５の代りに、抵
抗Ｒ６，Ｒ７ヲ図示の如く設けたものである。すなわち
、第１の出力段２■の前段トランジスタＱ１のエミッタ
と第２の出力段２２の後段トランジスタＱ４のコレクタ
との間にインピーダンス素子としての抵抗Ｒ６が接続さ
れている。また、第１の出力段２１の後段トランジスタ
Ｑ２のコレクタと第２の出力段２２の前段トランジスタ
Ｑ３のエミッタとの間にインピーダンス素子としての別
の抵抗Ｒ７が接続されている。他の回路構成については
第１図のそれと同等であり説明は省略する。
かかる構成において、電圧増幅段１の出力信号が正の半
サイクルの期間は、トランジスタＱ１＋ダイオードＤ１
及び抵抗Ｒ７よりなる電流路が形成され、この電流路の
電流がトランジスタＱ３へ流入してオフへ移行するのを
阻止することになる。負の半サイクルの期間では、トラ
ンジスタＱ３＋ダイオードＤ２及び抵抗Ｒ６による電流
路の電流がトランジスタＱ１に流れるから、このトラン
ジスタＱ１のオフへの移行が阻止されて活性状態に維持
され、第１図の例と同様な動作をなす。この時の電流路
の電流しま、例えばバイアス回路Ｅ１が４個の直列接続
ダイオード素子より構成されているとすれば、ＶＤ／
Ｒ６，ＶＤ／Ｒ７どなる。
サイクルの期間は、トランジスタＱ１＋ダイオードＤ１
及び抵抗Ｒ７よりなる電流路が形成され、この電流路の
電流がトランジスタＱ３へ流入してオフへ移行するのを
阻止することになる。負の半サイクルの期間では、トラ
ンジスタＱ３＋ダイオードＤ２及び抵抗Ｒ６による電流
路の電流がトランジスタＱ１に流れるから、このトラン
ジスタＱ１のオフへの移行が阻止されて活性状態に維持
され、第１図の例と同様な動作をなす。この時の電流路
の電流しま、例えばバイアス回路Ｅ１が４個の直列接続
ダイオード素子より構成されているとすれば、ＶＤ／
Ｒ６，ＶＤ／Ｒ７どなる。
斜上の如く、本発明によれば極めて簡単な構成をもって
また無調整にてノンスイッチング回路を形成することが
できるので、安価なブツシュプル増幅器が得られること
になる。
また無調整にてノンスイッチング回路を形成することが
できるので、安価なブツシュプル増幅器が得られること
になる。
第１図及び第２図は本発明の実施例を示す回路図である
。 主要部分の符号の説明 ２１ ・・・・・・第１の出力段 ２２・・第２
の出力段Ｑ１ｒ Ｑ３・・・前段トランジスタ Ｑ２ ＋ Ｑ４・・後段トランジスタ Ｄ１．Ｄ２・・・ダイオード Ｒ５−Ｒ７・・抵
抗出願人 パイオニア株式会社 代理人 弁理士 藤村元 彦 ＝４０−
。 主要部分の符号の説明 ２１ ・・・・・・第１の出力段 ２２・・第２
の出力段Ｑ１ｒ Ｑ３・・・前段トランジスタ Ｑ２ ＋ Ｑ４・・後段トランジスタ Ｄ１．Ｄ２・・・ダイオード Ｒ５−Ｒ７・・抵
抗出願人 パイオニア株式会社 代理人 弁理士 藤村元 彦 ＝４０−
Claims (1)
- 【特許請求の範囲】 （ｌ 互いにコンプリメンタリなエミッタフォロワ型
式の第１及び第２の出力段を有し、これら出力段の各々
が互いにインバーテンドダーリントン接続構成とされた
プツシ−プル増幅器であって、前記第１及び第２の出力
段の各々における前段トランジスタのエミッタと後段ト
ランジスタのコレクタとの間に設けられかつ前段トラン
ジスタが入力信号により活性状態にある時のオン電流に
対し順方向となるように接続された電力向性素子と、前
記前段トランジスタの電力の前記オン電流の一部全前記
前段トランジスタの他力へ供給する供給手段とを含む増
幅器。 （２）前記供給手段は、前記第１及び第２の出力段の前
段トランジスタのエミッタ間を結ぶインピーダンス素子
からなる特許請求の範囲第１項記載の増幅器。 （３）前記供給手段は、前記第１の出力段の前段トラン
ジスタのエミッタと前記第２の出力段の後段トランジス
タのコレクタとの間を結ぶインピーダンス素子と、前記
第１の出力段の後段トランジスタのコレクタと前記第２
の出力段の前段トランジスタのエミッタとの間を結ぶイ
ンピーダンス素子とからなる特許請求の範囲第１項記載
の増幅器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20418381A JPS58105609A (ja) | 1981-12-17 | 1981-12-17 | プツシユプル増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20418381A JPS58105609A (ja) | 1981-12-17 | 1981-12-17 | プツシユプル増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105609A true JPS58105609A (ja) | 1983-06-23 |
Family
ID=16486206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20418381A Pending JPS58105609A (ja) | 1981-12-17 | 1981-12-17 | プツシユプル増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105609A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562624B2 (ja) * | 1975-01-31 | 1981-01-21 |
-
1981
- 1981-12-17 JP JP20418381A patent/JPS58105609A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562624B2 (ja) * | 1975-01-31 | 1981-01-21 |
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