JPS58102382A - 参照ビツト制御方式 - Google Patents
参照ビツト制御方式Info
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- JPS58102382A JPS58102382A JP56201221A JP20122181A JPS58102382A JP S58102382 A JPS58102382 A JP S58102382A JP 56201221 A JP56201221 A JP 56201221A JP 20122181 A JP20122181 A JP 20122181A JP S58102382 A JPS58102382 A JP S58102382A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置ｆ ｌ’Ｚおい′Ｃ主上記装置」
二のページに対する参照の履歴を表示する′参１）ａビ
ットの制御方式に関する。
二のページに対する参照の履歴を表示する′参１）ａビ
ットの制御方式に関する。
情報処理装置においＣは上記障装置が備える容量には限
度があり、これをバックアップするために補助記障装置
が設けられる。この限られた上記１．嶺装置の容量で処
理を行なうには、上記瞳装置と補助記憶装置イとの間で
動的に情報を入れ替える必要があり、一般にはページと
呼ばれる単位でこれを行なうぺ一部ングノ）式が採られ
る。ぺ−／ングに伴なう性能低下を最小限に抑えるには
、使用頻度の小さいページを優先しＣ上記ｌ意装置から
追い出すことが翁効である。このために上記１意装置十
のべ一部に対する参照の有無大表示する参照ビットを上
記瞳装置のべ一／単位に設け、７ステムプログラムで例
えば一定間隔に各ページの参照ピッＩ・がセットされＣ
いるか否かを調べ、セットされＣいる時にはこれをリセ
ットするとともに各ページ毎に参１１、（（ビットがセ
・ソトされ′Ｃいた回数をカランＩ・アンプすることに
よつＣぺ一部の参１（４頻度を監視するなどの方法がと
られＣいる。
度があり、これをバックアップするために補助記障装置
が設けられる。この限られた上記１．嶺装置の容量で処
理を行なうには、上記瞳装置と補助記憶装置イとの間で
動的に情報を入れ替える必要があり、一般にはページと
呼ばれる単位でこれを行なうぺ一部ングノ）式が採られ
る。ぺ−／ングに伴なう性能低下を最小限に抑えるには
、使用頻度の小さいページを優先しＣ上記ｌ意装置から
追い出すことが翁効である。このために上記１意装置十
のべ一部に対する参照の有無大表示する参照ビットを上
記瞳装置のべ一／単位に設け、７ステムプログラムで例
えば一定間隔に各ページの参照ピッＩ・がセットされＣ
いるか否かを調べ、セットされＣいる時にはこれをリセ
ットするとともに各ページ毎に参１１、（（ビットがセ
・ソトされ′Ｃいた回数をカランＩ・アンプすることに
よつＣぺ一部の参１（４頻度を監視するなどの方法がと
られＣいる。
一方、情報処理装置の高速化のために、上記１、へ装置
と中央処理装置Ｑ Ｐ ＴＪどの間に上記憶装置が保持
する情報の一部の写を保持する高速なキーヤッシュを有
する方式では、ＣＩ？ ［、、Ｊ参照の大部分がキャッ
シュ十て・行なわれる。このためｃＰ ［，１があるペ
ージに初めＣアクセスしたときには上記障装置からキャ
ッシュへの情報転送とともに上記瞳装置十、の参ｊｊ１
′ＡピッＩ・がセットされるが、キャッシュトに転送後
参１ｊ、Ｇビットをリセットする命令が発行されると、
その後ギヤッシュトで頻繁１−アクセスしＣも二［二記
瞳装置上の参１１、αビットに反映されない串軸が発生
し、ページングの際に上記瞳装置から優先的に追い出さ
れｃしまうｉ１能性がある。このため、従来から、 （１） キャッシュ参照時にも必ず上記ＩＭ ’Ａ置
内の参照ビットをセットする１１式、 ＋２１ ＣＰＬＪ内にも］ミ記１．嶺装置内の全Ｃの
参１（（イビッ１− 〕−ｒ ヒ−を高速なメモリで持
ら、キャッンユ参照時にはこのコピーの参１＜１ビツト
をセットシ、参照ビットを検査する命令を発行したとき
には両者の参ｐ４（ビットの論理和をとっＣ報告する方
式、 （３） 参照ピッＩ・をリセットする命令を発行した
ときには、そのページ内の全（の清報をキャッシュから
消去し、以降該ページへのＣＰ ［Ｊ参ｊｊｆ、ｉが行
なしれたとき必ず上記１意への参ｉｊ＠を行なわせるこ
とによつ゛Ｃ参ＢＨ＜４ビツトをセットする）７式、な
どが採られＣきた。しかし、（１）の方式では＝１１記
１意装置へのアクセスが必ず必要であり、キャッシュを
待つ効用が損なわれる欠点があり、（２）の方式では七
Ｈ己障容州の拡大に伴なっ゛Ｃ金物酸が増大する欠点が
あり、（３）の方式ではキャッシュ消去により処理能力
が低下する欠点がある。
と中央処理装置Ｑ Ｐ ＴＪどの間に上記憶装置が保持
する情報の一部の写を保持する高速なキーヤッシュを有
する方式では、ＣＩ？ ［、、Ｊ参照の大部分がキャッ
シュ十て・行なわれる。このためｃＰ ［，１があるペ
ージに初めＣアクセスしたときには上記障装置からキャ
ッシュへの情報転送とともに上記瞳装置十、の参ｊｊ１
′ＡピッＩ・がセットされるが、キャッシュトに転送後
参１ｊ、Ｇビットをリセットする命令が発行されると、
その後ギヤッシュトで頻繁１−アクセスしＣも二［二記
瞳装置上の参１１、αビットに反映されない串軸が発生
し、ページングの際に上記瞳装置から優先的に追い出さ
れｃしまうｉ１能性がある。このため、従来から、 （１） キャッシュ参照時にも必ず上記ＩＭ ’Ａ置
内の参照ビットをセットする１１式、 ＋２１ ＣＰＬＪ内にも］ミ記１．嶺装置内の全Ｃの
参１（（イビッ１− 〕−ｒ ヒ−を高速なメモリで持
ら、キャッンユ参照時にはこのコピーの参１＜１ビツト
をセットシ、参照ビットを検査する命令を発行したとき
には両者の参ｐ４（ビットの論理和をとっＣ報告する方
式、 （３） 参照ピッＩ・をリセットする命令を発行した
ときには、そのページ内の全（の清報をキャッシュから
消去し、以降該ページへのＣＰ ［Ｊ参ｊｊｆ、ｉが行
なしれたとき必ず上記１意への参ｉｊ＠を行なわせるこ
とによつ゛Ｃ参ＢＨ＜４ビツトをセットする）７式、な
どが採られＣきた。しかし、（１）の方式では＝１１記
１意装置へのアクセスが必ず必要であり、キャッシュを
待つ効用が損なわれる欠点があり、（２）の方式では七
Ｈ己障容州の拡大に伴なっ゛Ｃ金物酸が増大する欠点が
あり、（３）の方式ではキャッシュ消去により処理能力
が低下する欠点がある。
本発明の１的は＋、述の欠点を除去し、少ない金物針で
かつ処理能力の低下を伴なわずにＣＰ ’ＩＪのキャラ
ツユ参照を参照ビットに反映する参照ビット制御方式を
提供することにある。
かつ処理能力の低下を伴なわずにＣＰ ’ＩＪのキャラ
ツユ参照を参照ビットに反映する参照ビット制御方式を
提供することにある。
しかし゛Ｃ本発明は、ユｌＥ記瞳装置には上記障装置上
のページ単位に該ページが使用されたが否かを表示する
参照ビットを持ら、ＣＰＵには過去にＣ１、’ ＴＪが
キャッシュを参１（６シたページのアドレスを複数個保
持するアレイを持ち、ＣＰ、 ｒ、、Ｊがキャッノユ参
１ｊ（１時、参照するページのアドレスがこのアレイに
登録され（いるか検査し、登録されＣいない場合にはこ
のページアドレスをこのアレイに登録すると共に登録に
伴なっにのアレイがら追い出す必要のあるページアドレ
スが存在する場合にはこのぺ一７アドレスに対応する主
記憶装置上の参１１（イビットをセットすることを特徴
とする。
のページ単位に該ページが使用されたが否かを表示する
参照ビットを持ら、ＣＰＵには過去にＣ１、’ ＴＪが
キャッシュを参１（６シたページのアドレスを複数個保
持するアレイを持ち、ＣＰ、 ｒ、、Ｊがキャッノユ参
１ｊ（１時、参照するページのアドレスがこのアレイに
登録され（いるか検査し、登録されＣいない場合にはこ
のページアドレスをこのアレイに登録すると共に登録に
伴なっにのアレイがら追い出す必要のあるページアドレ
スが存在する場合にはこのぺ一７アドレスに対応する主
記憶装置上の参１１（イビットをセットすることを特徴
とする。
す、下水発明を１９１而を参１（４Ｌ ’Ｃ詳細に説明
する。
する。
第１１（イ）は本発明の一実施例を示すブロック図であ
り、■、２はＣＰ ［Ｊ、３は」ピ４１、憶装置である
。
り、■、２はＣＰ ［Ｊ、３は」ピ４１、憶装置である
。
１シＩでは２台のｃ ｐ Ｕで上記憶項ｉｔを共有し°
Ｃいるい、より多くのＣＰ ［Ｊで共有し′Ｃもよいし
、１台でもよい。また１シ１ではキャッシュはｌ’３１
示されないが、各ＣＰ ［Ｊがキャッシュを有し、ＣＰ
［Ｊが通常参照アクセスを行なう場合にはは母線４に
参１１貧すルヘー／の上記憶装置アドレス（実ページア
ドレス）を勾える。信号線４の実ページアドレスはまた
レジスタ５にセットされ、ＣＰＵ内のアレイ６を参１！
＜４する。アレイ６は複数個のエリアを有し、ＣＰ ［
Ｊ ｌが過去にキャッシュを参１！〈イした実ページア
ドレスを保持しＣいる。
Ｃいるい、より多くのＣＰ ［Ｊで共有し′Ｃもよいし
、１台でもよい。また１シ１ではキャッシュはｌ’３１
示されないが、各ＣＰ ［Ｊがキャッシュを有し、ＣＰ
［Ｊが通常参照アクセスを行なう場合にはは母線４に
参１１貧すルヘー／の上記憶装置アドレス（実ページア
ドレス）を勾える。信号線４の実ページアドレスはまた
レジスタ５にセットされ、ＣＰＵ内のアレイ６を参１！
＜４する。アレイ６は複数個のエリアを有し、ＣＰ ［
Ｊ ｌが過去にキャッシュを参１！〈イした実ページア
ドレスを保持しＣいる。
いま、アレイ６にレジスタ５と同一の実ペー／アドレス
が登録されＣいないときには、アレイ６にこれを登録す
る。もし、登録にあたつ′Ｃアレイ６に空きがなければ
既に登録され°Ｃいる実ページア！・レスをレジスタ７
に追い出し、このアドレスをは母線８を介しＣ主記憶装
置３に送り、主記憶装置内にある参１！カビット格納メ
モリ９から該当する参１１．Ｇビットを選択し、制御線
１０の制御でこれをセットする。アレイ６に空きがある
場合には、レジスタ７への追い出しお上び主記憶装置内
の参１１．θビットのセットは行なわない。また、アレ
イ６にレジスタ５と同一の実ページアドレスが既に登録
されＣいる場合にも、レジスタ７への追い出しおよび」
己記憶装置内の参照ビットのセットは行なわない。す、
」−の動作はＣＰＵ２についＣも同様である。
が登録されＣいないときには、アレイ６にこれを登録す
る。もし、登録にあたつ′Ｃアレイ６に空きがなければ
既に登録され°Ｃいる実ページア！・レスをレジスタ７
に追い出し、このアドレスをは母線８を介しＣ主記憶装
置３に送り、主記憶装置内にある参１！カビット格納メ
モリ９から該当する参１１．Ｇビットを選択し、制御線
１０の制御でこれをセットする。アレイ６に空きがある
場合には、レジスタ７への追い出しお上び主記憶装置内
の参１１．θビットのセットは行なわない。また、アレ
イ６にレジスタ５と同一の実ページアドレスが既に登録
されＣいる場合にも、レジスタ７への追い出しおよび」
己記憶装置内の参照ビットのセットは行なわない。す、
」−の動作はＣＰＵ２についＣも同様である。
次にＣＰ ［Ｊ ｌまたは２が実ページアドレスを指定
しＣ参照ビットを検査する命令（以下、■几Ｂ命令と称
する）を発行したときには、両ＣＰ ［Ｊに信号線１１
または１２を介し”Ｃ該実ページアドレスが送られると
ともに、主記憶装置３へ送られて該当する参照ビットが
読み出される。ＣＰＩＪｌのレジスタ５に設定された実
ページアドレスがアレイ６に登録されＣいる場合にはＣ
ＰｔＪｌは信号線１３によりこれを主記憶装置３へ報告
する。ＣＰ Ｕ ２も同様に信号線］４を介し報告する
。主記憶装置では参１１．（４ビツト格納メモリ９から
読み出した参１！り（ピッｉ・と、信号線１３．１／ｌ
とを０代ゲート１５で論理和をとり、Ｉｌｌ、Ｂを発行
したＣ Ｐ ［Ｊに信号線１６を介し°Ｃ報告する。こ
のためＩＲ，Ｂを発行したＣ Ｐ ｒ、Ｊは主記憶装置
内の参１（（ビットが“１″′かＣＰ Ｕ １あるいは
ＣＰ［Ｊ ２のアレイ６内：二該当する実ぺ一ノアドレ
スが保持されている場合に、参照ビットがオンであるも
のとして報告を受は取る。
しＣ参照ビットを検査する命令（以下、■几Ｂ命令と称
する）を発行したときには、両ＣＰ ［Ｊに信号線１１
または１２を介し”Ｃ該実ページアドレスが送られると
ともに、主記憶装置３へ送られて該当する参照ビットが
読み出される。ＣＰＩＪｌのレジスタ５に設定された実
ページアドレスがアレイ６に登録されＣいる場合にはＣ
ＰｔＪｌは信号線１３によりこれを主記憶装置３へ報告
する。ＣＰ Ｕ ２も同様に信号線］４を介し報告する
。主記憶装置では参１１．（４ビツト格納メモリ９から
読み出した参１！り（ピッｉ・と、信号線１３．１／ｌ
とを０代ゲート１５で論理和をとり、Ｉｌｌ、Ｂを発行
したＣ Ｐ ［Ｊに信号線１６を介し°Ｃ報告する。こ
のためＩＲ，Ｂを発行したＣ Ｐ ｒ、Ｊは主記憶装置
内の参１（（ビットが“１″′かＣＰ Ｕ １あるいは
ＣＰ［Ｊ ２のアレイ６内：二該当する実ぺ一ノアドレ
スが保持されている場合に、参照ビットがオンであるも
のとして報告を受は取る。
ＣＰ （Ｊ １または２が実ベーンアドレスを指定しＣ
参１）（イビットをリセツＩ・する命令（以下、（１１
，１３命令と称する）を発行したときには、両ＣＰ Ｕ
に信号線１１または１２を介して該実ぺ一７アドレスが
送られるとともに、主記憶装置３へも送られ該当する参
照ビットがリセットされる。ＣＬ’ （Ｊ １ではレジ
スタ５に設定された実ページアドレスがアレイ６に登録
され°Ｃいるか否かを調べ、登録されている場合にはこ
れをアレイ６から消去するかあるいは無効化（無効化さ
れたアドレスは以降登録されていないとみなす）する。
参１）（イビットをリセツＩ・する命令（以下、（１１
，１３命令と称する）を発行したときには、両ＣＰ Ｕ
に信号線１１または１２を介して該実ぺ一７アドレスが
送られるとともに、主記憶装置３へも送られ該当する参
照ビットがリセットされる。ＣＬ’ （Ｊ １ではレジ
スタ５に設定された実ページアドレスがアレイ６に登録
され°Ｃいるか否かを調べ、登録されている場合にはこ
れをアレイ６から消去するかあるいは無効化（無効化さ
れたアドレスは以降登録されていないとみなす）する。
第２図は、第１図におけるアレイ６の実施例である。１
７．１８は高速のメモリである。いま、実アドレスが３
１ビツト（２ギガバイト）、ページサイズが４０９６バ
イト（ページ内アドレス１２ビット）とし、実ページを
示すアドレスが１９ビツトであるものとする。この実ペ
ージアドレスはレジスタ５に信号線４を介し′Ｃセット
される。高速メモリ１７゜１８がそれぞれ２５６語を有
し、各語は実ページアドレスのうらの１１ビツト（本例
では下位１１ビツト、以下Ｐ■１と称す）とＰＩ、が有
効であることを表示するＶビットとの計１２ビットから
成るものとする。
７．１８は高速のメモリである。いま、実アドレスが３
１ビツト（２ギガバイト）、ページサイズが４０９６バ
イト（ページ内アドレス１２ビット）とし、実ページを
示すアドレスが１９ビツトであるものとする。この実ペ
ージアドレスはレジスタ５に信号線４を介し′Ｃセット
される。高速メモリ１７゜１８がそれぞれ２５６語を有
し、各語は実ページアドレスのうらの１１ビツト（本例
では下位１１ビツト、以下Ｐ■１と称す）とＰＩ、が有
効であることを表示するＶビットとの計１２ビットから
成るものとする。
これによって過去に参照されたページを最大５１２ペー
ジまで登録しておくことができる。このとき信司線４を
介してレジスタ５にセットされた実ベーンアドレスがア
レイ６じ登録されているか否かの判断は、レジスタ５の
１９位８ビツト（以下Ｒ，ＩＪと称す）を高速メモリ１
７．１８のアドレスとし”Ｃ用い、読み出したＰＬとレ
ジスタ５の１位１１ビツト（以下ＲＬと称す）とを比較
器１９．２０により比較しその出力を対応するｖビット
とＡＮＤゲート２１゜２２により論理積をとること（二
よつ”Ｃ実現される。
ジまで登録しておくことができる。このとき信司線４を
介してレジスタ５にセットされた実ベーンアドレスがア
レイ６じ登録されているか否かの判断は、レジスタ５の
１９位８ビツト（以下Ｒ，ＩＪと称す）を高速メモリ１
７．１８のアドレスとし”Ｃ用い、読み出したＰＬとレ
ジスタ５の１位１１ビツト（以下ＲＬと称す）とを比較
器１９．２０により比較しその出力を対応するｖビット
とＡＮＤゲート２１゜２２により論理積をとること（二
よつ”Ｃ実現される。
既に登録されＣいる実ページアドレスをレジスタ５にセ
ットした場合にＡＮＤゲート２１あるいは２２の出力の
いずれかが“′１″となる。この場合には、す、降何ら
動作は不要である。
ットした場合にＡＮＤゲート２１あるいは２２の出力の
いずれかが“′１″となる。この場合には、す、降何ら
動作は不要である。
いま、登録されＣいない実ページアドレスがレジスタ５
にセットされたときには、ＡＮＤゲート２１ 、２２の
出力はともに°′０″′となる。このときは、高速メモ
ｌ） １７ 、１８のいずれかを従来キャッシュ等で使
用されているＬ Ｒ，Ｕ方式等を用い−Ｃ選び、選ばれ
た側から読み出したＰＬはセレクタ２３を介しレジスタ
７の下位１１ピツトにセットし、ＲＵをレジスタ７の上
位８ビットに七ッＩ・する。この実ページアドレスはア
レイ６から追い出されるものであり参照ビットをセット
するために主記憶装置へ送られる。同時に参１１，６ビ
ツトをセットするための制御信号がＡＮＤゲート２４か
ら信号線１０を介して主記憶装置に送られる。／ＬＮＤ
ゲート別にはＡＮＤゲート２］ 、 ２２の出力をイン
バータ２．５．２６で論理否定をとった値が入力され”
Ｃおり、ＡＮＤゲート２１゜２２の出力がともにＩＩ
ＯＩＩのときに参照ビットのセットが指示される。しか
し、レジスタ７にセットされた実ページアドレスが無効
（初期設定および後述のＣＲＢ命令で無効化される）の
場合にはセレクタ２３で選択されたＶビットの値がＡＮ
Ｄゲート２４の入力となっ“Ｃいることにより参照ビッ
トのセットを抑止する。レジスタ７に追い出されたＰＬ
の替りにレジスタ５にセットされているＲＬが信号線２
７を介して書き込まれｖピットをＩｔ Ｉ ＩＩとする
ことにより、以降レジスタ５の実ページアドレスはアレ
イ６に登録された状態となる。
にセットされたときには、ＡＮＤゲート２１ 、２２の
出力はともに°′０″′となる。このときは、高速メモ
ｌ） １７ 、１８のいずれかを従来キャッシュ等で使
用されているＬ Ｒ，Ｕ方式等を用い−Ｃ選び、選ばれ
た側から読み出したＰＬはセレクタ２３を介しレジスタ
７の下位１１ピツトにセットし、ＲＵをレジスタ７の上
位８ビットに七ッＩ・する。この実ページアドレスはア
レイ６から追い出されるものであり参照ビットをセット
するために主記憶装置へ送られる。同時に参１１，６ビ
ツトをセットするための制御信号がＡＮＤゲート２４か
ら信号線１０を介して主記憶装置に送られる。／ＬＮＤ
ゲート別にはＡＮＤゲート２］ 、 ２２の出力をイン
バータ２．５．２６で論理否定をとった値が入力され”
Ｃおり、ＡＮＤゲート２１゜２２の出力がともにＩＩ
ＯＩＩのときに参照ビットのセットが指示される。しか
し、レジスタ７にセットされた実ページアドレスが無効
（初期設定および後述のＣＲＢ命令で無効化される）の
場合にはセレクタ２３で選択されたＶビットの値がＡＮ
Ｄゲート２４の入力となっ“Ｃいることにより参照ビッ
トのセットを抑止する。レジスタ７に追い出されたＰＬ
の替りにレジスタ５にセットされているＲＬが信号線２
７を介して書き込まれｖピットをＩｔ Ｉ ＩＩとする
ことにより、以降レジスタ５の実ページアドレスはアレ
イ６に登録された状態となる。
ＴＲＢ命令が発行されるとＩ１％Ｂが指定した実ページ
アドレスがレジスタ５にセットされ、高速メモリ１７．
１８をアクセスしＰＬとａＬの比較結果はＶビットとＡ
ＮＤがとられたあとＯＲ，ゲート路に送られ、さらに■
几Ｂ命令を検出する信号線２９とへＮＯゲート３０で論
理積をとり結果を信号線１３を介し”Ｃ主記憶装置へ送
る。Ａ、 Ｎ Ｄゲート３０は、■Ｒｎ 命令が指定し
た実ページアドレスがアレイ６に保持されているときに
” １ ”となる。
アドレスがレジスタ５にセットされ、高速メモリ１７．
１８をアクセスしＰＬとａＬの比較結果はＶビットとＡ
ＮＤがとられたあとＯＲ，ゲート路に送られ、さらに■
几Ｂ命令を検出する信号線２９とへＮＯゲート３０で論
理積をとり結果を信号線１３を介し”Ｃ主記憶装置へ送
る。Ａ、 Ｎ Ｄゲート３０は、■Ｒｎ 命令が指定し
た実ページアドレスがアレイ６に保持されているときに
” １ ”となる。
Ｃｆｌ、 Ｂ命令が発行されるとＣ１％ Ｂ 命令が指
定しり実ベーンアドレスがレジスタ５にセットされる。
定しり実ベーンアドレスがレジスタ５にセットされる。
高速メモリ１７．１８を読み出し、ＡＮＤゲート２１゜
２２の出力をＶビット制御部３１へ送る。Ｖビット制御
部３１は信号線３２でＣ几Ｂ＠令を検出したときＮＮＤ
ゲート２１あるいは２２が°゛１″″であれば高速メモ
リ１７あるいは１８の対応するＶビットに°′０″を書
き込むことにより、ＣＲ，Ｂ命令が指定した実ページア
ドレスを無効化する。
２２の出力をＶビット制御部３１へ送る。Ｖビット制御
部３１は信号線３２でＣ几Ｂ＠令を検出したときＮＮＤ
ゲート２１あるいは２２が°゛１″″であれば高速メモ
リ１７あるいは１８の対応するＶビットに°′０″を書
き込むことにより、ＣＲ，Ｂ命令が指定した実ページア
ドレスを無効化する。
本例では、高速メモＩＪ’ １７ 、１８を２面用意し
°Ｃいるが、この数については特に限定するものではな
い。
°Ｃいるが、この数については特に限定するものではな
い。
以上述べたごとく、本発明によれば、ＣＰ ’Ｕがキャ
ッシュを参］（θする実ページのアドレスは高速なアレ
イに登録され“Ｃいるかが調べられ、登録されていない
場合にこれを登録することによりアレイから追い出され
る実ページアドレスが存在するときのみ主記憶装置の参
照ビットをセットする。
ッシュを参］（θする実ページのアドレスは高速なアレ
イに登録され“Ｃいるかが調べられ、登録されていない
場合にこれを登録することによりアレイから追い出され
る実ページアドレスが存在するときのみ主記憶装置の参
照ビットをセットする。
このため低速な参照ビット格納メモリに対するアクセス
頻度を大巾に削減でき、ＣＰ Ｕ処理能力の低下を伴な
うことなくキャッシュ参照も参照ビットに反映すること
ができる。
頻度を大巾に削減でき、ＣＰ Ｕ処理能力の低下を伴な
うことなくキャッシュ参照も参照ビットに反映すること
ができる。
また、参照ビットを走査／リセットする命令は、主記憶
装置内の参照ビットを検査／リセットするとともに、主
記憶装置を共有する全ＣＰＵのアレイを検査／無効化（
該当エントリのみ）することによつ′Ｃ、プログラムか
らは従来方式と全く同様の使い方ができるとともに、参
照ビットのリセット命令発行から検査命令発行の間にキ
ャッシュ上でのみ行なわれた参照を完全に報告できる利
点がある。
装置内の参照ビットを検査／リセットするとともに、主
記憶装置を共有する全ＣＰＵのアレイを検査／無効化（
該当エントリのみ）することによつ′Ｃ、プログラムか
らは従来方式と全く同様の使い方ができるとともに、参
照ビットのリセット命令発行から検査命令発行の間にキ
ャッシュ上でのみ行なわれた参照を完全に報告できる利
点がある。
さらに、本発明に必要なアレイの高速メモリは、本例で
は約６キロビツトであり２ギガバイト分の参照ビットの
コピーをＣＰＵ内に高速メモリで持つ場合の５１２キロ
ビツトに対し、金物量を大巾に削減できる利点がある。
は約６キロビツトであり２ギガバイト分の参照ビットの
コピーをＣＰＵ内に高速メモリで持つ場合の５１２キロ
ビツトに対し、金物量を大巾に削減できる利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のアレイの具体例を示すブロック図である。 １．２・・・中央処理装置（ＣＰＵ）、３・・・主記憶
ｌｆｔ、５．７・・・実ページアドレスレジスタ、６・
・・参照実ページアドレスを保持するアレイ、８・・・
参照ビットセット用実ベーンアドレス線、９・・・参１
１．〃ビット格納メモリ、１ｏ・・・参照ビットセット
用制御線、】３・・・実ページアドレス登録の有無の報
告用１言号線、１７．１８・・・高速メモリ、１９．２
０・・・比較器、２３・・・セレクタ、２９・・・Ｖビ
ット制御部、２＋、 ２２． ２４． ３Ｏ−ＡＮ
Ｄ ゲ − ト 、 １５．２８−０１”（ゲー
ト、２５ 、２６・・・インバータ。 代理人 弁理士 鈴 木 誠
第１図のアレイの具体例を示すブロック図である。 １．２・・・中央処理装置（ＣＰＵ）、３・・・主記憶
ｌｆｔ、５．７・・・実ページアドレスレジスタ、６・
・・参照実ページアドレスを保持するアレイ、８・・・
参照ビットセット用実ベーンアドレス線、９・・・参１
１．〃ビット格納メモリ、１ｏ・・・参照ビットセット
用制御線、】３・・・実ページアドレス登録の有無の報
告用１言号線、１７．１８・・・高速メモリ、１９．２
０・・・比較器、２３・・・セレクタ、２９・・・Ｖビ
ット制御部、２＋、 ２２． ２４． ３Ｏ−ＡＮ
Ｄ ゲ − ト 、 １５．２８−０１”（ゲー
ト、２５ 、２６・・・インバータ。 代理人 弁理士 鈴 木 誠
Claims (1)
- 【特許請求の範囲】 １、 中央処理装置内に上記瞳装置が保持する情報の一
部の写を保持する高速なキャッシュを有する情報処理装
置におい′Ｃ１主記１意装置に上記１意装置十のページ
単位に該ページが使用されたか否かを表示する参照ビッ
トを持ち、中央処理装置には過去にＣＰＵがキャッシュ
を参１１：、ｉ したページのアドレスを複数個保持す
るアレイを持ら、中央処理装置がキャッシュ参照時、参
照するページのアドレスが」二記アレイに登録され“Ｃ
いるかを検査し、登録され（いない場合にはこのページ
アドレスを」−記アレイに登録すると共に、登録に伴な
って上記アレイから追い出す必要のあるページアドレス
が存在する場合にはこのページアドレスに対応する上記
障装懺十の参照ビットをセットすることを特徴とする参
照ビット制御方式。 ２ ページアドレスを指定しＣ」二記参照ビットを検査
する命令が発行されたときは、該ページアドレスが−１
−１記アレイに登録され°Ｃいるか上記上記瞳装置内の
参照ビットがセットされＣいることにより、参照ビット
がオンであることを報告することを特徴とする特許請求
の範囲第１項記載の参照ピット制御方式。 ３、 ページアドレスを指定し′Ｃ−１記参照ビットを
リセットする命令が発行されたときは、土°記上記１意
装置士、の該当する参１原ビットをリセットすると共に
、士、記アレイ内（＝該ページアドレスが存在すればこ
れを消去あるいは無効化することを特徴とする特許請求
の範囲第１項もしくは第２項記載の参照ピット制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201221A JPS58102382A (ja) | 1981-12-14 | 1981-12-14 | 参照ビツト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201221A JPS58102382A (ja) | 1981-12-14 | 1981-12-14 | 参照ビツト制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102382A true JPS58102382A (ja) | 1983-06-17 |
| JPS612980B2 JPS612980B2 (ja) | 1986-01-29 |
Family
ID=16437343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201221A Granted JPS58102382A (ja) | 1981-12-14 | 1981-12-14 | 参照ビツト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102382A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8072470B2 (en) | 2003-05-29 | 2011-12-06 | Sony Computer Entertainment Inc. | System and method for providing a real-time three-dimensional interactive environment |
| USRE48417E1 (en) | 2006-09-28 | 2021-02-02 | Sony Interactive Entertainment Inc. | Object direction using video input combined with tilt angle information |
-
1981
- 1981-12-14 JP JP56201221A patent/JPS58102382A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS612980B2 (ja) | 1986-01-29 |
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