JPH1197453A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の電解効果トランジスタはチャネル層が
ソース側からドレイン側に渉って一様な材料で作られて
いる。禁制帯幅が狭い材料ほど電子移動度が高くなるこ
とから、高速化のための電子移動度の高い材料の選択は
必然的に禁制帯幅が狭い材料の選択に繋がる。しかし、
禁制帯幅が狭い材料を選択すると、素子の降伏電圧が低
下するという問題点があった。 【解決手段】 半導体層を含む基体（１）にソース領域
（Ｂ１）、ゲート領域（Ｂ２）、およびドレイン領域
（３）が形成され、ゲート領域（Ｂ２）のチャネル層を
ゲート領域に形成されたゲート電極（５）により制御す
る電界効果型の半導体装置において、前記チャネル層の
禁制帯幅をドレイン領域の禁制帯幅より狭くしたことを
特徴とする半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タに関するもので、特に、化合物半導体材料を用い、高
速半導体素子、マイクロ波・ミリ波デバイス等に利用さ
れる電界効果半導体装置に関するものである。

【０００２】本発明は電界効果トランジスタ、高電子移
動度トランジスタ、静電誘導トランジスタのいずれにで
も適用可能であり、同様の効果を発揮する。したがっ
て、本発明はこれら全てを対象とするものである。

【０００３】

【従来の技術】以下の従来の技術、本発明の実施の態様
等、および図面の記載において、同様の要素は同様の参
照番号により表される。

【０００４】図７に従来のＧａＡｓ−ＭＥＳＦＥＴ（Ｇ
ａＡｓを使用したショットキー障壁ゲート型電界効果ト
ランジスタ）の断面構造模式図を示す。図７において、
１は半絶縁性ＧａＡｓ基板、２はｎ型ＧａＡｓから成る
チャネル層、３はｎ型高不純物濃度ＧａＡｓから成るコ
ンタクト層、４は該コンタクト層とオーム接触をなすソ
ース電極、５は該チャネル層とショットキー接触をなす
ゲート電極、６は該コンタクト層とオーム接触を成すド
レイン電極である。このトランジスタは、使用状態で
は、ソース電極４を基準としてゲート電極５が負、ドレ
イン電極６が正の電位となるようにバイアスが加えら
れ、矢印７で示される電子の流れをゲート電圧で制御す
るかたちで動作する。

【０００５】図８は従来のＧａＡｓ高電子移動度トラン
ジスタの断面構造模式図である。この場合には、８で示
す真性に近いＧａＡｓから成るチャネル層と、９で示す
ｎ型Ａ１ＧａＡｓ電子供給層をさらに有し、該電子供給
層９の電子を不純物が殆ど無い該ｉ型チャネル層に落と
し込んで、矢印７の如く電子を流す構造となっている。
図８の場合には、電子の走行を妨げる不純物が殆ど無い
ｉ型チャネルを電子が流れるので、図７の場合と比較す
るとさらに高速のトランジスタを得やすい利点がある。

【０００６】

【発明が解決しようとする課題】しかしながら、応答周
波数と耐圧の積を最大にする観点あるいは超高周波に対
しても必要な耐圧を確保する観点から見ると従来のトラ
ンジスタは問題点を有する。以下に、その問題点を説明
する。

【０００７】これらのトランジスタの応答時間はゲート
・チャネル間の容量を充電あるいは放電してゲートを開
閉する時間と、電子がゲートからドレインに渉る空乏層
を走行する時間によって支配される。これらの時間のう
ちゲート・チャネル間容量の充放電時間は主としてゲー
ト・ソース間の容量と抵抗との積で決まるため、容量が
同じであれば該抵抗が低いほど短くなる。電子密度一定
あるいは不純物密度一定の条件では、電子移動度が高い
ほど該抵抗値が低くなるので、電子移動度が高い半導体
材料をチャネル層に用いることが高速化に繋がる。

【０００８】しかしながら、禁制帯幅が狭い材料ほど電
子移動度が高くなることから、電子移動度が高い材料の
選択は必然的に禁制帯幅が狭い材料の選択に繋がる。

【０００９】一方、半導体の電子雪崩による降伏電界は
略禁制帯幅に比例する。図９はIII−Ｖ化合物を主とす
るいくつかの材料の禁制帯幅と降伏電界強度の関係を示
す図である。図９において、プロットは衝突電離係数１
×１０⁴ ／ｃｍで降伏電界強度を定義した場合、上向き
矢印の頂点は衝突電離係数１×１０⁵ ／ｃｍで降伏電界
強度を定義した場合の降伏電界強度と禁制帯幅との関係
を示す。このように禁制帯幅が狭い（電子移動度が高
い）材料の選択は、降伏電界強度の低下に繋がりゲート
・ドレイン間の耐圧を低下させるという問題点があっ
た。しいて、ゲート・ドレイン間の耐圧を一定に保とう
とすれば、電界を低く抑えるためにより広い空乏層幅を
要することに繋がる。そのため、ゲート・ドレイン間空
乏層の電子走行時間が長くなる。

【００１０】ここで、従来のトランジスタにおける上記
問題点が生じる原因を考えると、トランジスタ内部にか
かる電界は場所により異なるにもかかわらず、従来のト
ランジスタではチャネル層２（図７）あるいはチャネル
層２と電子供給層９（図８）がソース側からドレイン側
に渉って一様な材料で作られており、このため降伏電界
強度も一様であることが原因であることが分かる。

【００１１】この発明は上記従来のトランジスタの問題
点を解決し、トランジスタの応答周波数・耐圧積を向上
せしめ、実用的耐圧を維持しつつ応答周波数上限を伸ば
すことを目的とするものである。したがって、超高速ト
ランジスタの性能向上を通じて、将来の超高速通信／情
報システムの性能向上（特に上限動作速度の向上）や品
質の向上をもたらすものである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
半導体層を含む基体にソース領域、ゲート領域、および
ドレイン領域が形成され、ゲート領域のチャネル層をゲ
ート領域に形成されたゲート電極により制御する電界効
果型の半導体装置において、前記チャネル層の禁制帯幅
をドレイン領域の禁制帯幅より狭くしたことを特徴とす
る半導体装置である。

【００１３】また、本発明の半導体装置は、前記チャネ
ル層の禁制帯幅が前記ソース領域近傍では狭く前記ドレ
イン領域近傍では広くこれらの間で滑らかに繋がる如く
徐々に変化していることを特徴とする半導体装置であ
る。また、前記半導体層が半絶縁性半導体基体であり、
前記チャネル層はｎ型半導体材料よりなり該基体上に直
接あるいはバッファ層を介して接しており、前記チャネ
ル層に接する前記ゲート電極と、前記ソース領域および
前記ドレイン領域に形成されたｎ型コンタクト層を有す
ることを特徴とする半導体装置である。また、前記チャ
ネル層に直接あるいはスペーサ層を介して接するｎ型電
子供給層を有する半導体装置である。

【００１４】本発明の半導体装置は、第１の禁制帯幅を
有する第１のｎ型半導体層と、第１の半導体層上に接す
る如く設けられた第２のｎ型半導体層と、第２の半導体
層上に接する如く設けられた第２の禁制帯幅を有する第
３のｎ型半導体層を有し、第２の半導体層の側面の少な
くとも一部分にショットキー障壁型ゲートが接している
電界効果型半導体装置において、第２のｎ型半導体層の
禁制帯幅が第１または第２の禁制帯幅より狭いことを特
徴とする半導体装置である。

【００１５】また、本発明の半導体装置は、該第１の禁
制帯幅が第２の禁制帯幅より広く、第２の半導体層の禁
制帯幅が前記第１と第２のの禁制帯幅と滑らかに繋がる
ごとく徐々に変化していることを特徴とする半導体装置
である。

【００１６】

【発明の実施の形態】本発明は以下に記載の特定の実施
の形態により説明されるが、本発明はここに説明される
実施の形態に限定されるものではない。当業者は本発明
の技術的範囲内で多様の変形が可能であることはいうま
でもない。

【００１７】本発明の実施の形態を以下に図１〜図６を
参照して説明する。図１は本発明の概念を説明するため
の断面構造図であり、図２は本発明のチャネル材料の禁
制帯幅の分布を示す図である。

【００１８】従来のトランジスタの問題点は、既に述べ
たように、構造的にはソース側からドレイン側に至る間
が一様な材料でできていることに起因している。この発
明は従来例の図７と異なり、図１に示すチャネル領域の
うちソース領域Ｂ１、ゲート領域Ｂ２、およびドレイン
領域Ｂ３について一様な禁制帯幅を有する材料で構成す
るのではなく、高い耐圧の必要されるドレイン領域Ｂ３
は禁制帯の幅が大きい材料で構成し、少なくともソース
領域Ｂ１は電子移動度が高い禁制帯の幅が小さい半導体
材料を用いて構成するものである。

【００１９】本発明は、特に望ましくは、図２に示すよ
うに、チャネル領域のうちソース側領域Ｂ１を禁制帯幅
は狭いが電子移動度が高い材料で構成し、ドレイン領域
Ｂ３を禁制帯幅が広く高い降伏電界が得られる材料で構
成し、且つ、Ｂ１とＢ３を繋ぐゲート下のチャネル領域
Ｂ２はソース側ではチャネル領域Ｂ１と、ドレイン側で
はチャネル領域Ｂ３と滑らかに繋がるように禁制帯幅を
分布させるものである。したがって、電子は移動度が高
いＢ１領域、禁制帯幅が徐々に変化している領域Ｂ２、
および禁制帯幅が広く降伏電界強度が高い領域Ｂ３を通
って流れることになる。

【００２０】図１ではウエハ表面に平行に電流が流れる
横型トランジスタの場合を示したが、図３には縦型トラ
ンジスタに本発明を適用した場合の概念図を示す。チャ
ネル領域１１はＢ１，Ｂ２，Ｂ３で示すように縦方向に
形成され、電子の流れ１２は矢印で示すように上部から
下部に向かう。このトランジスタは、それ自身がチャネ
ル領域Ｂ３を形成する例えばｎ型ＩｎＰからなるドレイ
ン層１０上に、ゲート部となるチャネル領域Ｂ２、およ
びソース部となるチャネル領域Ｂ１が形成された縦型ト
ランジスタとして構成される。そして、それぞれコンタ
クト層３を介してソース電極４およびドレイン電極６が
形成される。ゲート電極５はチャネル領域Ｂ２の側壁に
形成される。このゲート電極５は例えば基板表面前面に
電極材料を付着させた後、コーナ部分のエッチング速度
が低いことを利用してコーナ部分の金属を残すことによ
り形成することができる。

【００２１】図１と図３はＭＥＳＦＥＴあるいは静電誘
導トランジスタにたいして本発明を応用することのでき
る構造例であるが、図４に示すように高電子移動度トラ
ンジスタに対する本発明の応用も同様に行うことができ
る。図４において９は電子供給層であり電子供給層の禁
制帯幅はチャネル層のドレイン側領域Ｂ３と同等もしく
はそれ以上の禁制帯幅の材料で構成されることが望まし
い。

【００２２】ここで、この発明の実施に関して特に好ま
しいエピタキシャル成長技術について説明する。エピタ
キシャル成長においては、その組成が変化しても成長層
に応力が生じないよう結晶の格子定数が成長に伴って変
わらないことが望ましい。しかし、例えばＩｎＧａＡｓ
系の化合物半導体を用い、Ｉｎを徐々にＧａに置き換え
て禁制帯幅を増加させるような方法では、図５に示すよ
うに禁制帯の増加に伴って格子定数が小さくなることな
る。

【００２３】本発明を実施するに当たっては、上記のと
おり格子定数を一定に保ちつつ、禁制帯幅を変えること
が望ましい。格子定数を一定に保つ方法に関し、まず、
図３の縦型ＭＥＳＦＥＴの場合について説明する。この
ためには、例えば、ＩｎＰ基板を用いる。チャネルのソ
ース側領域Ｂ１をＩｎ_0.5 Ｇａ_0.5 Ａｓ、チャネルのド
レイン側領域Ｂ３をＩｎＰとし、その間の領域Ｂ２をＩ
ｎ_0.5 Ｇａ_0.5 Ａｓから図５に太破線で示される線に沿
ってＩｎＰに徐々に変わるＩｎ_x Ｇａ_(1-x) Ｐ_y Ａｓ
_(1-y) とすることで解決される。

【００２４】以上Ｉｎ_0.5 Ｇａ_0.5 ＡｓとＩｎＰの組合
わせについて説明したが、本発明は他のIII-V 族化合物
の組合わせ、例えばＡｌＡｓとＧａＡｓの組合わせ、Ａ
ｌＳｂとＧａＳｂの組合わせ、ＡｌＰとＧａＰの組合わ
せ等にも適用できるのは勿論である。

【００２５】次に、図１に示す横型トランジスタのチャ
ネル領域の製造方法の一例を示す。一般に、図１に示す
横型トランジスタの場合に、横方向に禁制帯幅を変える
ことは平坦なウエハ上では困難である。しかし、図６に
示す如く、例えばＳｉＯ₂ からなる選択的なマスク１３
を用いて半絶縁性ＩｎＰ基板１４のエッチングを行った
後にエピタキシャル成長を行うことで実現できる。エッ
チングはマスク１３の下部に凹部ができるように、基板
に対する横方向のエッチング速度が縦方向のエッチング
速度に比較し大きくなるような条件にて行う。マスク下
部に凹部内にエピタキシャル成長層１５を形成する。

【００２６】図６では、エピタキシャル成長は面ＰＱか
ら矢印Ｖ_glで示す如く横方向に進行する部分と、面ＱＲ
から矢印Ｖ_gvで示す如く縦方向に進行する部分とができ
るが、面ＰＱやＯＲの面方位、エピタキシャル成長の温
度とガス供給速度を変えることで成長速度比Ｖ_gl／Ｖ_gv
を制御することができる。実際に必要とされるソース・
ドレイン間寸法は１〜２μｍ程度であることから、マス
ク１３を使用する図６の選択エピタキシャル成長は、禁
制帯幅を横方向に変えていくことを除けば、通常の半導
体レーザ製造等で広く行われている選択エピタキシャル
成長技術を用いることができる。このようにしてエピタ
キシャル成長層１５内にチャネル領域Ｂ３，Ｂ２，Ｂ１
が順次横方向に形成される。

【００２７】ここに記載された本発明の実施の態様は単
なる一例であり、本発明の実施例は多様に変形される事
が可能である。なお、上記実施の態様では電界効果トラ
ンジスタおよび高電子移動度トランジスタへの適用につ
いて説明したが、例えば静電誘導トランジスタ等他の電
界効果形素子にも適用可能であり、ここに記載の効果と
同様の効果を発揮する。また、上記の説明ではショット
キ障壁ゲートを有するトランジスタについて述べたが、
絶縁膜を介する金属／絶縁膜／半導体型（ＭＩＳ構造）
トランジスタに適用しても同様の効果が得られることは
言うまでもない。したがって、本発明は本発明の技術的
範囲に含まれる全ての半導体装置を対象とするものであ
る。

【００２８】

【発明の効果】以上説明したように、この発明によれ
ば、チャネルのドレイン側領域Ｂ３に禁制帯幅が広い材
料を使うことで、ゲート・ドレイン間の空乏層幅を大き
くしなくとも耐圧を確保できることから、該空乏層の電
子走行時間を短くすることができる。また、ソース側に
ついては耐圧の制約を考慮せずに禁制帯幅が狭く電子移
動度が高い材料を使えることからゲートの充放電時間を
従来以上に短縮することができる。

【図面の簡単な説明】

【図１】本発明の概念を説明するための断面構造図。

【図２】本発明のチャネル材料の禁制帯幅の分布を示す
図

【図３】本発明による縦型ＭＥＳＦＥＴの断面構造図。

【図４】本発明の高電子移動度トランジスタへの適用例
を示す図。

【図５】III-V 化合物半導体の格子定数と禁制帯幅を示
す図。

【図６】選択エッチングされた半導体上への選択エピタ
キシャル成長を示す図。

【図７】従来のＧａＡｓ−ＭＥＳＦＥＴの断面構造摸式
図。

【図８】従来のＧａＡｓ高電子移動度トランジスタの断
面構造摸式図。

【図９】材料の禁制帯幅と降伏電界強度

【符号の説明】

１…半絶縁性ＧａＡｓ基板 ２…チャネル層 ３…コンタクト層 ４…ソース電極 ５…ゲート電極 ６…ドレイン電極 ７…電子の流れ ８…チャネル層 ９…電子供給層 １０…ノンドープドレイン層 １１…チャネル領域 １２…電子の流れ １３…マスク １４…半絶縁性ＩｎＰ基板 １５…エピタキシャル成長層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体層を含む基体にソース領域、ゲー
   ト領域、およびドレイン領域が形成され、ゲート領域の
   チャネル層をゲート領域に形成されたゲート電極により
   制御する電界効果型の半導体装置において、前記チャネ
   ル層の禁制帯幅をドレイン領域の禁制帯幅より狭くした
   ことを特徴とする半導体装置。
2. 【請求項２】 前記チャネル層の禁制帯幅が前記ソース
   領域近傍では狭く前記ドレイン領域近傍では広くこれら
   の間で滑らかに繋がる如く徐々に変化していることを特
   徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記半導体層は半絶縁性半導体基体であ
   り、前記チャネル層はｎ型半導体材料よりなり該基体上
   に直接あるいはバッファ層を介して接しており、そし
   て、前記チャネル層に接するゲート電極と、前記ソース
   領域および前記ドレイン領域に形成されたｎ型コンタク
   ト層を有することを特徴とする請求項１または請求項２
   に記載の半導体装置。
4. 【請求項４】 前記チャネル層に直接あるいはスペーサ
   層を介して接するｎ型電子供給層を有する請求項１乃至
   請求項３のいずれか１項記載の半導体装置。
5. 【請求項５】 第１の禁制帯幅を有する第１のｎ型半導
   体層と、第１の半導体層上に接する如く設けられた第２
   のｎ型半導体層と、第２の半導体層上に接する如く設け
   られた第２の禁制帯幅を有する第３のｎ型半導体層を有
   し、第２の半導体層の側面の少なくとも一部分にショッ
   トキー障壁型ゲートが接している電界効果型半導体装置
   において、第２のｎ型半導体層の禁制帯幅が第１または
   第２の禁制帯幅より狭いことを特徴とする半導体装置。
6. 【請求項６】 第１の禁制帯幅が第２の禁制帯幅より広
   く、第２の半導体層の禁制帯幅が前記第１と第２のの禁
   制帯幅と滑らかに繋がるごとく徐々に変化していること
   を特徴とする請求項５に記載の半導体装置。