JPH1187520A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体集積回路
チップのパッド配置に関する。The present invention relates to a pad arrangement of a semiconductor integrated circuit chip.
【０００２】[0002]
【従来の技術】半導体集積回路チップ内には集積回路が
形成されており、その集積回路と外部とのやりとりは、
チップ上に設けられたパッドと呼ばれる端子を介し、各
種の電気信号により行われる。2. Description of the Related Art An integrated circuit is formed in a semiconductor integrated circuit chip.
This is performed by various electric signals through terminals called pads provided on the chip.
【０００３】現在の集積回路チップの設計においては、
パッドが形成されるパッドエリアを特別に設け、パッド
エリアを確保した後に、集積回路を構成する回路素子や
回路ブロックが配置される回路エリア、および回路素子
どうしや回路ブロック部分どうしを電気的に接続する配
線が配置される配線エリアが確保されるようになってい
る。In the current design of integrated circuit chips,
A special pad area where pads are formed is provided, and after securing the pad area, the circuit area where the circuit elements and circuit blocks constituting the integrated circuit are arranged, and the circuit elements and circuit block portions are electrically connected. The wiring area in which the wiring to be arranged is arranged is secured.
【０００４】近時、集積回路チップの機能の複雑化に伴
って、回路エリアに比べて、チップ内に占める配線エリ
アの割合が増加してきた。その解決策として、配線の多
層化が推進され、配線が数層にわたって形成されるよう
になってきた。これにより、配線エリアの増加に伴うチ
ップ面積の増加は、抑制されている。In recent years, as the functions of integrated circuit chips have become more complicated, the proportion of the wiring area in the chip has increased as compared to the circuit area. As a solution, multilayer wiring has been promoted, and wiring has been formed over several layers. Thus, the increase in the chip area due to the increase in the wiring area is suppressed.
【０００５】また、回路エリアにおいては、トランジス
タなどの回路素子の微細化技術の進展、必要な回路素子
数をより少なくする回路設計、より効率的な回路レイア
ウトの実現などにより、回路素子数の急速な伸びに比
べ、回路エリアの増加は鈍化している。Also, in the circuit area, the number of circuit elements has been rapidly increased due to the progress of the miniaturization technology of circuit elements such as transistors, circuit design to reduce the number of required circuit elements, and realization of more efficient circuit layout. The increase in the circuit area is slowing down compared to the rapid growth.
【０００６】また、パッドエリアにおいては、ボンディ
ングマシンの高精度化が推進され、パッドサイズは、例
えば１００μｍ2 から６０μｍ2 以下まで小さくなって
きている。In the pad area, the precision of the bonding machine has been improved, and the pad size has been reduced, for example, from 100 μm 2 to 60 μm 2 or less.
【０００７】図１０（Ａ）は、従来の半導体集積回路装
置の平面図、図１０（Ｂ）は図１０（Ａ）中のＢ−Ｂ線
に沿う断面図である。図１０（Ａ）に示すように、パッ
ド１１０が配置されるパッドエリア１０２は、半導体基
板（チップ）１０１の縁に沿って環状に設定され、回路
エリア１０３は、環状のパッドエリア１０２の内側に設
定されている。配線エリア（図示せず）は、パッドエリ
ア１０２中から回路エリア１０３中にかけて設定され
る。FIG. 10A is a plan view of a conventional semiconductor integrated circuit device, and FIG. 10B is a sectional view taken along line BB in FIG. 10A. As shown in FIG. 10A, a pad area 102 on which a pad 110 is arranged is set in an annular shape along an edge of a semiconductor substrate (chip) 101, and a circuit area 103 is provided inside the annular pad area 102. Is set. The wiring area (not shown) is set from the pad area 102 to the circuit area 103.
【０００８】図１０（Ｂ）に示すように、回路エリア１
０３内の基板１０１には、集積回路を構成するための回
路素子が形成される。同図では、回路素子として、ＰＭ
ＯＳ１２１、ＮＭＯＳ１２２が示されている。ＰＭＯＳ
１２１およびＮＭＯＳ１２２は、第１層め層間絶縁膜１
３１上に形成された、第１層配線１４１を介して互いに
直列に接続され、ＣＭＯＳ型のインバータを構成してい
る。このインバータは、出力回路である。第１層配線１
４１は、第２層め層間絶縁膜１３２上に形成された、第
２層配線１４２に接続されている。第２層配線１４２
は、パッドエリア１０２まで延長され、ここで第３層め
層間絶縁膜１３３上に形成された、第３層配線１４３に
接続されている。第３層配線１４３は、基板１０１の端
部に向かって延長されている。第３層配線１４３は、パ
ッドエリア１０２において、第４層め層間絶縁膜１３４
上に形成された、第４層配線１４４に接続されている。
第４層配線１４４は、基板１０１の端部に向かって延長
され、パッドエリア１０２において、第５層め層間絶縁
膜１４５上に形成されたパッド１１０に接続されてい
る。[0008] As shown in FIG.
Circuit elements for forming an integrated circuit are formed on the substrate 101 in 03. In the figure, PM is used as a circuit element.
The OS 121 and the NMOS 122 are shown. PMOS
121 and NMOS 122 are the first-layer interlayer insulating film 1
31 are connected in series with each other via a first-layer wiring 141 formed on 31 to form a CMOS inverter. This inverter is an output circuit. First layer wiring 1
41 is connected to a second layer wiring 142 formed on the second layer interlayer insulating film 132. Second layer wiring 142
Are extended to the pad area 102, where they are connected to a third-layer wiring 143 formed on the third-layer interlayer insulating film 133. The third layer wiring 143 extends toward the end of the substrate 101. The third layer wiring 143 is formed in the pad area 102 in the fourth layer interlayer insulating film 134.
It is connected to the fourth layer wiring 144 formed thereon.
The fourth-layer wiring 144 extends toward the edge of the substrate 101 and is connected to the pad 110 formed on the fifth-layer interlayer insulating film 145 in the pad area 102.
【０００９】このようにして、回路エリア１０３の基板
１０１内に形成された出力回路は、パッドエリア１０２
内の層間絶縁膜１４５上に形成されたパッド１１０に、
チップ１の縁に向かって階段状に順次形成されたヴィア
ホール５２〜５５を介して接続されている。In this manner, the output circuit formed in the substrate 101 in the circuit area 103
The pad 110 formed on the interlayer insulating film 145 in the
These are connected via via holes 52 to 55 which are sequentially formed in steps toward the edge of the chip 1.
【００１０】しかし、パッド１１０のサイズが縮小され
てきているとはいえ、近年の集積回路の高度機能化、各
種機能集積の進展は加速度的である。現在、ボード上で
構築されているようなコンピュータシステムまでもが、
やがて１つの半導体チップの中に集積されようとしてい
る（システムオンシリコン技術）。[0010] However, although the size of the pad 110 has been reduced, the recent advancement of advanced functions of integrated circuits and integration of various functions is accelerating. Even computer systems that are currently built on boards,
Eventually, it will be integrated into one semiconductor chip (system-on-silicon technology).
【００１１】このような状況では、１つの半導体チップ
に形成されるパッド１１０の数は、加速度に増加してい
くすると予想される。このため、パッド１１０のサイズ
の縮小のみによるパッドエリア１０２の面積の増加の抑
制は、近く限界に達することが見込まれる。In such a situation, the number of pads 110 formed on one semiconductor chip is expected to increase with acceleration. For this reason, suppression of the increase in the area of the pad area 102 due to only the reduction in the size of the pad 110 is expected to reach a near limit.
【００１２】[0012]
【発明が解決しようとする課題】上記のように、集積回
路チップの高度機能化やシステムオンシリコン技術の進
展により、パッドの数は、今後、加速度的に増加すると
予想される。やがて、チップの面積を増加させる主たる
要因が、回路エリアや配線エリアの面積増に代わり、パ
ッドエリアの面積増となることが充分に考えられる。As described above, the number of pads is expected to increase at an accelerating rate in the future due to advanced functions of integrated circuit chips and advances in system-on-silicon technology. It is fully conceivable that the main factor for increasing the chip area soon will be the increase in the pad area instead of the increase in the circuit area and the wiring area.
【００１３】この発明は上記のような事情に鑑みてなさ
れたもので、その目的は、パッドの数が増加しても、チ
ップ面積の増加を抑制し得る半導体集積回路装置を提供
することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor integrated circuit device capable of suppressing an increase in chip area even when the number of pads increases. .
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置は、集積回路を
構成する回路素子が形成される主要な表面の全面を、集
積回路を配置する回路エリアとした半導体基板と、この
半導体基板の主要な表面の上に順次形成された複数の層
間絶縁膜と、これら複数の層間絶縁膜の各間に各々形成
された内部配線層と、前記複数の層間絶縁膜のうち、最
も上層の層間絶縁膜上に配置され、前記回路エリアの上
方にオーバーラップするパッドと、前記回路エリアに配
置された入力／出力回路と、前記複数の層間絶縁膜それ
ぞれに形成された、前記パッドと前記入力／出力回路と
を前記内部配線層各々を介して電気的に接続するための
開孔部とを具備することを特徴としている。In order to achieve the above object, in a semiconductor integrated circuit device according to the present invention, an integrated circuit is arranged on the entire main surface on which circuit elements constituting an integrated circuit are formed. A semiconductor substrate serving as a circuit area; a plurality of interlayer insulating films sequentially formed on a main surface of the semiconductor substrate; an internal wiring layer formed between each of the plurality of interlayer insulating films; A pad which is disposed on an uppermost one of the interlayer insulating films and overlaps above the circuit area; an input / output circuit disposed in the circuit area; and the plurality of interlayer insulating films, respectively. And an opening formed in the pad for electrically connecting the pad and the input / output circuit via each of the internal wiring layers.
【００１５】また、前記層間絶縁膜のうち、最も上層の
層間絶縁膜と前記パッドとの間には衝撃緩和材が設けら
れていることを特徴としている。また、前記パッドは前
記入力／出力回路の上方にオーバーラップして配置さ
れ、前記入力／出力回路から前記パッドに向かって垂直
な方向に、前記開孔部が配置されていることを特徴とし
ている。[0015] The semiconductor device is characterized in that a shock absorbing material is provided between the pad and the uppermost interlayer insulating film among the interlayer insulating films. Further, the pad is arranged so as to overlap above the input / output circuit, and the opening is arranged in a direction perpendicular to the pad from the input / output circuit. .
【００１６】また、前記開孔部は、前記入力／出力回路
から前記パッドに向かって垂直な方向に順次、千鳥状に
形成されていることを特徴としている。また、前記パッ
ドは前記基板の主要な表面の上方に、前記チップの全て
の辺、（ｂ）前記チップの互いに対向する２辺、（ｃ）
前記チップの中心線のいずれかに沿って配置されている
ことを特徴としている。Further, the apertures are formed in a zigzag pattern in the direction perpendicular to the pad from the input / output circuit. The pads are located above the main surface of the substrate on all sides of the chip; (b) two opposing sides of the chip; (c)
It is characterized by being arranged along one of the center lines of the chip.
【００１７】また、前記基板の主要な表面の上方に配置
されたパッドは複数の列を含むことを特徴としている。
また、前記チップの主要な表面の上方に複数の列に配置
されたパッドは千鳥状に配列されていることを特徴とし
ている。Further, the pad arranged above the main surface of the substrate includes a plurality of rows.
Further, pads arranged in a plurality of rows above a main surface of the chip are arranged in a staggered manner.
【００１８】また、前記パッドは、実使用時に使用され
るパッドの他、テスト時に使用されるテスト用パッド、
不良解析時に使用されるモニター用パッドのいずれかを
少なくとも含むことを特徴としている。また、前記パッ
ドの上に、導電性バンプが形成されていることを特徴と
している。In addition to the pads used in actual use, the pads are test pads used in testing.
It is characterized by including at least one of monitoring pads used at the time of failure analysis. Further, a conductive bump is formed on the pad.
【００１９】[0019]
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１（Ａ）は、この発明
の第１の実施形態に係る半導体集積回路チップの平面
図、図１（Ｂ）は、図１（Ａ）に示すＢ−Ｂ線に沿う断
面図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1A is a plan view of a semiconductor integrated circuit chip according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line BB shown in FIG.
【００２０】図１（Ａ）、（Ｂ）に示すように、Ｐ型シ
リコン基板１の回路素子が形成される主要な表面は、全
て回路エリア２とされている。基板１の主要な表面の上
には、第１層め層間絶縁膜３１〜第５層め層間絶縁膜３
５が順次形成されている。第１層め層間絶縁膜３１と第
２層め層間絶縁膜３２との間には、第１層内部配線４１
-1が形成され、第２層め層間絶縁膜３２と第３層め層間
絶縁膜３３との間には、第２層内部配線４２-1が形成さ
れ、…、第４層め層間絶縁膜３４と最も上層の第５層め
層間絶縁膜３５との間には第４層め内部配線４４-1が形
成されている。第５層め層間絶縁膜３５の上には、感光
性ポリイミド膜３６を介してパッド１０が形成されてい
る。感光性ポリイミド膜３６は、パッド１０に図示せぬ
ワイヤがボンディングされた時の衝撃を緩和する衝撃緩
和材である。また、パッド１０は、特に図１（Ａ）に示
すように、回路エリア２の上方にオーバーラップして形
成されている。As shown in FIGS. 1A and 1B, the main surface of the P-type silicon substrate 1 on which circuit elements are formed is all a circuit area 2. On the main surface of the substrate 1, a first interlayer insulating film 31 to a fifth interlayer insulating film 3
5 are sequentially formed. A first-layer internal wiring 41 is provided between the first-layer interlayer insulating film 31 and the second-layer interlayer insulating film 32.
-1, a second-layer internal wiring 42-1 is formed between the second-layer interlayer insulating film 32 and the third-layer interlayer insulating film 33,..., A fourth-layer interlayer insulating film A fourth-layer internal wiring 44-1 is formed between the first interlayer insulating film 34 and the uppermost fifth-layer interlayer insulating film 35. The pad 10 is formed on the fifth interlayer insulating film 35 via a photosensitive polyimide film 36. The photosensitive polyimide film 36 is an impact-reducing material that relieves the impact when a wire (not shown) is bonded to the pad 10. Further, the pad 10 is formed so as to overlap above the circuit area 2 as shown in FIG.
【００２１】図１（Ｂ）の断面には、回路素子として、
ＰＭＯＳ２１、ＮＭＯＳ２２が示されている。第１層め
層間絶縁膜３１には、ＰＭＯＳ２１のＰ型ドレイン領域
に通じるコンタクトホール５１-1、ＮＭＯＳ２２のＮ型
ドレイン領域に通じるコンタクトホール５１-2が形成さ
れている。ＰＭＯＳ２１およびＮＭＯＳ２２のドレイン
は、これらコンタクトホール５１-1、５１-2を介し、第
１層内部配線４１-1によって互いに接続され、さらにＰ
ＭＯＳ２１およびＮＭＯＳ２２のゲートは、図１（Ｂ）
の断面には示されない箇所で互いに接続されて、ＣＭＯ
Ｓ型のインバータを構成している。このインバータは、
出力回路である。図１（Ｃ）はこの出力回路の回路図で
ある。第２層め層間絶縁膜３２には、第１層内部配線４
１-1に通じるヴィアホール５２-1が形成され、第２層内
部配線４２-1は、ヴィアホール５２-1を介して第１層内
部配線４１-1に接続されている。第３層め層間絶縁膜３
３には、第２層内部配線４２-1に通じるヴィアホール５
３-1が形成され、第３層内部配線４３-1は、ヴィアホー
ル５３-1を介して第２層内部配線４２-1に接続され、同
様に、第４層め層間絶縁膜３４には、第３層内部配線４
３-1に通じるヴィアホール５４-1が形成され、第４層内
部配線４４-1は、ヴィアホール５４-1を介して第３層内
部配線４３-1に接続されている。第５層め層間絶縁膜３
５および感光性ポリイミド膜３６には、第４層内部配線
４４-1に通じるヴィアホール５５-1が形成され、パッド
１０は、ヴィアホール５５-1を介して第４層内部配線４
４-1に接続されている。このようにして、パッド１０
は、出力回路の出力ノード（第１層内部配線４１-1）に
電気的に接続される。In the cross section of FIG. 1B, as a circuit element,
A PMOS 21 and an NMOS 22 are shown. In the first interlayer insulating film 31, a contact hole 51-1 leading to the P-type drain region of the PMOS 21 and a contact hole 51-2 leading to the N-type drain region of the NMOS 22 are formed. The drains of the PMOS 21 and the NMOS 22 are connected to each other by the first-layer internal wiring 41-1 through the contact holes 51-1 and 51-2.
The gates of the MOS 21 and the NMOS 22 are shown in FIG.
Are connected to each other at points not shown in the cross section of
It constitutes an S-type inverter. This inverter is
Output circuit. FIG. 1C is a circuit diagram of this output circuit. The second-layer interlayer insulating film 32 includes a first-layer internal wiring 4
A via hole 52-1 leading to 1-1 is formed, and the second layer internal wiring 42-1 is connected to the first layer internal wiring 41-1 via the via hole 52-1. Third interlayer insulating film 3
3 is a via hole 5 communicating with the second layer internal wiring 42-1.
3-1 is formed, the third-layer internal wiring 43-1 is connected to the second-layer internal wiring 42-1 through the via hole 53-1. , Third layer internal wiring 4
A via hole 54-1 leading to 3-1 is formed, and the fourth layer internal wiring 44-1 is connected to the third layer internal wiring 43-1 via the via hole 54-1. Fifth interlayer insulating film 3
5 and the photosensitive polyimide film 36, a via hole 55-1 communicating with the fourth-layer internal wiring 44-1 is formed, and the pad 10 is connected to the fourth-layer internal wiring 4-4 via the via hole 55-1.
4-1. Thus, the pad 10
Are electrically connected to an output node of the output circuit (first-layer internal wiring 41-1).
【００２２】また、ヴィアホール５２-1〜５５-1は、出
力回路内の回路素子、即ちＰＭＯＳ２１とＮＭＯＳ２２
とを素子分離するために基板１に形成されたフィールド
絶縁膜５の上方に、出力回路からパッド１０に向かって
垂直な方向に配置される。さらにパッド１０は、ＰＭＯ
Ｓ２１、ＮＭＯＳ２２、出力回路の出力ノード（第１層
内部配線４１-1）の上方に、オーバーラップされる。こ
れらにより、多層配線構造において、出力回路の出力ノ
ード（第１層内部配線４１-1）とパッド１０とを最短距
離で接続することができる。The via holes 52-1 to 55-1 are provided with circuit elements in the output circuit, that is, the PMOS 21 and the NMOS 22.
Are arranged in a direction perpendicular to the pad 10 from the output circuit above the field insulating film 5 formed on the substrate 1 to separate the elements. Further, pad 10 is a PMO
S21, the NMOS 22, and the output node of the output circuit (the first layer internal wiring 41-1) are overlapped. Thus, in the multilayer wiring structure, the output node (first-layer internal wiring 41-1) of the output circuit and the pad 10 can be connected with the shortest distance.
【００２３】さらに、ヴィアホール５２-1〜５５-1は、
出力回路からパッド１０に向かって垂直な方向に順次、
互いに重なり合わないように千鳥状にずらされて形成さ
れている。これにより、ヴィアホール５３-1〜５５-1を
順次、内部配線４２-1〜４４-1それぞれの平坦な部分に
形成でき、ヴィアホール５３-1〜５５-1内の埋め込み不
良などの事情を解消でき、多層配線構造において、出力
回路の出力ノード（第１層内部配線４１-1）とパッド１
０との間の接続不良の発生を抑制することができる。Further, the via holes 52-1 to 55-1 are:
In the direction perpendicular to the pad 10 from the output circuit,
They are staggered so as not to overlap each other. As a result, the via holes 53-1 to 55-1 can be sequentially formed on the flat portions of the internal wirings 42-1 to 44-1 to reduce the situation such as a defective filling in the via holes 53-1 to 55-1. In the multilayer wiring structure, the output node of the output circuit (the first layer internal wiring 41-1) and the pad 1
It is possible to suppress the occurrence of a connection failure with 0.
【００２４】また、図１（Ｂ）、（Ｃ）には出力回路の
例を示したが、入力回路においても、この発明は適用さ
れる。図２（Ａ）は入力回路の断面図である。FIGS. 1B and 1C show an example of an output circuit, but the present invention is also applicable to an input circuit. FIG. 2A is a cross-sectional view of the input circuit.
【００２５】図２（Ａ）に示すように、ＰＭＯＳ２４、
ＮＭＯＳ２５が示されている。第１層め層間絶縁膜３１
にはＰＭＯＳ２４のゲートに通じるコンタクトホール５
１-3、ＮＭＯＳ２５のゲートに通じるコンタクトホール
５１-4が形成されている。ＰＭＯＳ２４およびＮＭＯＳ
２５のゲートは、第１層め層間絶縁膜３１に形成された
コンタクトホール５１-1、５１-2を介し、第１層内部配
線４１-2によって互いに接続されている。また、ＰＭＯ
Ｓ２４およびＮＭＯＳ２５のドレインは、第１層め層間
絶縁膜３１に形成されたコンタクトホール５１-5、５１
-6を介し、第１層内部配線４１-3によって互いに接続さ
れている。これにより、入力回路である、ＣＭＯＳ型の
インバータを構成している。図２（Ｃ）はこの入力回路
の回路図である。第２層め層間絶縁膜３２には、第１層
内部配線４１-2に通じるヴィアホール５２-2が形成さ
れ、第２層内部配線４２-2は、ヴィアホール５２-2を介
して第１層内部配線４１-2に接続されている。第３層め
層間絶縁膜３３には、第２層内部配線４２-2に通じるヴ
ィアホール５３-2が形成され、第３層内部配線４３-2
は、ヴィアホール５３-2を介して第２層内部配線４２-2
に接続され、同様に、第４層め層間絶縁膜３４には、第
３層内部配線４３-2に通じるヴィアホール５４-2が形成
され、第４層内部配線４４-2は、ヴィアホール５４-2を
介して第３層内部配線４３-2に接続されている。第５層
め層間絶縁膜３５および感光性ポリイミド膜３６には、
第４層内部配線４４-2に通じるヴィアホール５５-2が形
成され、パッド１０は、ヴィアホール５５-2を介して第
４層内部配線４４-2に接続されている。このようにし
て、パッド１０は、入力回路の入力ノード（第１層内部
配線４１-2）に電気的に接続される。As shown in FIG. 2A, the PMOS 24,
NMOS 25 is shown. First interlayer insulating film 31
A contact hole 5 leading to the gate of the PMOS 24
1-3, a contact hole 51-4 communicating with the gate of the NMOS 25 is formed. PMOS 24 and NMOS
The 25 gates are connected to each other by a first layer internal wiring 41-2 via contact holes 51-1 and 51-2 formed in the first layer interlayer insulating film 31. Also, PMO
The drains of S24 and NMOS 25 are connected to contact holes 51-5, 51 formed in the first interlayer insulating film 31.
-6 are connected to each other by a first-layer internal wiring 41-3. Thus, a CMOS inverter as an input circuit is configured. FIG. 2C is a circuit diagram of the input circuit. In the second-layer interlayer insulating film 32, a via hole 52-2 leading to the first-layer internal wiring 41-2 is formed, and the second-layer internal wiring 42-2 is formed in the first layer via the via hole 52-2. It is connected to the layer internal wiring 41-2. Via holes 53-2 communicating with the second-layer internal wiring 42-2 are formed in the third-layer interlayer insulating film 33, and the third-layer internal wiring 43-2 is formed.
Is a second layer internal wiring 42-2 through a via hole 53-2.
Similarly, a via hole 54-2 is formed in the fourth interlayer insulating film 34 so as to communicate with the third layer internal wiring 43-2, and the fourth layer internal wiring 44-2 is formed in the via hole 54. -2 is connected to the third-layer internal wiring 43-2 via the -2. The fifth interlayer insulating film 35 and the photosensitive polyimide film 36 include
A via hole 55-2 communicating with the fourth layer internal wiring 44-2 is formed, and the pad 10 is connected to the fourth layer internal wiring 44-2 through the via hole 55-2. In this manner, the pad 10 is electrically connected to the input node (the first-layer internal wiring 41-2) of the input circuit.
【００２６】また、ヴィアホール５２- ２〜５５- ２
は、ヴィアホール５２-1〜５５-1と同様に、ＰＭＯＳ２
４とＮＭＯＳ２５とを素子分離するフィールド絶縁膜５
の上方に、入力回路からパッド１０に向かって垂直な方
向に配置され、パッド１０は、ＰＭＯＳ２４、ＮＭＯＳ
２５、入力回路の入力ノード（第１層内部配線４１-2）
の上方に、オーバーラップされる。Also, via holes 52-2 to 55-2
Is a PMOS2 like the via holes 52-1 to 55-1.
Field insulating film 5 for isolating element 4 from NMOS 25
Are arranged above the input circuit in a direction perpendicular to the pad 10 from the input circuit.
25, input node of input circuit (first layer internal wiring 41-2)
Are overlapped.
【００２７】また、ヴィアホール５２-2〜５５-2もま
た、ヴィアホール５２-1〜５５-1と同様に、入力回路か
らパッド１０に向かって垂直な方向に順次、千鳥状に形
成される。Similarly to via holes 52-1 to 55-1, via holes 52-2 to 55-2 are also formed in a staggered manner in the direction perpendicular to the pad 10 from the input circuit. .
【００２８】このような第１の実施形態によれば、パッ
ド１０を、回路エリア２の上方にオーバーラップさせる
ので、従来のように回路エリアの周囲に、パッドエリア
がない。このため、図１（Ａ）に示すように、この発明
が適用されたチップ１は、回路エリア２に形成される回
路を従来のチップ１０１と同じとした場合には、従来の
チップ１０１に比べて、その面積を小さくすることがで
きる。According to the first embodiment, the pads 10 overlap the circuit area 2 so that there is no pad area around the circuit area as in the related art. Therefore, as shown in FIG. 1A, in the chip 1 to which the present invention is applied, when the circuit formed in the circuit area 2 is the same as the conventional chip 101, the chip 1 Thus, the area can be reduced.
【００２９】また、多層配線構造の場合、従来では、図
１０（Ｂ）に示すように、出力回路とパッド１１０との
電気的接続経路が、チップ１０１の縁に向かって斜め方
向に傾いてしまう。このため、出力回路とパッド１１０
とを接続する配線の長さが長くなる事情がある。In the case of a multilayer wiring structure, conventionally, as shown in FIG. 10B, the electrical connection path between the output circuit and the pad 110 is inclined obliquely toward the edge of the chip 101. . Therefore, the output circuit and the pad 110
There is a situation that the length of the wiring connecting the and becomes longer.
【００３０】これに対して、第１の実施形態では、入力
回路／出力回路の上方にパッド１０を配置でき、これら
の電気的接続経路を、入力回路／出力回路からパッド１
０に向かって垂直な方向に設けることができる。このた
め、入力回路／出力回路とパッド１０とを接続する配線
の長さを短くできる。On the other hand, in the first embodiment, the pad 10 can be arranged above the input circuit / output circuit, and these electrical connection paths are connected from the input circuit / output circuit to the pad 1.
It can be provided in a direction perpendicular to zero. Therefore, the length of the wiring connecting the input circuit / output circuit and the pad 10 can be reduced.
【００３１】現在、半導体集積回路の電源電圧は、回路
素子の微細化にしたがって低下する傾向にある。電源電
圧を低くすることは、回路素子の微細化に有効である反
面、配線長に起因した信号遅延を顕著化させるなど、好
ましくない事情も招いている。このような好ましくない
事情は、例えば集積回路の特性を十分でないものとし、
製品の歩留りを落とす原因となる。At present, the power supply voltage of a semiconductor integrated circuit tends to decrease as circuit elements become finer. Reducing the power supply voltage is effective for miniaturization of circuit elements, but also causes unfavorable circumstances such as increasing signal delay due to the wiring length. Such unfavorable circumstances, for example, make the characteristics of the integrated circuit inadequate,
It may cause a decrease in product yield.
【００３２】これに対して、第１の実施形態では、入力
回路／出力回路とパッド１０との間の配線長を短くでき
るので、電源電圧を低下させても、図１０（Ｂ）に示し
たような装置に比べて、配線長に起因する信号遅延によ
る事情を軽減でき、製品の歩留りの低下を抑制すること
ができる。On the other hand, in the first embodiment, since the wiring length between the input circuit / output circuit and the pad 10 can be shortened, even if the power supply voltage is lowered, the circuit shown in FIG. Compared with such a device, the situation due to signal delay due to the wiring length can be reduced, and a decrease in product yield can be suppressed.
【００３３】また、回路エリアの周囲にパッドエリアを
設ける従来の構成では、パッド数が多く、パッドエリア
を縮小できなかった場合、回路エリア内の回路素子の微
細化が達成されたとしても、チップの面積を小さくする
ことは不可能である。パッドエリアによって、チップの
面積が律速されてしまうためである。In the conventional configuration in which a pad area is provided around the circuit area, if the number of pads is large and the pad area cannot be reduced, even if the miniaturization of circuit elements in the circuit area is achieved, It is not possible to reduce the area of. This is because the area of the chip is determined by the pad area.
【００３４】これに対して、第１の実施形態では、回路
エリア２の上方の全てを、パッド１０を配置するパッド
エリアとすることができるので、チップの面積がパッド
エリアによって律速される事情を、従来の構成よりも緩
和することができる。よって、パッド数が多くなった場
合でも、チップの面積を小さくすることが可能となる。On the other hand, in the first embodiment, the entire area above the circuit area 2 can be used as the pad area for arranging the pad 10, so that the area of the chip is limited by the pad area. , Can be reduced as compared with the conventional configuration. Therefore, even when the number of pads increases, the area of the chip can be reduced.
【００３５】さらに、パッドを多数配置できるので、実
使用時に使用されるパッドの他、工場内で使用されるよ
うなパッド、例えばテスト時に使用されるテスト用パッ
ド、あるい不良の解析などを目的として形成されるモニ
ター用パッドなども、チップ面積を増加させずに付加す
ることもできる。Further, since a large number of pads can be arranged, in addition to pads used in actual use, pads used in a factory, for example, test pads used in testing, failure analysis, etc. A monitor pad formed as a chip can be added without increasing the chip area.
【００３６】また、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、FLAS
H-ＥＥＰＲＯＭなどを１チップ化してしまう、システム
オンシリコン技術では、テスト時間の短縮を図るため
に、ＣＰＵのテスト、ＳＲＡＭのテスト、ＤＲＡＭのテ
スト、FLASH-ＥＥＰＲＯＭのテストを同時に並列して行
うことも考えられる。このような場合には、実際に使用
されるパッドの他、ＣＰＵテスト用、ＳＲＡＭテスト
用、ＤＲＡＭテスト用、FLASH-ＥＥＰＲＯＭテスト用の
パッドが別途必要である。これは、テスト用パッドの数
を爆発的に増加させる。CPU, SRAM, DRAM, FLAS
In the system-on-silicon technology, in which the H-EEPROM is integrated into one chip, the CPU test, the SRAM test, the DRAM test, and the FLASH-EEPROM test must be performed simultaneously in parallel to shorten the test time. Is also conceivable. In such a case, pads for CPU test, SRAM test, DRAM test, and FLASH-EEPROM test are separately required in addition to the pads actually used. This explosively increases the number of test pads.
【００３７】このような場合に対しても、第１の実施形
態では、回路エリア２の上方の全てを、パッド１０を配
置するパッドエリアにできるために、パッド数の増加に
伴ったチップ面積の増加を抑制しつつ、対応することが
できる。Even in such a case, in the first embodiment, the entire area above the circuit area 2 can be used as the pad area for arranging the pads 10, so that the chip area with the increase in the number of pads is reduced. It is possible to respond while suppressing the increase.
【００３８】また、第１の実施形態では、パッド１０の
下に衝撃緩和材を設けているので、テスト時のプローブ
針の針圧などによる機械的な衝撃を緩和でき、回路エリ
ア２に形成された回路素子、配線等がダメージを被るお
それも軽減される。In the first embodiment, since the shock absorbing material is provided under the pad 10, the mechanical shock due to the stylus pressure of the probe needle at the time of the test can be reduced and the shock absorbing material is formed in the circuit area 2. The possibility that circuit elements, wirings, and the like that have been damaged may be reduced.
【００３９】図３、図４はそれぞれこの発明の第２の実
施形態に係る半導体集積回路装置の断面図である。図
３、図４において、図１（Ｂ）と同一の部分に同じ参照
符号を付す。FIGS. 3 and 4 are cross-sectional views of a semiconductor integrated circuit device according to a second embodiment of the present invention. 3 and 4, the same parts as those in FIG. 1B are denoted by the same reference numerals.
【００４０】パッド１０と配線４４-1とのコンタクト抵
抗を低減するために、層間絶縁膜３５、ポリイミド膜３
６に形成されるヴィアホール５５-1の数を、図３に示す
ように、５５-1a 、５５-1b の２つとしても良く、ま
た、図４に示すように、５５-1a 、５５-1b 、５５-1c
の３つとしても良い。In order to reduce the contact resistance between the pad 10 and the wiring 44-1, the interlayer insulating film 35, the polyimide film 3
6, the number of via holes 55-1 may be two, that is, 55-1a and 55-1b as shown in FIG. 3, and as shown in FIG. 4, 55-1a and 55-1b. 1b, 55-1c
It is good also as three.
【００４１】図５（Ａ）はこの発明の第３の実施形態に
係る半導体集積回路装置の平面図、図５（Ｂ）は比較例
の平面図である。第１の実施形態では、パッド１０を、
チップ１の主要な表面の上方に、チップ１の全ての辺に
沿って配置した。FIG. 5A is a plan view of a semiconductor integrated circuit device according to a third embodiment of the present invention, and FIG. 5B is a plan view of a comparative example. In the first embodiment, the pad 10 is
Above the main surface of chip 1, along all sides of chip 1.
【００４２】これを、図５（Ａ）に示すように、パッド
１０をチップ１の互いに対向する２辺に沿って配置する
ようにしても良い。このようにしても、図５（Ｂ）に示
すように、従来では、パッド列に交差する方向のチップ
１０１の幅が、“回路エリア１０２の幅ａ１＋パッドエ
リア１０３の幅ｂ１×２”となるが、この発明によれ
ば、図５（Ａ）に示すように、パッド列に交差する方向
のチップ１の幅が“幅ａ１”だけで済み、チップの面積
を縮小することができる。As shown in FIG. 5A, the pads 10 may be arranged along two opposing sides of the chip 1. Even in this case, as shown in FIG. 5B, conventionally, the width of the chip 101 in the direction intersecting with the pad row is “the width a1 of the circuit area 102 + the width b1 × 2 of the pad area 103”. However, according to the present invention, as shown in FIG. 5A, the width of the chip 1 in the direction intersecting with the pad row only needs to be “width a1”, and the area of the chip can be reduced.
【００４３】図６（Ａ）はこの発明の第４の実施形態に
係る半導体集積回路装置の平面図、図６（Ｂ）は比較例
の平面図である。図６（Ａ）に示すように、パッド１０
をチップ１の中心線に沿って配置するようにしても良
い。FIG. 6A is a plan view of a semiconductor integrated circuit device according to a fourth embodiment of the present invention, and FIG. 6B is a plan view of a comparative example. As shown in FIG.
May be arranged along the center line of the chip 1.
【００４４】このようにしても、図６（Ｂ）に示すよう
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリ
ア１０３の幅ｂ１”となるが、この発明によれば、図６
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が、“幅ａ２×２”だけで済む。Even in this case, as shown in FIG. 6B, conventionally, the chip 101 in the direction intersecting the pad row
Is “the width a2 × 2 of the circuit area 102 + the width b1 of the pad area 103” according to the present invention.
As shown in (A), the width of the chip 1 in the direction intersecting the pad row only needs to be “width a2 × 2”.
【００４５】図７（Ａ）はこの発明の第５の実施形態に
係る半導体集積回路装置の平面図、図７（Ｂ）は比較例
の平面図である。図７（Ａ）に示すように、パッド１０
をチップ１の全ての辺に配置する場合、複数の列となる
ように配置するようにしても良い。また、パッド１０を
複数の列で配置する場合には、図７（Ａ）に示すよう
に、千鳥状に配置されることが好ましい。FIG. 7A is a plan view of a semiconductor integrated circuit device according to a fifth embodiment of the present invention, and FIG. 7B is a plan view of a comparative example. As shown in FIG.
May be arranged in a plurality of rows in the case where chips are arranged on all sides of the chip 1. When the pads 10 are arranged in a plurality of rows, they are preferably arranged in a staggered manner as shown in FIG.
【００４６】このようにしても、図７（Ｂ）に示すよう
に、従来では、一つの辺に沿ったチップ１０１の幅が
“回路エリア１０２の幅ａ３＋パッドエリア１０３の幅
ｂ２×２”、これに交差する方向のチップ１０１の幅が
“回路エリア１０２の幅ａ４＋パッドエリア１０３の幅
ｂ２×２”となっていたが、この発明によれば、図７
（Ａ）に示すように、それぞれ“幅ａ３”、“幅ａ４”
だけで済み、チップ面積を縮小させることができる。Even in this case, as shown in FIG. 7B, conventionally, the width of the chip 101 along one side is "the width a3 of the circuit area 102 + the width b2 × 2 of the pad area 103", Although the width of the chip 101 in the direction intersecting with the width is “the width a4 of the circuit area 102 + the width b2 × 2 of the pad area 103”, according to the present invention, FIG.
As shown in (A), “width a3” and “width a4”
Only the chip area can be reduced.
【００４７】図８（Ａ）はこの発明の第６の実施形態に
係る半導体集積回路装置の平面図、図８（Ｂ）は比較例
の平面図である。図８（Ａ）に示すように、パッド１０
をチップ１の互いに対向する２辺に沿って、複数の列と
なるように配置するようにしても良い。そして、好まし
くは、図８（Ａ）に示すように、千鳥状に配置する。FIG. 8A is a plan view of a semiconductor integrated circuit device according to a sixth embodiment of the present invention, and FIG. 8B is a plan view of a comparative example. As shown in FIG.
May be arranged in a plurality of rows along two opposing sides of the chip 1. Then, preferably, they are arranged in a staggered manner as shown in FIG.
【００４８】このようにしても、図８（Ｂ）に示すよう
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ１＋パッドエリア１
０３の幅ｂ２×２”となるが、この発明によれば、図８
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が“幅ａ１”だけで済み、チップの面積を縮小す
ることができる。Even in this case, as shown in FIG. 8B, conventionally, the chip 101 in the direction intersecting the pad row
Is “the width a1 of the circuit area 102 + the pad area 1”.
03 has a width b2 × 2 ″, but according to the present invention, FIG.
As shown in (A), the width of the chip 1 in the direction intersecting with the pad row only needs to be “width a1”, and the area of the chip can be reduced.
【００４９】図９（Ａ）はこの発明の第７の実施形態に
係る半導体集積回路装置の平面図、図９（Ｂ）は比較例
の平面図である。図９（Ａ）に示すように、パッド１０
をチップ１の中心線に沿って、複数の列に配置するよう
にしても良い。そして、好ましくは、千鳥状に配置す
る。FIG. 9A is a plan view of a semiconductor integrated circuit device according to a seventh embodiment of the present invention, and FIG. 9B is a plan view of a comparative example. As shown in FIG.
May be arranged in a plurality of rows along the center line of the chip 1. And, preferably, they are arranged in a staggered manner.
【００５０】このようにしても、図９（Ｂ）に示すよう
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリ
ア１０３の幅ｂ３”となるが、この発明によれば、図９
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が、“幅ａ２×２”だけで済む。Even in this case, as shown in FIG. 9B, conventionally, the chip 101 in the direction intersecting the pad row
Is “the width a2 × 2 of the circuit area 102 + the width b3 of the pad area 103” according to the present invention.
As shown in (A), the width of the chip 1 in the direction intersecting the pad row only needs to be “width a2 × 2”.
【００５１】また、第１〜第７の実施形態において、パ
ッド１０と図示せぬリードとは、ボンディングワイヤに
よって接続する他、パッド１０の上に、導電性バンプ、
例えばボール状ハンダなどを形成し、これを介してリー
ドに接続されるようにしても良い。導電性バンプにより
パッド１０をリードに接続する方式は、例えば図７〜図
９に示すように、パッド１０が互いに近接して複数の列
を為している場合、あるいはチップ１の主要な表面の全
面上方にパッド１０が配置される場合に、特に有効であ
る。また、このようなパッド配置に有効な接続方式とし
ては、導電性バンプの他、多重（多列）ワイヤボンディ
ング方式があり、これが用いられても良い。In the first to seventh embodiments, the pad 10 is connected to a lead (not shown) by a bonding wire.
For example, a ball-shaped solder or the like may be formed and connected to the lead via this. The method of connecting the pads 10 to the leads by the conductive bumps is, for example, as shown in FIGS. 7 to 9, when the pads 10 are in a plurality of rows close to each other, or when the main surface of the chip 1 is This is particularly effective when the pad 10 is arranged over the entire surface. In addition, as a connection method effective for such pad arrangement, there is a multiple (multi-row) wire bonding method in addition to the conductive bumps, and this may be used.
【００５２】また、リードとしては、通常の低抵抗金属
薄板からなるリードフレームが使用される他、フレキシ
ブル絶縁性テープ上に低抵抗金属箔からなるリードパタ
ーンを形成したＴＡＢテープが使用されても良い。リー
ドフレームを用いる場合には、ボンディングワイヤによ
る接続が好ましく、ＴＡＢテープを用いる場合には、導
電性バンプが好ましい。As the leads, a lead frame made of a normal low-resistance metal thin plate is used, or a TAB tape in which a lead pattern made of a low-resistance metal foil is formed on a flexible insulating tape may be used. . When using a lead frame, connection by bonding wires is preferable, and when using a TAB tape, conductive bumps are preferable.
【００５３】また、この発明に係る半導体集積回路装置
のパッケージとしては、通常のモールディング樹脂を使
用したパッケージの他、ＣＳＰやＰＧＡ、ＢＧＡなども
好ましく用いることができる。As the package of the semiconductor integrated circuit device according to the present invention, CSP, PGA, BGA, etc. can be preferably used in addition to a package using a usual molding resin.
【００５４】また、パッド１０は、これに接続される入
力回路や出力回路の上方にオーバーラップさせて配置さ
れたが、他のパッドに接続される入力回路や出力回路の
上方にオーバーラップさせても良い。また、パッド１０
は、回路エリア２内に形成される入力回路や出力回路以
外の回路素子、あるいは回路ブロックにオーバーラップ
させても良い。Although the pad 10 is arranged so as to overlap above the input circuit or output circuit connected thereto, the pad 10 is overlapped above the input circuit or output circuit connected to another pad. Is also good. In addition, pad 10
May overlap circuit elements other than the input circuit and the output circuit formed in the circuit area 2 or circuit blocks.
【００５５】[0055]
【発明の効果】以上説明したように、この発明によれ
ば、パッドの数が増加しても、チップ面積の増加を抑制
し得る半導体集積回路装置を提供できる。As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit device capable of suppressing an increase in chip area even when the number of pads increases.
【図１】図１（Ａ）はこの発明の第１の実施形態に係る
半導体集積回路装置の平面図、図１（Ｂ）は図１（Ａ）
中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は出力回路の回
路図。FIG. 1A is a plan view of a semiconductor integrated circuit device according to a first embodiment of the present invention, and FIG. 1B is FIG.
FIG. 1C is a cross-sectional view taken along line BB in FIG. 1, and FIG. 1C is a circuit diagram of an output circuit.
【図２】図２（Ａ）は入力回路の断面図、図２（Ｂ）は
入力回路の回路図。2A is a cross-sectional view of an input circuit, and FIG. 2B is a circuit diagram of the input circuit.
【図３】図３はこの発明の第２の実施形態に係る半導体
集積回路装置の断面図。FIG. 3 is a sectional view of a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図４】図４はこの発明の第２の実施形態の他の例に係
る半導体集積回路装置の断面図。FIG. 4 is a sectional view of a semiconductor integrated circuit device according to another example of the second embodiment of the present invention;
【図５】図５（Ａ）はこの発明の第３の実施形態に係る
半導体集積回路装置の平面図、図５（Ｂ）は比較例の平
面図。FIG. 5A is a plan view of a semiconductor integrated circuit device according to a third embodiment of the present invention, and FIG. 5B is a plan view of a comparative example.
【図６】図６（Ａ）はこの発明の第４の実施形態に係る
半導体集積回路装置の平面図、図６（Ｂ）は比較例の平
面図。FIG. 6A is a plan view of a semiconductor integrated circuit device according to a fourth embodiment of the present invention, and FIG. 6B is a plan view of a comparative example.
【図７】図７（Ａ）はこの発明の第５の実施形態に係る
半導体集積回路装置の平面図、図７（Ｂ）は比較例の平
面図。FIG. 7A is a plan view of a semiconductor integrated circuit device according to a fifth embodiment of the present invention, and FIG. 7B is a plan view of a comparative example.
【図８】図８（Ａ）はこの発明の第６の実施形態に係る
半導体集積回路装置の平面図、図８（Ｂ）は比較例の平
面図。FIG. 8A is a plan view of a semiconductor integrated circuit device according to a sixth embodiment of the present invention, and FIG. 8B is a plan view of a comparative example.
【図９】図９（Ａ）はこの発明の第７の実施形態に係る
半導体集積回路装置の平面図、図９（Ｂ）は比較例の平
面図。FIG. 9A is a plan view of a semiconductor integrated circuit device according to a seventh embodiment of the present invention, and FIG. 9B is a plan view of a comparative example.
【図１０】図１０（Ａ）は従来の半導体集積回路装置の
平面図、図１０（Ｂ）は図１０（Ａ）のＢ−Ｂ線に沿う
断面図。10A is a plan view of a conventional semiconductor integrated circuit device, and FIG. 10B is a cross-sectional view taken along line BB of FIG. 10A.
１…Ｐ型シリコン基板（半導体チップ）、 ２…回路エリア、 １０…パッド、 ２１…ＰＭＯＳ、 ２２…ＮＭＯＳ、 ２４…ＰＭＯＳ、 ２５…ＮＭＯＳ、 ３１〜３５…層間絶縁膜、 ４１〜４４…内部配線層、 ５１〜５５…ヴィアホール。 DESCRIPTION OF SYMBOLS 1 ... P-type silicon substrate (semiconductor chip), 2 ... Circuit area, 10 ... Pad, 21 ... PMOS, 22 ... NMOS, 24 ... PMOS, 25 ... NMOS, 31-35 ... Interlayer insulating film, 41-44 ... Internal wiring Layers, 51-55 ... via holes.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/822
Claims (9)
る主要な表面の全面を、集積回路を配置する回路エリア
とした半導体基板と、 前記半導体基板の主要な表面の上に順次形成された複数
の層間絶縁膜と、 前記複数の層間絶縁膜の各間に各々形成された内部配線
層と、 前記複数の層間絶縁膜のうち、最も上層の層間絶縁膜上
に配置され、前記回路エリアの上方にオーバーラップす
るパッドと、 前記回路エリアに配置された入力／出力回路と、 前記複数の層間絶縁膜それぞれに形成された、前記パッ
ドと前記入力／出力回路とを前記内部配線層各々を介し
て電気的に接続するための開孔部とを具備することを特
徴とする半導体集積回路装置。A semiconductor substrate having a whole area of a main surface on which circuit elements constituting an integrated circuit are formed as a circuit area for arranging an integrated circuit; and a semiconductor substrate formed sequentially on the main surface of the semiconductor substrate. A plurality of interlayer insulating films; an internal wiring layer formed between each of the plurality of interlayer insulating films; and an uppermost interlayer insulating film of the plurality of interlayer insulating films; A pad overlapping upward, an input / output circuit disposed in the circuit area, and the pad and the input / output circuit formed on each of the plurality of interlayer insulating films via the internal wiring layer And a hole for electrical connection.
絶縁膜と前記パッドとの間には衝撃緩和材が設けられて
いることを特徴とする請求項１に記載の半導体集積回路
装置。2. The semiconductor integrated circuit device according to claim 1, wherein a shock absorbing material is provided between an uppermost one of the interlayer insulating films and the pad.
にオーバーラップして配置され、前記入力／出力回路か
ら前記パッドに向かって垂直な方向に、前記開孔部が配
置されていることを特徴とする請求項１および請求項２
いずれかに記載の半導体集積回路装置。3. The semiconductor device according to claim 2, wherein the pad is arranged so as to overlap the input / output circuit, and the opening is arranged in a direction perpendicular to the pad from the input / output circuit. Claim 1 and Claim 2
A semiconductor integrated circuit device according to any one of the above.
前記パッドに向かって垂直な方向に順次、千鳥状に形成
されていることを特徴とする請求項３に記載の半導体集
積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein said openings are formed in a staggered manner in a direction perpendicular to said pads from said input / output circuit. .
方に、 （ａ）前記チップの全ての辺、 （ｂ）前記チップの互いに対向する２辺、 （ｃ）前記チップの中心線、 前記（ａ）〜（ｃ）のいずれかに沿って配置されている
ことを特徴とする請求項１乃至請求項４いずれか一項に
記載の半導体集積回路装置。5. The pad is located above a major surface of the substrate, (a) all sides of the chip, (b) two opposite sides of the chip, (c) a center line of the chip, The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is arranged along any one of (a) to (c).
たパッドは複数の列を含むことを特徴とする請求項５に
記載の半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 5, wherein pads arranged above a main surface of said substrate include a plurality of rows.
列に配置されたパッドは千鳥状に配列されていることを
特徴とする請求項６に記載の半導体集積回路装置。7. The semiconductor integrated circuit device according to claim 6, wherein the pads arranged in a plurality of rows above a main surface of the chip are arranged in a staggered manner.
ッドの他、テスト時に使用されるテスト用パッド、不良
解析時に使用されるモニター用パッドのいずれかを少な
くとも含むことを特徴とする請求項１乃至請求項７いず
れか一項に記載の半導体集積回路装置。8. The semiconductor device according to claim 1, wherein the pad includes at least one of a test pad used at the time of testing and a monitor pad used at the time of failure analysis, in addition to the pad used at the time of actual use. The semiconductor integrated circuit device according to claim 1.
されていることを特徴とする請求項１乃至請求項８いず
れか一項に記載の半導体集積回路装置。9. The semiconductor integrated circuit device according to claim 1, wherein a conductive bump is formed on said pad.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244024A JPH1187520A (en) | 1997-09-09 | 1997-09-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244024A JPH1187520A (en) | 1997-09-09 | 1997-09-09 | Semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005322347A Division JP4167684B2 (en) | 2005-11-07 | 2005-11-07 | Semiconductor integrated circuit device, manufacturing method thereof and testing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187520A true JPH1187520A (en) | 1999-03-30 |
Family
ID=17112583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9244024A Pending JPH1187520A (en) | 1997-09-09 | 1997-09-09 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187520A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229118A (en) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | Semiconductor device having multi low pad structure, and manufacturing method thereof |
| KR100631917B1 (en) * | 2000-08-08 | 2006-10-04 | 삼성전자주식회사 | Layout structure of pad-peripheral circuit in semiconductor device |
| US7623364B2 (en) | 2007-03-30 | 2009-11-24 | Renesas Technology Corp. | Semiconductor device |
-
1997
- 1997-09-09 JP JP9244024A patent/JPH1187520A/en active Pending
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| JP2005229118A (en) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | Semiconductor device having multi low pad structure, and manufacturing method thereof |
| US7623364B2 (en) | 2007-03-30 | 2009-11-24 | Renesas Technology Corp. | Semiconductor device |
| US7872891B2 (en) | 2007-03-30 | 2011-01-18 | Renesas Electronics Corporation | Semiconductor device |
| US8400806B2 (en) | 2007-03-30 | 2013-03-19 | Renesas Electronics Corporation | Semiconductor device |
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