JPH1174759A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH1174759A JPH1174759A JP23190997A JP23190997A JPH1174759A JP H1174759 A JPH1174759 A JP H1174759A JP 23190997 A JP23190997 A JP 23190997A JP 23190997 A JP23190997 A JP 23190997A JP H1174759 A JPH1174759 A JP H1174759A
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- Japan
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- filter
- digital
- waveform memory
- digital filter
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Abstract
(57)【要約】
【課題】高精度を保ったまま従来に比べて格段の高速性
が保証されると共に、小型で低消費電力のディジタルフ
ィルタを実現する。 【解決手段】入力データ列に基づいてアドレスを発生す
るアドレスジェネレータと、データ列に対応したフィル
タ処理結果があらかじめ格納された波形メモリと、この
波形メモリの出力をアナログ変換するディジタル・アナ
ログ変換器を備え、前記波形メモリより、前記アドレス
ジェネレータが発生するアドレスの内容を読み出すこと
により、入力データ列に対応したフィルタ結果が前記デ
ィジタル・アナログ変換器より得られるように構成す
る。
が保証されると共に、小型で低消費電力のディジタルフ
ィルタを実現する。 【解決手段】入力データ列に基づいてアドレスを発生す
るアドレスジェネレータと、データ列に対応したフィル
タ処理結果があらかじめ格納された波形メモリと、この
波形メモリの出力をアナログ変換するディジタル・アナ
ログ変換器を備え、前記波形メモリより、前記アドレス
ジェネレータが発生するアドレスの内容を読み出すこと
により、入力データ列に対応したフィルタ結果が前記デ
ィジタル・アナログ変換器より得られるように構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、通信用ベースバン
ド信号発生器に用いられるディジタルフィルタに関し、
特に高速で高精度なフィルタ結果を得るための改善に関
するものである。
ド信号発生器に用いられるディジタルフィルタに関し、
特に高速で高精度なフィルタ結果を得るための改善に関
するものである。
【０００２】
【従来の技術】通信用ベースバンド発生器は通信用基準
信号発生器として位置付けられており、高純度の波形発
生が求められている。無線通信においては特に使用でき
る周波数が逼迫しており、出来る限り信号の占有周波数
帯域幅を狭くすることが必要になっている。情報伝送に
問題がない範囲内で信号の占有する周波数帯域幅を削減
するためにフィルタが用いられるが、減衰量および帯域
内平坦性の厳しい要求に対してアナログフィルタでは実
現が困難なためディジタルフィルタが用いられる。
信号発生器として位置付けられており、高純度の波形発
生が求められている。無線通信においては特に使用でき
る周波数が逼迫しており、出来る限り信号の占有周波数
帯域幅を狭くすることが必要になっている。情報伝送に
問題がない範囲内で信号の占有する周波数帯域幅を削減
するためにフィルタが用いられるが、減衰量および帯域
内平坦性の厳しい要求に対してアナログフィルタでは実
現が困難なためディジタルフィルタが用いられる。
【０００３】更に、通信用ベースバンド発生器を汎用の
基準信号発生器とする上で、ディジタルフィルタは種々
の規格ごとに定められたフィルタ形状を忠実に再現でき
るようになっている必要がある。また、今後発生する新
たな規格へ対応できるようにするためにもフィルタ定数
が可変になっている必要がある。このため通信用ベース
バンド信号発生器に用いられるディジタルフィルタとし
ては、特に高精度とフィルタ形状の可変性が求められて
いる。
基準信号発生器とする上で、ディジタルフィルタは種々
の規格ごとに定められたフィルタ形状を忠実に再現でき
るようになっている必要がある。また、今後発生する新
たな規格へ対応できるようにするためにもフィルタ定数
が可変になっている必要がある。このため通信用ベース
バンド信号発生器に用いられるディジタルフィルタとし
ては、特に高精度とフィルタ形状の可変性が求められて
いる。
【０００４】ディジタルフィルタは通常図４に示すよう
な構成である。標本化保持回路１でアナログ入力信号を
サンプルホールドし、アナログ・デジタル変換器（ＡＤ
変換器）２でディジタル信号に変換する。ディジタル変
換後次段のディジタル信号処理回路３で処理し、その出
力はディジタル・アナログ変換器４でアナログ信号に変
換され、低域フィルタ５で滑らかな波形に整形して出力
される。
な構成である。標本化保持回路１でアナログ入力信号を
サンプルホールドし、アナログ・デジタル変換器（ＡＤ
変換器）２でディジタル信号に変換する。ディジタル変
換後次段のディジタル信号処理回路３で処理し、その出
力はディジタル・アナログ変換器４でアナログ信号に変
換され、低域フィルタ５で滑らかな波形に整形して出力
される。
【０００５】このようなディジタルフィルタにおいて、
ディジタル信号処理回路３の処理方式には各種の方式あ
るいは構成のものが実現されているが、その中にディジ
タル処理プロセッサ（ＤＳＰ）を用いて畳み込み演算を
行う方式のものがある。この方式によれば、上記要求を
満たすフィルタ、すなわち高精度でフィルタ形状が可変
なフィルタを実現することが可能である。
ディジタル信号処理回路３の処理方式には各種の方式あ
るいは構成のものが実現されているが、その中にディジ
タル処理プロセッサ（ＤＳＰ）を用いて畳み込み演算を
行う方式のものがある。この方式によれば、上記要求を
満たすフィルタ、すなわち高精度でフィルタ形状が可変
なフィルタを実現することが可能である。
【０００６】
【発明が解決しようとする課題】ところで、ＤＳＰは現
状では６０ＭＨｚ程度が最高速であり、６０ＭＨｚごと
に１回の割合で積和演算が行われる。１００Ｔａｐ（フ
ィルタの精度を表す指数）の場合、１回の出力を得るた
めに１００回の積和算が必要であり、１．６μｓ程度の
時間がかかってしまう。通常ディジタルフィルタは入力
信号を数倍（４倍以上が普通）オーバーサンプリングし
て用いられるため、実際には伝送速度が１６０Ｋｂｐｓ
以上の入力信号に対しては用いることができないという
問題があった。
状では６０ＭＨｚ程度が最高速であり、６０ＭＨｚごと
に１回の割合で積和演算が行われる。１００Ｔａｐ（フ
ィルタの精度を表す指数）の場合、１回の出力を得るた
めに１００回の積和算が必要であり、１．６μｓ程度の
時間がかかってしまう。通常ディジタルフィルタは入力
信号を数倍（４倍以上が普通）オーバーサンプリングし
て用いられるため、実際には伝送速度が１６０Ｋｂｐｓ
以上の入力信号に対しては用いることができないという
問題があった。
【０００７】また、ＤＳＰの並列運転により高速演算が
可能となるが、数十個が限界であり消費電力も非常に大
きくなる。
可能となるが、数十個が限界であり消費電力も非常に大
きくなる。
【０００８】本発明の目的は、このような点に鑑み、高
精度を保ったまま従来に比べて格段の高速性が保証され
ると共に、小型で低消費電力のディジタルフィルタを提
供することにある。
精度を保ったまま従来に比べて格段の高速性が保証され
ると共に、小型で低消費電力のディジタルフィルタを提
供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明では、入力データ列に基づいてアドレス
を発生するアドレスジェネレータと、データ列に対応し
たフィルタ処理結果があらかじめ格納された波形メモリ
と、この波形メモリの出力をアナログ変換するディジタ
ル・アナログ変換器を備え、前記波形メモリより、前記
アドレスジェネレータが発生するアドレスの内容を読み
出すことにより、入力データ列に対応したフィルタ結果
が前記ディジタル・アナログ変換器より得られるように
構成したことを特徴とする。
るために本発明では、入力データ列に基づいてアドレス
を発生するアドレスジェネレータと、データ列に対応し
たフィルタ処理結果があらかじめ格納された波形メモリ
と、この波形メモリの出力をアナログ変換するディジタ
ル・アナログ変換器を備え、前記波形メモリより、前記
アドレスジェネレータが発生するアドレスの内容を読み
出すことにより、入力データ列に対応したフィルタ結果
が前記ディジタル・アナログ変換器より得られるように
構成したことを特徴とする。
【００１０】
【作用】波形メモリにあらかじめ入力データ列に対応し
たフィルタ結果を格納しておき、実際にデータ列が入力
されたときは、その入力データ列に基づいたアドレスで
波形メモリをアクセスし当該入力データに対するフィル
タ結果を直接読み出す。従来のようなフィルタ演算が不
要であり、高速のディジタルフィルタを容易に実現する
ことができる。
たフィルタ結果を格納しておき、実際にデータ列が入力
されたときは、その入力データ列に基づいたアドレスで
波形メモリをアクセスし当該入力データに対するフィル
タ結果を直接読み出す。従来のようなフィルタ演算が不
要であり、高速のディジタルフィルタを容易に実現する
ことができる。
【００１１】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るディジタルフィルタの原
理構成図である。なお、本発明のディジタルフィルタ
は、入力信号として、図４に示すような一般的なディジ
タルフィルタのアナログ信号ではなく、ロジック信号を
対象とするものである。図において、１０は入力データ
列（シリアルデータ）に対応したアドレスを発生するア
ドレスジェネレータ、２０は入力データ列に対応したフ
ィルタ処理結果があらかじめ格納された波形メモリであ
る。
説明する。図１は本発明に係るディジタルフィルタの原
理構成図である。なお、本発明のディジタルフィルタ
は、入力信号として、図４に示すような一般的なディジ
タルフィルタのアナログ信号ではなく、ロジック信号を
対象とするものである。図において、１０は入力データ
列（シリアルデータ）に対応したアドレスを発生するア
ドレスジェネレータ、２０は入力データ列に対応したフ
ィルタ処理結果があらかじめ格納された波形メモリであ
る。
【００１２】アドレスジェネレータ１０は、入力データ
列に基づいて波形メモリ２０へのアドレスを発生する。
波形メモリ２０からは当該アドレスの内容、すなわち入
力データ列に対応したフィルタ処理結果が出力される。
列に基づいて波形メモリ２０へのアドレスを発生する。
波形メモリ２０からは当該アドレスの内容、すなわち入
力データ列に対応したフィルタ処理結果が出力される。
【００１３】このように本発明では、入力データ列が入
力されると直ちにその入力データ列に対応したフィルタ
処理結果が得られる。本発明は、従来のＤＳＰ演算のよ
うにリアルタイムに演算するのではなくあらかじめ演算
結果を波形メモリに格納しておく方式であるため、高速
出力が可能である。
力されると直ちにその入力データ列に対応したフィルタ
処理結果が得られる。本発明は、従来のＤＳＰ演算のよ
うにリアルタイムに演算するのではなくあらかじめ演算
結果を波形メモリに格納しておく方式であるため、高速
出力が可能である。
【００１４】以下実施例について説明する。図２は図１
の原理構成図に基づく本発明のディジタルフィルタの一
実施例を示す構成図である。アドレスジェネレータ１０
は、直列・並列変換器１１、カウンタ１２および分周器
１３より構成される。
の原理構成図に基づく本発明のディジタルフィルタの一
実施例を示す構成図である。アドレスジェネレータ１０
は、直列・並列変換器１１、カウンタ１２および分周器
１３より構成される。
【００１５】直列・並列変換器１１は、入力のシリアル
データをパラレルデータに変換する。カウンタ１２はク
ロックを計数するカウンタである。分周器３は前記クロ
ックを分周するもので、本実施例では１／８分周を行
い、これを直列・並列変換器１１にタイミングクロック
として与えている。
データをパラレルデータに変換する。カウンタ１２はク
ロックを計数するカウンタである。分周器３は前記クロ
ックを分周するもので、本実施例では１／８分周を行
い、これを直列・並列変換器１１にタイミングクロック
として与えている。
【００１６】３０は波形メモリ２０より出力されたディ
ジタルデータをアナログ信号に変換するディジタル・ア
ナログ変換器（以下ＤＡ変換器という）である。
ジタルデータをアナログ信号に変換するディジタル・ア
ナログ変換器（以下ＤＡ変換器という）である。
【００１７】波形メモリ２０には、入力データに対する
全組み合わせに対し、それぞれルート・ナイキスト・フ
ィルタ（root nyquist filter）および窓関数をかけた
データがあらかじめ格納される。
全組み合わせに対し、それぞれルート・ナイキスト・フ
ィルタ（root nyquist filter）および窓関数をかけた
データがあらかじめ格納される。
【００１８】このような構成における動作を次に説明す
る。シリアル入力データの１５ビットデータは直列・並
列変換器１１で並列データに変換され、波形メモリ２０
に上位アドレス（１５ビット）として与えられる。カウ
ンタ２は８オーバーサンプリング（出力波形をフィルタ
処理するために１データを時間方向に８分割する）の場
合３ビットの出力であるが、その３ビットの出力は波形
メモリ２０に下位アドレスとして与えられる。
る。シリアル入力データの１５ビットデータは直列・並
列変換器１１で並列データに変換され、波形メモリ２０
に上位アドレス（１５ビット）として与えられる。カウ
ンタ２は８オーバーサンプリング（出力波形をフィルタ
処理するために１データを時間方向に８分割する）の場
合３ビットの出力であるが、その３ビットの出力は波形
メモリ２０に下位アドレスとして与えられる。
【００１９】本実施例では、８オーバーサンプリングを
行い、シンボル干渉長が１５であり、電圧精度が１６ビ
ットのディジタルフィルタを例にとっている。なお、シ
ンボル干渉長とは畳み込み演算時に現在のデータからど
の程度離れたデータまでを考慮するかを示すもので、シ
ンボル干渉長１５の場合は前後７．５離れたデータまで
をフィルタ演算に反映させることになる。
行い、シンボル干渉長が１５であり、電圧精度が１６ビ
ットのディジタルフィルタを例にとっている。なお、シ
ンボル干渉長とは畳み込み演算時に現在のデータからど
の程度離れたデータまでを考慮するかを示すもので、シ
ンボル干渉長１５の場合は前後７．５離れたデータまで
をフィルタ演算に反映させることになる。
【００２０】オーバーサンプリングの目的は次の通りで
ある。入力されるデータ列をそのまま出力すると矩形波
状となり占有帯域幅は広くなってしまう。占有帯域幅を
狭くするためには、ディジタルフィルタ処理を行うこと
により波形を滑らかにする必要がある。滑らかな波形を
作るために本実施例では１データを８倍に時間方向に分
割（オーバーサンプリング）する手法を採っている。
ある。入力されるデータ列をそのまま出力すると矩形波
状となり占有帯域幅は広くなってしまう。占有帯域幅を
狭くするためには、ディジタルフィルタ処理を行うこと
により波形を滑らかにする必要がある。滑らかな波形を
作るために本実施例では１データを８倍に時間方向に分
割（オーバーサンプリング）する手法を採っている。
【００２１】ところで、波形メモリ２０にあらかじめ格
納しておく波形データは、図３のフローチャートに示す
ような手順に従って生成する。すなわち、 図示しないコンピュータ等により、入力データ列（１
５ビット）を生成する。 入力データ列を８オーバーサンプルし、サンプルデー
タ列を生成する。
納しておく波形データは、図３のフローチャートに示す
ような手順に従って生成する。すなわち、 図示しないコンピュータ等により、入力データ列（１
５ビット）を生成する。 入力データ列を８オーバーサンプルし、サンプルデー
タ列を生成する。
【００２２】このサンプルデータ列に対しルート・ナ
イキスト・フィルタおよび窓関数（例えば、Hanning／H
amming／Balckman-Harris等）を畳み込み演算し、出力
データ列を得る。詳しくは次のようにして出力データ列
を求める。シンボル干渉長が１５、オーバーサンプリン
グ数が８の場合、Ｔａｐは１５×８＝１２０となる。入
力（０または１のデータ列）をｘ（ｎ）、出力をｙ
（ｎ）、フィルタのインパルス応答列をｈ（ｎ）とする
と、出力は次式で表される。 ｙ（ｎ）＝Σｘ（ｍ）ｈ（ｎ−ｍ） ただし、Σの上下限値は、ｍ＝−６０からｍ＝５９まで
である。
イキスト・フィルタおよび窓関数（例えば、Hanning／H
amming／Balckman-Harris等）を畳み込み演算し、出力
データ列を得る。詳しくは次のようにして出力データ列
を求める。シンボル干渉長が１５、オーバーサンプリン
グ数が８の場合、Ｔａｐは１５×８＝１２０となる。入
力（０または１のデータ列）をｘ（ｎ）、出力をｙ
（ｎ）、フィルタのインパルス応答列をｈ（ｎ）とする
と、出力は次式で表される。 ｙ（ｎ）＝Σｘ（ｍ）ｈ（ｎ−ｍ） ただし、Σの上下限値は、ｍ＝−６０からｍ＝５９まで
である。
【００２３】なお、ｘ（ｍ）は０または１が１５個並
んだもので、上記ｙ（ｎ）は２１５通りあるが、この出
力データ列中で入力データ列ｘ（ｍ）の外側からの干渉
の無い中央部の８個のデータすなわち、ｙ（−４），ｙ
（−３），．．．，ｙ（３）のみを取り出し、波形メモ
リ４に格納する。
んだもので、上記ｙ（ｎ）は２１５通りあるが、この出
力データ列中で入力データ列ｘ（ｍ）の外側からの干渉
の無い中央部の８個のデータすなわち、ｙ（−４），ｙ
（−３），．．．，ｙ（３）のみを取り出し、波形メモ
リ４に格納する。
【００２４】このようにして、１５ビットの入力データ
を上位アドレスとし、３ビット（８オーバーサンプリン
グしたことに対応する値）を下位アドレスとして、波形
メモリ２０に上記８個の出力データｙ（ｎ）をそれぞれ
書込んでおく。他の入力データについても上記と同様に
フィルタ処理結果を得て波形メモリ２０に書込んでゆ
く。
を上位アドレスとし、３ビット（８オーバーサンプリン
グしたことに対応する値）を下位アドレスとして、波形
メモリ２０に上記８個の出力データｙ（ｎ）をそれぞれ
書込んでおく。他の入力データについても上記と同様に
フィルタ処理結果を得て波形メモリ２０に書込んでゆ
く。
【００２５】さて、再び図２に示す構成における動作説
明に戻る。直列・並列変換器１１で入力データを変換す
るごとに、カウンタ１２ではクロックを８個計数し０〜
７の値が出力される。波形メモリ２０に与える下位アド
レスとしてのカウンタの出力が０から７まで変化する
間、上位アドレスである直列・並列変換器１１の出力は
変化しない。したがって、波形メモリ２０からは、ある
入力データに対して８個のデータ、ｙ（−４），ｙ（−
３），．．．，ｙ（３）が順次出力されることになる。
明に戻る。直列・並列変換器１１で入力データを変換す
るごとに、カウンタ１２ではクロックを８個計数し０〜
７の値が出力される。波形メモリ２０に与える下位アド
レスとしてのカウンタの出力が０から７まで変化する
間、上位アドレスである直列・並列変換器１１の出力は
変化しない。したがって、波形メモリ２０からは、ある
入力データに対して８個のデータ、ｙ（−４），ｙ（−
３），．．．，ｙ（３）が順次出力されることになる。
【００２６】出力された８個のデータはＤＡ変換器３０
でアナログ信号に変換され出力される。以上説明したよ
うに本発明では、入力データ列に対して、そのデータ列
に対応したフィルタ処理結果を波形メモリから読み出せ
ば済むようになっている。したがって、その処理速度
は、リアルタイムで畳み込み演算を行う従来のディジタ
ルフィルタに比べて格段に高速である。
でアナログ信号に変換され出力される。以上説明したよ
うに本発明では、入力データ列に対して、そのデータ列
に対応したフィルタ処理結果を波形メモリから読み出せ
ば済むようになっている。したがって、その処理速度
は、リアルタイムで畳み込み演算を行う従来のディジタ
ルフィルタに比べて格段に高速である。
【００２７】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
【００２８】例えば、分周数は１／８に限定されるもの
ではなく、適宜変更することも可能である。また、波形
メモリ２０の出力データ（ＤＡ変換器３０の入力デー
タ）も１６ビットに限らない。
ではなく、適宜変更することも可能である。また、波形
メモリ２０の出力データ（ＤＡ変換器３０の入力デー
タ）も１６ビットに限らない。
【００２９】
【発明の効果】以上説明したように本発明によれば、従
来のようにリアルタイムに演算を行うのではなく、あら
かじめ演算結果を作成して波形メモリに格納しておくた
め、従来のディジタルフィルタに比べて格段に高速化さ
れたディジタルフィルタを容易に実現することができ
る。また、回路素子も小型で低消費電力のものを使用す
ることができ、全体として小型低消費電力のディジタル
フィルタを容易に作製することができる。
来のようにリアルタイムに演算を行うのではなく、あら
かじめ演算結果を作成して波形メモリに格納しておくた
め、従来のディジタルフィルタに比べて格段に高速化さ
れたディジタルフィルタを容易に実現することができ
る。また、回路素子も小型で低消費電力のものを使用す
ることができ、全体として小型低消費電力のディジタル
フィルタを容易に作製することができる。
【図１】本発明に係るディジタルフィルタの原理構成図
【図２】本発明に係るディジタルフィルタの一実施例構
成図
成図
【図３】波形メモリに格納するデータの生成手順を示す
図
図
【図４】ディジタルフィルタの一般的な構成ブロック図
である。
である。
１０ アドレスジェネレータ １１ 直列・並列変換器 １２ カウンタ １３ 分周器 ２０ 波形メモリ ３０ ＤＡ変換器
Claims (5)
- 【請求項１】入力データ列に基づいてアドレスを発生す
るアドレスジェネレータと、 データ列に対応したフィルタ処理結果があらかじめ格納
された波形メモリと、 この波形メモリの出力をアナログ変換するディジタル・
アナログ変換器を備え、 前記波形メモリより、前記アドレスジェネレータが発生
するアドレスの内容を読み出すことにより、入力データ
列に対応したフィルタ結果が前記ディジタル・アナログ
変換器より得られるように構成したことを特徴とするデ
ィジタルフィルタ。 - 【請求項２】前記アドレスジェネレータは、入力データ
列を並列データに変換する直列・並列変換器と、基準ク
ロックを計数するカウンタと、前記基準クロックを分周
し前記直列・並列変換器のタイミングクロックとする分
周器を備え、 前記直列・並列変換器の出力を上位ビット、前記カウン
タの出力を下位ビットとするアドレスを前記波形メモリ
に与えるように構成したことを特徴とする請求項１記載
のディジタルフィルタ。 - 【請求項３】前記分周器はクロックを１／８に分周する
ように構成され、前記入力データ列が８オーバーサンプ
リングされるようしたことを特徴とする請求項１または
請求項２記載のディジタルフィルタ。 - 【請求項４】前記波形メモリには、入力データ列をオー
バーサンプリングしたサンプルデータ列に対し、ルート
・ナイキスト・フィルタおよび窓関数を畳み込み演算し
て得たデータ列の中で中央部のデータのみがフィルタ処
理結果として格納されたことを特徴とする請求項１また
は請求項２または請求項３記載のディジタルフィルタ。 - 【請求項５】前記畳み込み演算の際のシンボル干渉長を
１５とし、フィルタのＴａｐ数を１２０としたことを特
徴とする請求項４記載のディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23190997A JPH1174759A (ja) | 1997-08-28 | 1997-08-28 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23190997A JPH1174759A (ja) | 1997-08-28 | 1997-08-28 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174759A true JPH1174759A (ja) | 1999-03-16 |
Family
ID=16930963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23190997A Pending JPH1174759A (ja) | 1997-08-28 | 1997-08-28 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228815A (ja) * | 2010-04-15 | 2011-11-10 | Tektronix Inc | 任意波形発生器の周波数特性補正方法 |
-
1997
- 1997-08-28 JP JP23190997A patent/JPH1174759A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228815A (ja) * | 2010-04-15 | 2011-11-10 | Tektronix Inc | 任意波形発生器の周波数特性補正方法 |
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