JPH117432A

JPH117432A - 情報処理装置及び半導体装置

Info

Publication number: JPH117432A
Application number: JP9158410A
Authority: JP
Inventors: Tatsuo Ochiai; 辰男落合; Takashi Omori; 隆司大森; Moritoshi Yasunaga; 守利安永; Hideaki Koizumi; 英明小泉; Takuo Okabashi; 卓夫岡橋; Nobuo Nakamura; 信夫中村
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-06-16
Filing date: 1997-06-16
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】並列アルゴリズムを実行する並列計算機にお
いて、実時間で実信号を処理可能な情報処理装置を実現
可能な技術を提供する。【解決手段】並列処理型の情報処理装置（１００）に
おいて、並列アルゴリズムの実行に並行して、情報処理
装置外部の実環境から得られる情報を演算データとして
全てのプロセッサ（１１１，１１２）に入出力可能な構
成とするものであり、プロセッサとの間、あるいは制御
装置（１０３）とプロセッサ（１１１，１１２）との間
のデータ通信手段（１１９，１２０）と共に、前記実環
境とプロセッサとの間のデータ通信手段（１０９，１１
０）を設け、双方を並列動作可能にする。実環境からの
データ入力は例えばマイクロフォンで行い、実環境への
データ出力は例えばスピーカで行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理技術さら
には並列処理型の情報処理装置を実現するハードウェア
およびそのアーキテクチャに関し、例えばニューラルネ
ットワーク、遺伝的アルゴリズムあるいは人工生命とい
った並列アルゴリズムを実現する並列計算機のハードウ
ェア装置およびそのデバイスとしての半導体装置に利用
して有効な技術に関するものである。本発明による情報
処理装置は、例えば、画像、音声、気象、医療、プラン
トについて、例えば、認識、予測、検査分析、制御とい
った知的処理の分野に利用可能である。

【０００２】

【従来の技術】一般に、複数のプロセッサと該複数のプ
ロセッサを同一の制御信号で制御する制御系とを含んで
成る並列計算機は、ＳＩＭＤ（Single Instruction Str
eam, Multiple Data Stream：単一命令ストリーム・複
数データストリーム）型並列計算機と呼ばれる。ＳＩＭ
Ｄ型並列計算機について記載された文献の例としては、
平成４年９月１５日発行された情報処理学会誌「情報処
理第３３巻第９号」に掲載の「ＳＩＭＤ上の並列ア
ルゴリズム」がある。該文献によれば、ＳＩＭＤ型並列
計算機は、１台のコントロールユニット（制御装置）、
複数台の同一プロセッサ、およびそれらを結合する相互
結合網からなるとされ、コントロールユニットから出力
される命令に従い、各プロセッサはそれぞれの内に持つ
局所メモリに格納されたデータについて演算を行い、プ
ロセッサ間のデータの転送は相互結合網を介して行なわ
れるとされる。すなわち、コントロールユニットは、プ
ログラムカウンタを備え、プロセッサのためのプログラ
ムをフェッチする。コントロールユニットがフェッチし
た命令は全てのプロセッサに並列的に伝達され、各々の
プロセッサはそれぞれに固有の演算データを利用してそ
の命令を実行する。

【０００３】このようなＳＩＭＤ型並列計算機の実用例
としては、ニューラルネットワークを実現した、平成６
年４月２１に発行された「日立マイコン技法第８巻
第１号」に掲載の「高速ニューロコンピュータシステ
ム」がある。該システムは、複数のニューロン回路と、
該複数のニューロン回路を制御する制御装置と、該制御
装置を操作するホストコンピュータとから構成される。
ニューロン回路とはニューロン（神経細胞若しくは神経
線維）を模倣した動作を可能とする回路、すなわち前記
プロセッサである。ニューロンの工学的モデルにおい
て、ニューロンは多入力一出力の構成とされ、他のニュ
ーロンからの出力と自分自身の重み値を累積加算後、内
部応答関数で変換した値を出力する。生体では、そのよ
うな多数のニューロンが複雑に結合（ネットワーク化）
し、並列分散処理を行っている。

【０００４】該ニューロン回路は、全て同一の回路であ
り、その個々は、ディジタル演算回路として、乗算器、
ＡＬＵ（算術論理演算器）、シフタ、そして局所メモリ
（ローカルメモリ）として重み値メモリ、レジスタファ
イルなどを含み、ニューロン演算に適したように構成さ
れている。これら複数のニューロン回路間の接続は、配
線数の低減を図るため時分割バス方式とされ、上記制御
装置と、入力データバス、命令バスおよび出力データバ
スにより共通に接続されている。また、上記ニューロン
回路は、演算の高速化を図るためパイプライン方式およ
びＶＬＩＷ（Very Large Instruction Word）方式が採
られ、制御装置から命令バスを介してブロードキャスト
転送される命令は、ニューロン回路が持つ機能について
水平に与えられる。全ニューロン回路は、該命令に従っ
て同一の演算を行なう。ブロードキャスト転送とは、前
記全てのニューロン回路若しくはグループ化されたニュ
ーロン回路に命令又はデータを伝えることを意味する。
前記ＶＬＩＷ方式は複数の処理を並列的に実行するマイ
クロプロセッサアーキテクチャに採用される例えば６４
〜２５６ビットというように通常の方式に比べて非常に
長い情報語長の命令フォーマットとした方式を意味す
る。

【０００５】上記制御装置は、上記複数のニューロン回
路を制御してニューラルネットワーク（脳神経細胞網）
として動作させるマイクロプログラムを保持する制御記
憶装置と、該マイクロプログラムの実行を制御するプロ
グラム実行制御回路と、該マイクロプログラムの実行に
必要な入出力データを保持するデータ記憶装置とを含
む。

【０００６】上記ホストコンピュータは、ＳＣＳＩ（Sm
all Computer System Interface）によって上記制御装
置に接続され、制御装置の制御記憶装置へのマイクロプ
ログラムの設定、制御装置のデータ記憶装置とのデータ
の授受、およびマイクロプログラムの実行制御が行なわ
れる。

【０００７】ホストコンピュータによる操作は、ニュー
ラルネットワークの計算に先立ち、ニューラルネットワ
ーク動作を記述したマイクロプログラムと、該ニューラ
ルネットワーク動作に必要なデータを、制御装置に転送
し、制御記憶装置とデータ記憶装置にそれぞれ設定す
る。そして後、ホストコンピュータは、制御装置に実行
命令を発行する。

【０００８】制御装置は、実行命令を受け取ると、マイ
クロプログラムに従って入力データ信号、命令信号を生
成し、それぞれ入力データバス、命令バスを介して全ニ
ューロン回路にブロードキャスト転送する。また、アド
レス信号を出力する。

【０００９】ニューロン回路は、該命令信号の命令に従
って、入力データ信号、重み値メモリあるいはレジスタ
ファイルのデータについて、乗算器、ＡＬＵ、あるいは
シフタを用いてニューロン演算を行なう。また、アドレ
ス信号で指定されたニューロン回路は、命令信号で指定
されるニューロン回路内のデータを出力データバスへ出
力して制御装置に取り込まれる。

【００１０】制御装置は、必要に応じて該出力データバ
スから取り込んだデータまたはデータ記憶装置のデータ
を入力データバスに出力する。また、必要に応じて該出
力データバスから取り込んだデータをデータ記憶装置に
格納する。

【００１１】ホストコンピュータは、ＳＣＳＩを介して
制御装置のマイクロプログラム実行状態を監視し、該実
行が終了すると、所望の計算結果を制御装置内のデータ
記憶装置から取りだすことができる。

【００１２】上記のごとく、制御装置は、ホストコンピ
ュータの実行命令を受け取ると、マイクロプログラムの
実行が終了するまで、ＳＣＳＩによるホストコンピュー
タの制御を必要とせず、複数のニューロン回路を同時並
列に制御すると共に、出力データバスと入力データバス
を時分割に制御して、ニューロン回路間、またはニュー
ロン回路と制御装置内のデータ記憶装置間とのデータ授
受を行ない、ニューラルネットワーク動作としての計算
を高速に実現するとされる。

【００１３】すなわち、制御装置は、入力ニューロンに
見立てた制御装置内のデータ記憶装置内のデータ、ある
いはアドレス信号で指定したニューロン回路から出力デ
ータバスを介して取り込んだ該ニューロンの出力として
のデータを、入力データバスを介して全ニューロン回路
にブロードキャスト転送する。それと同時に、全ニュー
ロン回路に対して、入力データ信号と重み値メモリに格
納された当該ニューロン回路に対応する重み値（シナプ
ス荷重）を乗算器で乗算し、該乗算結果をＡＬＵで累積
加算し、桁落ちなどが生じる場合など必要に応じてシフ
タを用いるように並列に制御する。該制御を全ニューロ
ンの出力について逐次的に行なうことで、全ニューロン
回路は同時並列に内部状態を計算できる。そして後、制
御装置は、全ニューロン回路に対して、シグモイド変換
等の非線形変換を乗算器、ＡＬＵ等を用いて近似計算す
るように制御することによって、全ニューロン回路は同
時並列にニューロンの出力を計算するとされる。また、
同様な演算の同時並列性を用いて、重み値メモリの内容
を書き換えることでニューラルネットワークの学習アル
ゴリズムを高速に計算可能とされる。また、マイクロプ
ログラムを書き換えることによって、種々のニューロア
ルゴリズムが計算可能とされる。

【００１４】ところで、上記複数のニューロン回路の実
装は、複数のニューロボードの搭載で実現されている。
すなわち、該ニューロボードには複数の半導体装置とし
てのニューロＬＳＩ（Large Scale Integrated circui
t）が実装され、該ニューロＬＳＩには複数のニューロ
ン回路が集積されている。該ニューロＬＳＩにおいて、
集積される複数のニューロン回路は、共通の入力データ
バス、出力データバス、命令バスによってＬＳＩ内で結
合される。これらのニューロＬＳＩ内のバスは、ニュー
ロＬＳＩの端子を介してニューロボード内でそれぞれ共
通に接合される。これらのニューロボード内のバスは、
ニューロボードのコネクタおよびマザーボードを介して
制御装置としての制御ボードにそれぞれ結合される。な
お、これらのバスには、必要に応じてドライバとしての
ラッチ回路が挿入されていて、パイプライン処理によっ
て見かけ上１ステップでデータ、あるいは命令の転送が
行なわれている。また、制御装置から出力されるアドレ
ス信号は、マザーボード、ニューロボード、およびニュ
ーロＬＳＩに順次転送される毎に必要に応じてデコード
が為され、最終的にニューロン回路セレセクト信号とし
て各ニューロン回路に入力されている。

【００１５】上記、高速ニューロコンピュータシステム
の特徴は、マイクロプログラム方式とすることで種々の
ニューロアルゴリズムの対応が図られ、ニューラルネッ
トワークの計算が複数のニューロン回路で同時並列に行
なわれることで計算の高速化が図られ、各ニューロン回
路間は時分割バスで結合されることで配線数の低減が図
られていることである。また、ホストコンピュータによ
って、ニューラルネットワーク動作を記述したマイクロ
プログラムと該実行に必要なデータが予め設定されるこ
とで、制御装置におけるマイクロプログラムの実行速度
と比較して低速なホストコンピュータとの通信（ＳＣＳ
Ｉ）の介在を受けることなく、ニューラルネットワーク
の計算を高速に行なうことができることである。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来技術によるニューロコンピュータでは、ニューラルネ
ットワーク動作で計算される演算データは予めホストコ
ンピュータに準備されて制御装置に与えられるものであ
って、生体の脳が存在する実環境での脳のモデルとして
のニューラルネットワークの計算について考慮されず、
実環境から得られる情報を演算データに用いるというニ
ューラルネットワーク動作の実時間処理が困難であると
いった問題のあることが本発明者によって明らかとされ
た。即ち、生体の脳は、視覚、聴覚、触覚などによって
実環境から得られる情報若しくは刺激を取り込んで判断
を行うが、上記従来のＳＩＭＤ型の並列計算機は、実環
境から得られるリアルタイムの情報を演算対象としてニ
ューラルネットワーク動作を実時間で処理することにつ
いて考慮されていなかった。

【００１７】本発明の目的は、ニューラルネットワーク
に代表される並列アルゴリズムを実行する並列計算機に
おいて、実時間で実信号を処理可能な情報処理装置を提
供することにある。

【００１８】本発明の別の目的は、そのような情報処理
装置を実現するデバイスとしての半導体装置を提供する
ことにある。

【００１９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２１】すなわち、並列計算機システムにおいて、
並列アルゴリズムの実行と並列に、実環境から得られる
情報を演算データとして全プロセッサに入出力可能な構
成とするものである。このような構成方法としては、プ
ロセッサ間あるいは制御装置とプロセッサ間のデータ通
信手段（インタフェース手段）と並列に動作するよう
に、実環境とプロセッサ間のデータ通信手段（インタフ
ェース手段）を設ければよい。

【００２２】データ通信手段は、例えば全プロセッサ共
通の入力バスと出力バスとからなる時分割バスとするこ
とができる。また、実環境との入出力手段は実環境入出
力装置と直接接続可能なように例えばＡ／Ｄ変換器また
はＤ／Ａ変換器を設けることができる。また、実環境と
プロセッサ間のデータ通信手段を複数設けることができ
る。このとき、データ通信手段数に対してプロセッサの
演算器資源が不足する場合には、データ通信手段のデー
タ転送速度に対してプロセッサのデータ処理速度を多倍
化し、該プロセッサのデータ処理速度に等しい間隔で該
複数のデータ通信手段のデータ転送サイクルに時間差を
設ければよい。

【００２３】このような情報処理装置を実現するデバイ
スは、上記複数のデータ通信手段を設けた相互に同一の
複数個のプロセッサの半導体基板に集積して構成するこ
とができる。このとき、データ通信手段数に対してプロ
セッサの演算器資源が不足する場合には、上記同様にデ
ータ通信手段のデータ転送速度に対してプロセッサのデ
ータ処理速度を多倍化し、該プロセッサのデータ処理速
度に等しい間隔で該複数のデータ通信手段のデータ転送
サイクルに時間差を設ければよい。

【００２４】上記した情報処理装置によれば、プロセッ
サ間あるいは制御装置とプロセッサ間のデータ通信手段
を用いた並列アルゴリズムの動作と、実環境とプロセッ
サ間のデータ通信手段を用いた各プロセッサにおける実
環境についての情報処理とを、同時並列に実行可能とな
る。これらのデータ処理手段は入力バスと出力バスとか
らなる時分割バスとすることで、パイプライン処理によ
るバスの有効利用が可能となる。該プロセッサにおける
実環境についての情報処理は、実環境との入出力がホス
トコンピュータ等を介することなく実環境入出力装置と
直接接続されることによって実時間処理が可能となる。
また、該実環境とプロセッサ間のデータ通信手段を複数
設けることによって、多重の実環境情報を並列に処理可
能となる。これらによって、実時間で実信号を処理可能
な情報処理装置を提供するいう本発明の目的が達成され
る。

【００２５】また、上記手段の半導体装置によれば、プ
ロセッサを制御装置とインタフェースさせるデータ通信
手段とプロセッサを実環境とインタフェースさせるデー
タ通信手段とを設けたことで、複数搭載されたプロセッ
サの個々が、プロセッサ間あるいは制御装置とプロセッ
サ間のデータ通信手段を用いた並列アルゴリズムに係る
プロセッサのデータ処理と、実環境とプロセッサ間のデ
ータ通信手段の１つあるいは複数を用いた実環境につい
ての情報処理に係るデータ処理とを、同時並列に演算可
能となり、これによって、上記情報処理装置を実現する
デバイスとしての半導体装置を提供するという目的が達
成される。

【００２６】上述の手段の内容を更に整理して説明す
る。並列処理型の情報処理装置（１００）は、少なくと
も２個プロセッサ（１１１，１１２）から構成されるプ
ロセッサアレイ（１０２）と、記憶手段（１１３）に格
納されたプログラムに基づいて前記プロセッサアレイを
制御する制御装置（１０３）とを含み、前記各プロセッ
サが他のプロセッサとの間又は制御装置との間でデータ
の授受を可能にする第１のデータ通信手段（１１９，１
２０）と、前記各プロセッサが前記情報処理装置の外部
インタフェース手段（１０５，１０７）との間でデータ
の授受を可能にする第２のデータ通信手段（１０９，１
１０）とを有する。

【００２７】前記第１のデータ通信手段は、例えば全て
のプロセッサと前記制御装置に共通接続された第１の出
力データバス（１２０）及び第１の入力データバス（１
１９）を有し、第１の出力データバスは制御装置が択一
的に指定する一つのプロセッサから出力されるデータを
制御装置に伝達し、第１の入力データバスは制御装置か
ら前記プロセッサにデータをブロードキャスト転送する
ものである。

【００２８】前記第２のデータ通信手段は、例えば前記
全てのプロセッサを前記外部インタフェース手段に共通
接続する第２の出力データバス（１１０）及び第２の入
力データバス（１０９）を有し、前記第２の出力データ
バスは制御装置が択一的に指定する一つのプロセッサか
ら出力されるデータを前記外部インタフェース手段に伝
達し、前記第２の入力データバスは前記外部インタフェ
ース手段から前記プロセッサにデータをブロードキャス
ト転送するものである。このとき、前記外部インタフェ
ース手段は複数個の外部インタフェース端子（１０５，
１０７）と、前記外部インタフェース手段の内の出力用
のインタフェース端子（１０７）と前記第２の出力デー
タバスとの間に配置されたＤ／Ａ変換器（１０６）と、
前記外部インタフェース手段の内の入力用のインタフェ
ース端子（１０５）と前記第２の入力データバスとの間
に配置されたＡ／Ｄ変換器（１０４）とを含んで構成す
ることができる。

【００２９】また、前記外部インタフェース手段は、複
数個の外部インタフェース端子と、前記制御装置が択一
的に指定する外部インタフェース端子（１０７−１，１
０７−２）に前記第２の出力データバス（１１０）を結
合させる出力制御回路（９０３）と、前記制御装置が択
一的に指定する外部インタフェース端子（１０５−１，
１０５−２）に前記第２の入力データバス（１０９）を
結合させる入力制御回路（９０２）とを有して構成する
ことができる。このとき、前記出力制御回路の出力端子
と前記外部インタフェース端子との間にＤ／Ａ変換器
（１０６−１，１０６−２）を配置し、前記入力制御回
路の入力端子と前記外部インタフェース端子との間にＡ
／Ｄ変換器（１０４−１，１０４−２）を配置すること
ができる。

【００３０】前記第２のデータ通信手段は、前記第２の
出力データバスと第２の入力データバスとを複数対（１
０９−１，１０９−２と１１０−１，１１０−２）設け
て構成することができる。

【００３１】前記第１のデータ通信手段と第２のデータ
通信手段は並列的に動作させることができる。

【００３２】前記プロセッサのデータ処理速度は、前記
第１のデータ通信手段及び前記第２のデータ通信手段の
データ転送速度の多倍値にすることができる。

【００３３】上記情報処理装置をニューロコンピュータ
として構成する場合、記プロセッサはニューロンを模倣
した動作を可能とする演算手段（５１１，５１２）を有
し、前記制御装置は、ニューラルネットワークを模倣し
た動作を前記プロセッサに実行されるためのプログラム
を前記記憶手段（１１３）に含み、前記制御装置は、前
記ニューラルネットワークの動作に必要なデータを格納
するデータ記憶手段（１１４）を有し、前記制御装置
は、前記記憶手段のプログラムに従って、第１の通信手
段を介してプロセッサに命令信号をブロードキャスト転
送すると共に、第１の通信手段を介してプロセッサに前
記データ記憶手段のデータ又は選択されたプロセッサの
出力を伝達し、また、第２の通信手段を介してプロセッ
サに前記外部インタフェース手段からのデータを伝達
し、複数のプロセッサを有機的に連結してニューラルネ
ットワークのモデルを実現するプログラム実行制御手段
（１１５）を有する。

【００３４】並列処理型の情報処理装置に適用される半
導体装置（６００）は、相互に同一の複数個のプロセッ
サ（５００−１，５００−２）から構成されるプロセッ
サアレイを含み、前記各々の各プロセッサは、第１及び
第２の外部データ入力手段（５０３，５０４）と、前記
第１及び第２の外部データ入力手段から並列的に入力さ
れたデータを演算可能な演算手段（５１１，５１２）
と、演算手段で演算された演算結果を並列的に出力可能
な第１及び第２の外部データ出力手段（５０５，５０
７）とを有する。このとき、前記各々のプロセッサの前
記第１の外部データ入力手段に共通接続された第１のデ
ータ入力共通バス（６１７）と、前記各々のプロセッサ
の前記第２の外部データ入力手段に共通接続された第２
のデータ入力共通バス（６１５）と、前記各々のプロセ
ッサの前記第１の外部データ出力手段に共通接続された
第１のデータ出力共通バス（６１４）と、前記各々のプ
ロセッサの前記第２の外部データ出力手段に共通接続さ
れた第２のデータ出力共通バス（６１３）と、半導体装
置の外部から与えられる制御情報に基づいて前記各プロ
セッサの中の一つのプロセッサを選択してそれに含まれ
る第１、第２のデータ出力手段の出力動作を選択する選
択制御回路（６１０）とを更に有することができ、前記
各プロセッサの第１及び第２のデータ入力手段は第１及
び第２のデータ入力共通バスを介して並列的にデータ入
力可能にされる。

【００３５】上記半導体装置を用いる情報処理装置は、
当該半導体装置と前記半導体装置のプロセッサを制御す
る制御装置とを含む。前記半導体装置の前記プロセッサ
のデータ処理速度は、前記第１及び第２のデータ入力共
通バスと第１及び第２のデータ出力共通バスにおけるデ
ータ転送速度の多倍値にされ、前記制御装置は、該プロ
セッサのデータ処理速度に等しい間隔をもって、前記第
１のデータ入力共通バスと第２のデータ入力共通バスと
の間のデータ転送サイクルに時間差を形成すると共に、
前記第１のデータ出力共通バスと第２のデータ出力共通
バスとの間のデータ転送サイクルに時間差を形成する。

【００３６】

【発明の実施の形態】本発明に係るＳＩＭＤ型並列計算
機としての情報処理装置は例えばニューロコンピュータ
に最適である。ここで、先ず、生体の脳神経細胞（脳神
経線維）すなわちニューロンとその工学的モデルについ
て説明する。

【００３７】生体のニューロンは、例えば複数の樹状突
起から複数の入力を受け、単一の軸索から単一の出力を
形成する。当該ニューロンの樹状突起は、他のニューロ
ンの軸索とシナプスで結合される。このシナプス結合に
は個々に重み値（シナプス荷重）を有し、入力と重み値
との累積加算結果があるしきい値を超えたとき軸索にパ
ルスが形成される。重み値は学習機能によって漸次変化
される。このようなニューロンの図１１に例示される工
学的なモデルにおいて、ニューロンは多入力一出力の構
成とされ、他のニューロンからの出力（X1〜Xn）と自分
自身の重み値（W0〜Wn）を累積加算した後、内部応答関
数Fで変換した値Yを出力する。例えば前記内部応答関数
Fは、累積加算結果がある閾値を超えたときに論理値
“１”の信号を形成するステップ関数あるいは、連続な
非線形関数としてのシグモイド関数である。

【００３８】生態では、そのような多数のニューロンが
複雑に結合（ネットワーク化）してニューロネットワー
クを構成し、並列分散処理を行っている。

【００３９】図１には前記ニューロネットワークを模擬
するニューロコンピュータの一例を示す。ニューロコン
ピュータはＳＩＭＤ型の並列計算機１００として構成さ
れる。代表的に示されたプロセッサ１１１，１１２がニ
ューロンに相当される。各々のプロセッサ１１１，１１
２は前記重み値などを記憶するローカルメモリと演算手
段などを有する。前記シグモイド関数に代表されるよう
な演算手順を規定する命令信号は命令バス１１８を介し
て与えられる。個々のプロセッサ１１１，１１２への入
力は入力データバス１１９を介して与えられる。前記命
令信号及び入力データはブロードキャスト転送によって
行われる。すなわち、全てのプロセッサ１１１、１１２
に並列的に命令信号及び入力データが与えられる。な
お、入力データに関しては、プロセッサ１１１，１１２
の中から選択された一群のグループ化されたプロセッサ
だけに与えるようにすることを妨げるものではない。プ
ロセッサ１１１，１１２の出力は何れか一つが選択され
て出力データバス１２０に与えられる。出力データバス
１２０に与えられたデータは制御装置１０３を介して再
び入力データバス１１９から各プロセッサ１１１，１１
２にブロードキャスト転送されて演算され、また、一つ
のプロセッサの演算結果が選択されて出力データバス１
２０に出力される。このような入力データのブロードキ
ャスト転送と、転送された入力データに対する一つのプ
ロセッサによる演算結果の選択という動作をサイクリッ
クに繰り返すことにより、ニューロンの所望とする結合
を模擬した演算を行うことができる。このときの各々の
プロセッサにおける重み値は予め制御装置１０３により
初期設定されている。前記一連の演算によって特定のプ
ロセッサから得られた演算結果は例えば期待値と比較さ
れ、その誤差を相殺するようにプロセッサの重み値を修
正して学習を行う。プロセッサ１１１，１１２の演算内
容や演算結果の選択及び学習の手法は例えば制御記憶１
１３に格納されたプログラムによって決定される。

【００４０】入力データバス１１９を介して初期的にプ
ロセッサ１１１，１１２にブロードキャスト転送される
データはホストコンピュータ１２９から予め制御装置１
０３にダウンロードされたデータとされる。

【００４１】図１のニューロコンピュータは、生体の脳
が外界からの刺激若しくは情報に基づいてリアルタイム
に反応できるのと同じく、外界からの情報をリアルタイ
ムにプロセッサに１１１，１１２に供給してその影響を
演算結果に反映できるように考慮されている。図１では
その一例として、マイクロフォン１３０から外界の情報
と取り込み、スピーカ１３１を介して外界に応答する。
その制御は外部データ入出力回路１０１が行い、プロセ
ッサ１１１，１１２とのインタフェースは、データのブ
ロードキャスト転送が行われる入力データバス１０９、
プロセッサ１１１，１１２の演算結果が選択的に与えら
れる出力データバス１１０によって行われる。

【００４２】次に、概要を説明した上記ニューロコンピ
ュータ及びこれを用いた情報処理システムを詳細に説明
する。

【００４３】図１には本発明の一実施例である情報処理
装置のシステム構成例が示されている。図１において、
１００は本発明を適用したＳＩＭＤ型並列計算機、１２
９はＳＩＭＤ型並列計算機を操作するホストコンピュー
タ、１３０は実環境情報の入力例として音声を入力する
マイクロフォン、１３１は実環境への出力例として音声
を出力するスピーカである。ＳＩＭＤ型並列計算機１０
０は、複数のプロセッサ１１１〜１１２から構成される
プロセッサアレイ１０２、該プロセッサアレイ１０２を
制御する制御装置１０３、実環境と情報を入出力する外
部データ入出力装置１０１を含む構成になっている。

【００４４】上記制御装置１０３は、制御記憶装置１１
３、データ記憶装置１１４、プログラム実行制御回路１
１５およびホストインタフェース制御回路１１６が含ま
れる。制御記憶装置１１３はＲＡＭ等の書き換え可能な
メモリで構成され、プロセッサアレイ１０２を用いて行
なう演算、該演算に必要な制御装置１０３の制御、およ
び該演算に必要な外部データ入出力装置１０１の制御の
手続きを示すプログラムが格納される。データ記憶装置
１１４は、やはりＲＡＭ等の書き換え可能なメモリで構
成され、プログラムで用いられるデータが格納される。
プログラムの実行制御はプログラム実行制御回路１１５
によって行なわれる。１１７はホストコンピュータ１２
９と接続する端子である。該端子１１７とホストインタ
フェース制御回路１１６は、ＳＩＭＤ型並列計算機１０
０とホストコンピュータ１２９の間で通信を行なうため
のインタフェースであり、例えばＳＣＳＩが用いられ
る。

【００４５】上記外部データ入出力装置１０１は、実信
号入出力制御回路１０８、Ａ／Ｄ変換器１０４およびＤ
／Ａ変換器１０６が含まれる。１０５は実環境の情報例
としての上記マイクロフォン１３０と接続可能なアナロ
グ信号入力端子である。上記Ａ／Ｄ変換器１０４は該端
子１０５から入力したアナログ信号をディジタル信号に
変換して実信号入出力制御回路１０８に出力する。１０
７は実環境への出力例としての上記スピーカ１３１と接
続可能なアナログ信号出力端子である。上記Ｄ／Ａ変換
器１０６は実信号入出力制御回路１０８から入力するデ
ィジタル信号をアナログ信号をに変換して該端子１０７
に出力する。実信号入出力制御回路１０８は制御装置１
０３内の上記プログラム実行制御回路１１５からの制御
信号に従い、Ａ／Ｄ変換器１０４およびＤ／Ａ変換器１
０６と上記プロセッサアレイとのデータの授受を制御す
る。なお、実信号入出力制御回路１０８は、Ａ／Ｄ変換
器１０４が端子１０５を介して接続する実環境情報の入
力手段、またはＤ／Ａ変換器１０６が端子１０７を介し
て接続する実環境への出力手段に対して、周波数特性や
振幅特性等を調整して機能させるようにＡ／Ｄ変換器１
０４およびＤ／Ａ変換器１０６を制御する。

【００４６】プロセッサアレイ１０２内の上記プロセッ
サ１１１〜１１２の個々は、命令バス１１８、入力デー
タバス１１９および出力データバス１２０によって制御
装置１０３内の上記プログラム実行制御回路１１５と共
通に接続され、入力データバス１０９および出力データ
バス１１０によって外部データ入出力装置１０１と接続
されている。該プロセッサ１１１〜１１２は、命令バス
１１８の命令信号に従って並列に動作可能なように構成
される。また、制御装置１０３内のプログラム実行制御
回路１１５から出力されるアドレスバス１２１のアドレ
ス信号は、アドレスデコーダ１２２によってデコードさ
れ、各プロセッサに割り当てられたアドレスと１対１に
対応するプロセッサセレクト信号１２３〜１２４によっ
て各プロセッサに接続される。該アドレス信号が示すア
ドレスにより、プロセッサセレクト信号１２３〜１２４
の１つがアサートされ、当該プロセッサが出力データバ
ス１２０にデータを出力する。同様にアドレスバス１２
５のアドレス信号は、アドレスデコーダ１２６によって
デコードされ、プロセッサセレクト信号１２７〜１２８
によって各プロセッサに接続され、該アドレス信号が示
すプロセッサが出力データバス１１０にデータを出力す
る。

【００４７】ホストコンピュータ１２９は、ユーザイン
タフェース部であり、ユーザの操作に呼応してＳＩＭＤ
型並列計算機１００の設定および実行コマンドの発行な
どを行う部分であり、例えばコンパイラ等を含む。ホス
トコンピュータ１２９において、ユーザは、所望する一
連の計算手続きを、コンパイラが有するプログラム記述
方法でソースプログラムおよび該プログラムの演算デー
タ等を作成する。ホストコンピュータ１２９では、ユー
ザの操作に呼応して、コンパイラによって、ソースプロ
グラムをプログラム実行制御回路１１５に対する実行形
式としてのマシン語（マイクロプログラム）に翻訳す
る。また、このとき演算データやプログラム内に記述さ
れた変数の初期値データ等について、当該変数をデータ
記憶装置１１４上に割り当てた物理アドレスとの対応付
け等を行なう。

【００４８】ＳＩＭＤ型並列計算機１００内の上記制御
装置１０３に対するマイクロプログラムの設定、演算デ
ータの設定、プログラムの実行および結果データの取り
出しは、ユーザの操作に呼応して行なわれる。ユーザの
操作は、コマンドとしてホストコンピュータ１２９から
ホストインタフェース制御回路１１６に発行され、プロ
グラム実行制御回路１１５で実行される。例えば、ユー
ザの操作が環境設定操作のとき、ホストコンピュータ１
２９はホストインタフェース制御回路１１６との通信に
よって、プログラム実行制御回路１１５に環境設定コマ
ンドを発行する。プログラム実行制御回路１１５は、こ
のコマンドに呼応して、マシン語に翻訳されたプログラ
ムを制御記憶装置１１３に、また演算データや変数の初
期値データ等をデータ記憶装置１１４にそれぞれ転送す
るように制御装置１０３全体を制御する。また、例え
ば、ユーザの操作が実行開始操作のとき、ホストコンピ
ュータ１２９はホストインタフェース制御回路１１６と
の通信によって、プログラム実行制御回路１１５に実行
開始コマンドを発行する。プログラム実行制御回路１１
５は、このコマンドに呼応して、制御記憶装置１１３に
格納されたプログラムについて逐次的に実行を開始する
ようにＳＩＭＤ型並列計算機１００全体を制御する。

【００４９】図２にはプログラム実行制御回路１１５の
構成が示される。同図において、コマンド実行制御回路
２０１は、プログラム実行制御回路１１５全体を制御し
て、ホストインタフェース制御回路１１６を介してホス
トコンピュータ１２９から受け取ったコマンドを実行す
る。また、コマンド実行制御回路２０１は、制御装置内
部バス２０９によってシーケンサ回路２０４、データ記
憶装置制御回路２０５、アドレス制御回路２０７〜２０
８および外部データ入出力装置１０１内の各種パラメー
タレジスタに対するホストインタフェース制御回路１１
６からのアクセスが可能なように構成されている。ま
た、これによって、ホストコンピュータ１２９は、マイ
クロプログラムの開始位置の設定、マイクロプログラム
の停止位置あるいは実行位置の読み出し、データ記憶装
置のアドレスの設定、アドレスバス１２１〜１２５の初
期設定、外部データ入出力装置１０１内のＡ／Ｄ変換器
１０４あるいはＤ／Ａ変換器１０６の初期設定等が為さ
れる。

【００５０】シーケンサ回路２０４は、コマンド実行制
御回路２０１からの実行要求を受けて制御記憶装置１１
３から、内に持つパラメータレジスタとしてのプログラ
ムカウンタが指し示すマイクロプログラムの１ステップ
命令を命令フェッチ回路２０２に読み出し、それと同時
に、該プログラムカウンタをインクリメントして次ステ
ップの命令の読み出しに備える。

【００５１】命令フェッチ回路２０２は、該読み出され
た命令をフェッチして、命令デコード回路２０３に出力
する。また、命令フェッチ回路２０２は、コマンド実行
制御回路２０１の制御によって、該フェッチする命令
を、制御記憶装置１１３の出力２１４と、コマンド実行
制御回路２０１の出力２１３とから選択可能となってい
る。これによって、ホストコンピュータ１２９は、単独
命令（１ステップ命令）が可能となり例えばマイクロプ
ログラムのデバッグ機能に用いられる。

【００５２】命令デコード回路２０３では、命令フェッ
チ回路２０２が出力する命令がデコードされる。該命令
は、ＶＬＩＷ方式が採られ、該命令のビット列は図８に
示される複数のフィールドで構成される。

【００５３】図８におけるフィールド８０１はセルフコ
ントロールフィールドであり、フィールド８０２〜８０
９の意味を変更するもので、命令デコード回路２０３で
解釈される。

【００５４】図８におけるフィールド８０２は実行フロ
ー制御フィールドであり、ジャンプ命令、条件分岐命令
あるいは実行終了命令などを制御するもので、命令デコ
ード回路２０３は該フィールドの内容に従ってシーケン
サ回路２０４を制御する。シーケンサ回路２０４は、ジ
ャンプ命令の場合、命令デコード回路２０３の制御に従
って、内に持つプログラムカウンタの内容をジャンプ先
とする。このとき、サブルーチンコール命令など、プロ
グラムカウンタを復帰する必要がある場合は、該復帰に
必要な情報をスタッカーに退避し、復帰命令の場合は、
該退避した情報を該スタッカーより復帰させる。なお、
条件分岐命令の場合、シーケンサ回路２０４は、制御装
置内部バス２０９を介して出力データバス１２０のデー
タを用いて条件判断ができるようになっている。また、
実行終了命令あるいは不当命令の場合には、命令デコー
ド回路２０３はコマンド実行制御回路２０１に割り込み
信号を発生し、ホストインタフェース制御回路１１６を
介してホストコンピュータ１２９に通知する。

【００５５】図８におけるフィールド８０３は演算制御
フィールドであり、プロセッサアレイ１０２を制御する
もので、命令デコード回路２０３は該フィールドの内容
に従って命令バス１１８に命令信号を出力する。プロセ
ッサアレイ１０２については、後述する。

【００５６】図８におけるフィールド８０４は第１出力
データ制御フィールドであり、出力データバス１２０に
出力するデータを制御するもので、命令デコード回路２
０３は該フィールドの内容に従ってアドレスバス制御回
路２０７を制御するとともに、プロセッサ１１１〜１１
２のデータ出力に係る命令を命令バス１１８に出力す
る。アドレスバス制御回路２０７は、パラメータレジス
タとしてのプロセッサアドレスポインタと該プロセッサ
アドレスポインタの制御回路を含み、該命令デコード回
路２０３の制御に従ってプロセッサアドレスポインタの
内容について、インクリメント、ディクリメント、制御
装置内部バス２０９上のデータの設定等を行ない、該プ
ロセッサアドレスポインタの内容をアドレスバス１２１
に出力する。

【００５７】図８におけるフィールド８０５はデータ制
御フィールドであり、データ記憶装置１１４を制御する
もので、命令デコード回路２０３は該フィールドの内容
に従ってデータ記憶装置制御回路２０５を制御する。デ
ータ記憶装置制御回路２０５は、パラメータレジスタと
してのデータ記憶装置アドレスポインタと該データ記憶
装置アドレスポインタの制御回路を含み、該命令デコー
ド回路２０３の制御に従ってデータ記憶装置アドレスポ
インタの内容について、インクリメント、ディクリメン
ト、制御装置内部バス２０９上のデータの設定等を行な
う。また、該命令デコード回路２０３の制御に従って該
データ記憶装置アドレスポインタの指し示すデータ記憶
装置内のアドレスについて、２１２へ出力、または２１
１のデータの書き込みを行なう。

【００５８】図８におけるフィールド８０６は第１デー
タバス制御フィールドであり、入力データバス１１９、
出力データバス１２０およびデータ記憶装置１１４の入
出力２１１〜２１２を制御するもので、命令デコード回
路２０３は該フィールドの内容に従ってバス制御回路２
０６を制御する。

【００５９】図３には、バス制御回路２０６の構成が示
される。同図において、命令デコード回路２０３からの
制御信号２１０に従って、入力データバス１１９のデー
タをセレクタ２２０によって出力データバス１２０また
はデータ記憶装置１１４の出力２１２から、データ記憶
装置１１４への入力をセレクタ２２１により出力データ
バス１２０または制御装置内部バス２０９からそれぞれ
選択するように構成される。また、命令デコード回路２
０３からの制御信号２１０に従って、制御装置内部バス
２０９にセレクタ２２２により出力データバス１２０ま
たはデータ記憶装置１１４の出力２１２のデータを選択
して出力するように構成される。図に示されたＦＦはラ
ッチ回路である。

【００６０】図３のバス制御回路２０６により、特定の
プロセッサから出力データバス１２０に出力されたデー
タをセレクタ２２０を介して入力データバス１１９に送
り、このデータを全てのプロセッサ１１１，１１２にブ
ロードキャスト転送することが可能になる。また、目的
とする最終的な演算結果は、出力データバス１２０及び
セレクタ２２１を経由してデータ記憶装置１１４に格納
することができる。

【００６１】図８におけるフィールド８０７は第２出力
データ制御フィールドであり、出力データバス１１０に
出力するデータを制御するもので、命令デコード回路２
０３は該フィールドの内容に従ってアドレス制御回路２
０８を制御するとともに、プロセッサ１１１〜１１２の
データ出力に係る命令を命令バス１１８に出力する。ア
ドレス制御回路２０８は、パラメータレジスタとしての
プロセッサアドレスポインタと該プロセッサアドレスポ
インタの制御回路を含み、該命令デコード回路２０３の
制御に従ってプロセッサアドレスポインタの内容につい
て、インクリメント、ディクリメント、制御装置内部バ
ス２０９上のデータの設定等を行ない、該プロセッサア
ドレスポインタの内容をアドレスバス１２５に出力す
る。図８におけるフィールド８０９は第２データバス制
御フィールドであり、出力端子１０５を介してＡ／Ｄ変
換器１０４からの出力および入力端子１０７を介したＤ
／Ａ変換器１０６の入力を制御するもので、命令デコー
ド回路２０３は該フィールドの内容に従って実信号入出
力制御回路１０８を制御する。

【００６２】図４には、外部データ入出力装置１０１の
構成が示される。同図において、外部データ入出力装置
１０１内の実信号入出力制御回路１０８は、実信号入力
制御回路４０２および実信号出力制御回路４０３を含
む。実信号入力制御回路４０２は、命令デコード回路２
０３を含む制御装置１０３からの制御信号２１３に従っ
て、Ａ／Ｄ変換器１０４を制御し、端子１０５からアナ
ログ信号を入力し、ディジタル信号に変換し、入力デー
タバス１０９に出力する。実信号出力制御回路４０３
は、命令デコード回路２０３を含む制御装置１０３から
の制御信号２１３に従って、出力データバス１１０から
ディジタル信号を取り込み、Ｄ／Ａ変換器１０６を制御
し、アナログ信号に変換し、端子１０７から出力する。
また、Ａ／Ｄ変換器１０４およびＤ／Ａ変換器１０６内
のパラメータレジスタは、制御装置１０３の制御信号２
１３によって制御装置内部バス２０９を介してデータ設
定が可能なように構成されている。

【００６３】図５には、プロセッサアレイ１０２内のプ
ロセッサ１１１〜１１２の例としてのプロセッサ５００
が示される。

【００６４】プロセッサ５００は、データ入出力手段と
して２つのデータ入力端子５０３、５０４と２つのデー
タ出力端子５０５、５０７を含み、演算手段として、乗
算器５１２とシフタ機能を備えたＡＬＵ５１１とを含
み、局所メモリとして重み値メモリ５１５とレジスタフ
ァイル５１６等を含んで成り、これらの機能は、命令信
号入力端子５０１から入力された命令信号に従って水平
に動作するように構成される。

【００６５】図５において、制御回路５０２は、命令信
号入力端子５０１から入力された命令信号をデコード
し、プロセッサ５００内の各部を水平に動作するよう制
御する。なお、同図において、ＦＦと示した回路はラッ
チ回路である。プロセッサ５００の動作サイクルは、命
令バス１１８のバスサイクルと等しく、後述するラッチ
回路５２６，５２７および５２４，５２５以外のラッチ
回路は該サイクルで動作する。

【００６６】ラッチ回路５２６は、データ入力端子５０
３に接続されるバスのバスサイクルで動作し、ラッチ回
路５２７は、データ入力端子５０４に接続されるバスの
バスサイクルで動作する。データ入力端子５０３および
５０４のデータは、ラッチ回路５２６と５２７とによっ
て、それぞれプロセッサ５００内の乗算器入力バス５０
９あるいはＡＬＵ入力バス５１０に取り込まれる。

【００６７】乗算器入力バス５０９では、上記入力した
データ、レジスタファイル５１６、重み値メモリ５１
５、あるいはＡＬＵ５１１の出力の内から、命令信号で
選択したデータが乗算器５１２の入力としてラッチされ
る。乗算器５１２は、該ラッチされたデータについて、
乗算を行なう。ＡＬＵ入力バス５１０では、上記入力し
たデータ、レジスタファイル５１６、重み値メモリ５１
５、あるいは乗算器５１２の出力の内から、命令信号で
選択したデータがＡＬＵ５１１の入力としてラッチされ
る。ＡＬＵ５１１は、命令信号に従って、該ラッチされ
たデータあるいは累積加算用レジスタ５１３のデータに
ついて、算術加減算、論理演算またはシフト演算を行な
う。

【００６８】重み値メモリ書き込みデータレジスタ５１
４、レジスタファイル５１６、および出力レジスタ５１
７〜５１８には、各々独立の命令信号に従って乗算器５
１２またはＡＬＵ５１１の出力したデータが書き込まれ
る。あるいは、前の値が保持される。なお、レジスタフ
ァイル５１６は、命令信号で水平に指定される３つアド
レスのレジスタについて１アドレスの書き込みと２アド
レスの読み出しが各々独立にアクセス可能である。重み
値メモリ５１５は、ＲＡＭ等の書き換え可能なメモリで
構成され、命令信号で指定されるアドレスについて、重
み値メモリ書き込みデータレジスタ５１４のデータを書
き込み、あるいは読み出しが可能である。

【００６９】ラッチ回路５２４は、データ出力端子５０
５に接続されるバスのバスサイクルで動作し、ラッチ回
路５２５は、データ出力端子５０７に接続されるバスの
バスサイクルで動作する。プロセッサ５００内の各種メ
モリ、すなわち、重み値メモリ５１５、レジスタファイ
ル５１６、レジスタ５１３、５１４、５１７、５１８の
出力は、セレクタ５０６あるいは５０８で各々独立の命
令信号に従って選択され、ラッチ回路５２４あるいはラ
ッチ回路５２５にそれぞれ取り込まれる。

【００７０】プロセッサセレクト信号入力端子５２０
は、プロセッサセレクト信号１２３〜１２４の内で当該
プロセッサに対応するプロセッサセレクト信号が接続さ
れ、該プロセッサセレクト信号がアサートの時、ラッチ
回路５２４の出力はトライステートバッファ５２２によ
ってデータ出力端子５０５に出力される。また、プロセ
ッサセレクト信号入力端子５２１は、プロセッサセレク
ト信号１２７〜１２８の内で当該プロセッサに対応する
プロセッサセレクト信号が接続されれ、該プロセッサセ
レクト信号がアサートの時、ラッチ回路５２５の出力は
トライステートバッファ５２３によってデータ出力端子
５０７に出力される。

【００７１】なお、紙面上省略したが、制御回路５０２
は、プロセッサの内部状態を示すコンディションコード
レジスタを含み、命令信号によって、ＡＬＵ５１１の演
算状態を内部信号５１９を介して記憶し、該状態に応じ
てプロセッサ５００内の全ラッチと全各種メモリの書き
換えを禁止するようになっている。これによって、命令
バス１１８を介して全プロセッサにブロードキャストさ
れる命令を実行するプロセッサの選択が可能となる。

【００７２】図６には、プロセッサアレイ１０２を実現
するための半導体装置６００が示される。同図におい
て、プロセッサ５００−１〜５００−２には上述のプロ
セッサ５００が示され、半導体装置６００には複数のプ
ロセッサ５００が集積される。同図において、命令信号
入力端子５０１−１〜５０１−２は、チップ内部命令バ
ス６１５で共通に接続され、チップ制御回路６１０を介
して、チップ命令信号入力端子６０１に接続される。デ
ータ入力端子５０３−１〜５０３−２は、チップ内部入
力データバス６１７で共通に接続され、チップデータ入
力端子６０９に接続される。データ入力端子５０４−１
〜５０４−２は、チップ内部入力データバス６１５で共
通に接続され、チップデータ入力端子６０８に接続され
る。データ出力端子５０５−１〜５０５−２は、チップ
内部出力データバス６１４で共通に接続され、チップデ
ータ出力端子６０２に接続される。データ出力端子５０
７−１〜５０７−２は、チップ内部出力データバス６１
３で共通に接続され、チップデータ出力端子６０１に接
続される。プロセッサセレクト信号入力端子５２０−１
〜５２０−２は、チップ制御回路６１０がプロセッサ５
００−１〜５００−２に１対１に対応して出力するチッ
プ内部プロセッサセレクト信号入力６１１がそれぞれ接
続される。プロセッサセレクト信号入力端子５２１−１
〜５２１−２は、チップ制御回路６１０がプロセッサ５
００−１〜５００−２に１対１に対応して出力するチッ
プ内部プロセッサセレクト信号入力６１２がそれぞれ接
続される。チップ制御回路６１０において、内部プロセ
ッサセレクト信号入力６１１は、チップセレクト信号入
力端子６０４がアサートの時、チップアドレス入力端子
６０５上のアドレスをデコードして出力される。また、
チップ制御回路６１０において、内部プロセッサセレク
ト信号入力６１２は、チップセレクト信号入力端子６０
６がアサートの時、チップアドレス入力端子６０７上の
アドレスをデコードして出力される。

【００７３】上記した半導体装置６００の複数を用い
て、図１におけるプロセッサアレイ１０２が構成され
る。すなわち、複数個の半導体装置６００において、各
チップ命令信号入力端子６０１が命令バス１１８に、各
チップデータ入力端子６０９が入力データバス１１９
に、各チップデータ入力端子６０８が入力データバス１
０９に、各チップデータ出力端子６０２が出力データバ
ス１２０に、各チップデータ出力端子６０１が出力デー
タバス１１０にそれぞれ共通に接続される。また、アド
レスバス１２１およびアドレスバス１２５は、複数の半
導体装置６００内から１つを選択するように上位アドレ
スが半導体装置６００の外でデコードされ、各半導体装
置６００と１対１に対応したチップセレクト信号とし
て、入力端子６０４およびチップセレクト信号入力端子
６０６にそれぞれ接続され、各半導体装置６００に集積
されたプロセッサ５００−１〜５００−２の内から１つ
を示す下位アドレスがチップアドレス入力端子６０５お
よびチップアドレス入力端子６０７にそれぞれ共通に接
続される。なお、図１では、上記半導体装置５００の内
外におけるアドレスバス１２１およびアドレスバス１２
５のデコーダを、それぞれアドレスデコータ１２２およ
びアドレスデコータ１２６として便宜上集約して示して
いる。図１における、プロセッサセレクト信号１２３〜
１２４は、全半導体装置６００内のチップ内部プロセッ
サセレクト信号入力６１１であり、プロセッサセレクト
信号１２７〜１２８は、全半導体装置６００内のチップ
内部プロセッサセレクト信号入力６１２である。また、
プロセッサ１１１〜１１２は、全半導体装置６００内の
プロセッサ５００−１〜５００−２である。

【００７４】上記したＳＩＭＤ型並列計算機１００の動
作タイミングについて図７を用いて説明する。

【００７５】まず、図２における命令フェッチ回路２０
２は、命令７０１に示すサイクルのタイミングで命令を
フェッチする。命令デコード回路２０３は、命令フェッ
チ回路２０２の動作サイクルの２倍の速度で動作し、該
フェッチ回路２０２の出力する命令について、入力デー
タバス１１９に係る命令を７０２のタイミングでデコー
ドし、入力データバス１０９に係る命令を７０３のタイ
ミングでデコードする。

【００７６】そして後、命令デコード回路２０３は、７
０２でデコードした命令について、データ７０４に示す
サイクルのタイミングでバス制御回路２０６を制御し
て、出力データバス１２０上のプロセッサアレイ１０２
が出力したデータまたはデータ記憶装置１１４が出力す
るデータを入力データバス１１９に出力する。同時に、
入力データバス１１９から供給されたデータに対する演
算命令をＯＰ７０５に示すサイクルのタイミングで命令
バス１１８を介してプロセッサアレイ１０２に出力す
る。

【００７７】そして後、命令デコード回路２０３は、７
０３でデコードした命令について、データ７０６に示す
サイクルのタイミングで図４の実信号入力制御回路４０
２を制御して、外部環境からマイクロフォン１３０によ
り入力されＡ／Ｄ変換器１０４でディジタル信号に変換
された音声データを入力データバス１０９に出力する。
同時に、入力データバス１０９から供給されたデータに
対する演算命令をＯＰ７０７に示すサイクルのタイミン
グで命令バス１１８を介してプロセッサアレイ１０２に
出力する。

【００７８】プロセッサアレイ１０２では、ＯＰ７０５
の命令信号は、図６のチップ制御回路６１０および図５
の制御回路５０２で順次ラッチされ、同時にデータ７０
４のデータは図５におけるラッチ回路５２６で該バスサ
イクルでラッチされ演算器の入力ラッチ回路を介してＥ
Ｘ７０８に示されるサイクルのタイミングでプロセッサ
５００における演算が実行される。同様に、ＯＰ７０７
の命令信号は、チップ制御回路６１０および制御回路５
０２で順次ラッチされ、同時にデータ７０６のデータは
図５におけるラッチ回路５２７で該バスサイクルでラッ
チされ演算器の入力ラッチ回路を介してＥＸ７０９に示
されるタイミングでプロセッサ５００における演算が実
行される。

【００７９】上記のごとく、入力データバス１１９およ
び入力データバス１０９のバスサイクルに対してプロセ
ッサアレイ１０２の演算速度を２倍とすることで、該２
系統のバス１１９，１０９に係るデータの演算を見かけ
上、マイクロプログラムの１ステップで実行することが
可能である。換言すれば、マイクロフォン１３０により
外界の情報をリアルタイムに取得して、マイクロプロセ
ッサによる演算に供することができる。

【００８０】また、出力データバス１２０への出力は、
命令７０１に示す命令が上記同様にＥＸ７０８のタイミ
ングでプロセッサ５００における各種メモリの出力とし
てセレクタ５０６に選択され、ラッチ回路５２４で該バ
スサイクルでラッチされデータ７１０に示すタイミング
で出力される。同様に、出力データバス１１０への出力
は、命令７０１に示す命令が上記同様にＥＸ７０９のタ
イミングでプロセッサ５００における各種メモリの出力
としてセレクタ５０８に選択され、ラッチ回路５２５で
該バスサイクルでラッチされデータ７１１に示すタイミ
ングで出力され、そして後、該出力データバス１１０の
データは図４の実信号出力制御回路４０３の制御でＤ／
Ａ変換器１０６で音声データとしてアナログ信号に変換
されスピーカ１３１により環境へ出力される。なお、紙
面上省略したが、図２におけるアドレス制御回路２０
７，２０８では上記データ７１０およびデータ７１１の
出力タイミングでトライステートバッファ５２２および
５２３が動作するように、アドレスバス１２１および１
２５の出力タイミングを調整している。

【００８１】上記説明した、タイミングは、パイプライ
ンで処理可能であり、マイクロプログラムの処理は命令
７０１で代表されるようなサイクルで進行される。例え
ばユーザが記述したソースプログラムにおいて任意プロ
セッサの出力を別のプロセッサで入力するようなプロセ
ッサ間通信の命令は、コンパイラによって、上記データ
７１０のタイミングで出力データバス１２０に出力した
データを７１２のタイミングで入力データバス１１９に
出力するようにマイクロプログラムにコンパイルされ、
さらに該一連の動作が命令７０１のサイクルで逐次発行
されることで、該命令７０１のサイクルが見かけ上のマ
イクロプログラムの処理速度となる。

【００８２】尚、図７の説明では、命令バス１１８の動
作タイミングから明らかなように、命令バス１１８上に
ブロードキャスト転送される命令信号の転送速度は、デ
ータバス１０９，１１９，１１０，１２０上でのデータ
転送速度の２倍になっている。命令バス１１８上でその
ような高速転送を行うことができない場合には、命令バ
スの１１８のビット数を増やし、入力データバス１１９
に係る命令と入力データバス１０９に係る命令とを並列
的にデコードし、そのデコード結果をＶＬＩＷ方式で入
力データバス１１９に並列的に供給し、プロセッサ内部
でその命令信号を前後２回に分けて実行するようにすれ
ばよい。

【００８３】以上説明したように、上記並列計算機１０
０においては、プロセッサ１１１，１１２の間あるいは
制御装置１０３とプロセッサ１１１，１１２との間のデ
ータ通信手段（１１９、１２０）と並列に動作するよう
に、実環境とプロセッサ１１１，１１２との間のデータ
通信手段（１０９，１１０）が設けられたため、プロセ
ッサ間あるいは制御装置とプロセッサとの間のデータ通
信手段を用いた並列アルゴリズムの動作と、実環境とプ
ロセッサ間のデータ通信手段を用いた各プロセッサにお
ける実環境についての情報処理とが同時並列に実行可能
となり、ニューラルネットワークに代表される並列アル
ゴリズムを実行する並列計算機において処理速度を低下
することなく実環境の情報を演算データに用いることが
できる。これによって脳のモデルとしてのニューラルネ
ットワークの計算を生体の脳が存在する環境と同様の実
環境で実行可能となるという効果がある。

【００８４】また、並列に動作する２種類のデータ通信
手段（すなわちホストコンピュータ側のバス１１９，１
２０と外部環境側のバス１０９，１１０）に対してプロ
セッサ１１１，１１２の動作速度を２倍にすることで、
バス１１９，１２０に関するデータとバス１０９，１１
０に関するデータについてのプロセッサにおける演算を
見かけ上、各バスのバスサイクルの動作速度で処理でき
るという効果がある。半導体集積回路化されたプロセッ
サ内部の動作速度は実装基板上でのデータ転送速度に比
べて動作の高速化は容易である。

【００８５】前記バス１０９，１１０，１１９，１２０
をブロードキャストバスとすることで配線数の低減を図
ることができ、入力バスと出力バスとからなる時分割バ
スとすることでパイプライン処理によるバスの有効利用
が可能となる。また、プロセッサにおける実環境につい
ての情報処理は、実環境との入出力がホストコンピュー
タ１２９等を介することなく実環境入出力装置と直接接
続されることによって実時間処理が可能となるという効
果がある。

【００８６】また、図６に示される半導体装置６００は
相互に同一の複数個のプロセッサ５００−１〜５００−
２と、６１７，６１４による制御装置１０３側とのイン
タフェースバスと、６１３，６１５による実環境側との
インタフェースバスとを備えて、上記並列計算機を構成
するから、プロセッサとの間あるいは制御装置とプロセ
ッサとの間のデータ通信を用いた並列アルゴリズムに係
るプロセッサのデータ処理と、実環境とプロセッサ間の
データ通信を用いた実環境についての情報処理に係るデ
ータ処理とが同時並列に演算可能となり、これによっ
て、上記並列計算機内のプロセッサアレイが容易に実現
できるという効果がある。

【００８７】図９には、図１の外部データ入出力装置１
０１について、入力データバス１０９のデータを複数の
実環境情報の入力手段から択一的に選択して入力し、出
力データバス１１０のデータを複数の実環境への出力手
段から択一的に選択して出力するようにした場合の実施
例として、外部データ入出力装置９００が示される。同
図において、９０６は実環境情報の入力例として画像を
入力するＴＶ−カメラ、９０７は実環境への出力例とし
て画像を出力するディスプレイである。

【００８８】外部データ入出力装置９００は、実信号入
出力制御回路９０１、Ａ／Ｄ変換器１０４−１〜１０４
−２およびＤ／Ａ変換器１０６−１〜１０６−２が含ま
れる。外部データ入出力装置９００内の実信号入出力制
御回路９０１は、実信号入力制御回路９０２および実信
号出力制御回路９０３が含まれる。

【００８９】１０５−１は実環境の情報例としての上記
マイクロフォン１３０と接続可能なアナログ信号入力端
子である。１０５−２は実環境の情報例としての上記Ｔ
Ｖ−カメラ９０６と接続可能なアナログ信号入力端子で
ある。実信号入力制御回路９０２は、制御装置１０３か
らの制御信号２１３に従って、Ａ／Ｄ変換器１０４−１
〜１０４−２を制御し、端子１０５−１〜１０５−２か
らそれぞれアナログ信号を入力し、それぞれディジタル
信号に変換し、セレクタ９０４に取り込む。セレクタ９
０４では、制御信号２１３に従って、該取り込まれた２
つのディジタル信号から択一的に一方を選択し入力デー
タバス１０９に出力する。

【００９０】１０７−１は実環境への出力例としての上
記スピーカ１３１と接続可能なアナログ信号出力端子で
ある。１０７−２は実環境への出力例としての上記ディ
スプレイ９０７と接続可能なアナログ信号出力端子であ
る。実信号出力制御回路９０３は、制御信号２１３に従
って、出力データバス１１０からディジタル信号をマル
チプレクサ９０５に取り込む。マルチプレクサ９０５で
は、制御信号２１３に従って、Ｄ／Ａ変換器１０６−１
または１０６−２から択一的に選択された一方に、該取
り込まれたディジタル信号を出力する。また、実信号出
力制御回路９０３は、該選択されたＤ／Ａ変換器１０６
−１または１０６−２を制御し、アナログ信号に変換
し、端子１０７−１または１０７−２から出力する。

【００９１】また、Ａ／Ｄ変換器１０４−１〜１０４−
２およびＤ／Ａ変換器１０６−１〜１０６−２内のパラ
メータレジスタは、制御装置１０３の制御信号２１３に
よって制御装置内部バス２０９を介してデータ設定が可
能なように構成されている。

【００９２】上記した構成によって、外部データ入出力
装置９００は、制御装置１０３からの制御信号に従い、
択一的に選択される、Ａ／Ｄ変換器１０４−１〜１０４
−２およびＤ／Ａ変換器１０６−１〜１０６−２と、図
１におけるプロセッサアレイ１０２とのデータ授受を制
御し、入力データバス１０９および出力データバス１１
０を時分割に使用することで、プロセッサアレイ１０２
内のプロセッサ１１１〜１１２は、複数の実環境情報の
入力手段からの入力データを演算データとして使用する
ことが可能となり、また、出力データを複数の実環境へ
の出力手段に出力することが可能となる。

【００９３】図１０には、図１の外部データ入出力装置
１０１を複数含み、上記実施例３とは異なる方法で、複
数の実環境情報の入力手段からの入力および複数の実環
境への出力手段の出力を実現した実施例としての情報処
理装置のシステム構成例が示される。

【００９４】同図において、１０００には本発明を適用
したＳＩＭＤ型並列計算機が示される。外部データ入出
力装置１０１−１には、実環境情報の入力手段としてマ
イクロフォン１３０が、実環境への出力手段としてスピ
ーカ１３１が接続され、外部データ入出力装置１０１−
１には、実環境情報の入力手段としてＴＶ−カメラ９０
６が、実環境への出力手段としてディスプレイ９０７が
接続される。

【００９５】プロセッサアレイ１０２内のプロセッサの
内、プロセッサ１１１−１〜１１２−１は入力データバ
ス１０９−１および出力データバス１１０−１によって
外部データ入出力装置１０１−１に接続され、プロセッ
サ１１１−２〜１１２−２は入力データバス１０９−２
および出力データバス１１０−２によって外部データ入
出力装置１０１−２に接続される。

【００９６】マイクロフォン１３０によって取り込まれ
た音声データは、図１と同様の方法で外部データ入出力
装置１０１−１によって入力データバス１０９−１を介
して、プロセッサ１１１−１〜１１２−１に入力される
ように構成される。スピーカ１３１への音声データは、
制御装置１０３が出力するアドレスバス１２５−１によ
ってプロセッサ１１１−１〜１１２−１の内から選択さ
れた１つのプロセッサが出力データバス１１０−１にデ
ータを出力し、該データを図１で説明したのと同様の方
法で外部データ入出力装置１０１−１によってスピーカ
１３１に出力されるように構成される。

【００９７】ＴＶ−カメラ９０６によって取り込まれた
画像データは、図１で説明したのと同様の方法で外部デ
ータ入出力装置１０１−２によって入力データバス１０
９−２を介して、プロセッサ１１１−２〜１１２−２に
入力されるように構成される。ディスプレイ９０７への
画像データは、制御装置１０３が出力するアドレスバス
１２５−２によってプロセッサ１１１−２〜１１２−２
の内から選択された１つのプロセッサが出力データバス
１１０−２にデータを出力し、該データを図１の例と同
様の方法で外部データ入出力装置１０１−２によってデ
ィスプレイ９０７に出力されるように構成される。

【００９８】なお、外部データ入出力装置１０１−１お
よび１０１−２に対する制御は、マイクロプログラムが
各々に対して並列に制御されるようになっていて、該マ
イクロプログラムに従って制御装置１０３は、各々に対
して同時並列に制御する。

【００９９】上記した構成によって、ＳＩＭＤ型並列計
算機１０００は、制御装置１０３よって同時並列に制御
されるプロセッサアレイ１０２について、外部データ入
出力装置１０１−１による実環境との入出力を行なうプ
ロセッサ、外部データ入出力装置１０１−２による実環
境との入出力を行なうプロセッサとに分けて、それぞれ
接続したことで、複数の実環境情報の入力手段からの入
力データを演算データとして同時並列に使用することが
可能となり、また、出力データを複数の実環境への出力
手段に同時並列に出力することが可能となる。

【０１００】以上説明したように、図９及び図１０の並
列計算機においては、実環境とプロセッサ間のデータ通
信手段を複数設けることによって、複数の実環境情報の
入力手段からの入力データを演算データとして使用する
ことができ、また、出力データを複数の実環境への出力
手段に出力することができ、これらのことによって、多
重の実環境情報を並列に処理可能となるという効果があ
る。

【０１０１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【０１０２】例えば、実環境との入出力は、アナログ信
号でなく、ディジタル信号であってもよい。各プロセッ
サには制御記憶装置とプログラム実行制御回路が含まれ
たＳＰＭＤ（Single Program ,Multiple Program）方式
で動作する並列計算機であってもよい。また、各プロセ
ッサの局所メモリはシステム共通の共有メモリ方式であ
ってもよい。

【０１０３】また、上記の例では並列計算機をホストコ
ンピュータの外部装置として示したが、制御装置が従来
のコンピュータのＣＰＵボードに相当するようにして、
一体型のコンピュータとしてもよい。また、環境との入
出力手段を該システムを操作するユーザインタフェース
としてもよい。また、本実施例ではグローバル・バス
（ブロードキャストバス）方式で示したが、網目結合ま
たはリングバス方式にも適用することができる。さらに
は、本発明による半導体装置はＭＩＭＤ型並列計算機に
適用することができる。本発明は、少なくとも複数の演
算器を有し、該演算器間のデータ通信によって並列アル
ゴリズムが動作するような情報処理装置に適用すること
ができる。

【０１０４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１０５】すなわち、複数のプロセッサを用いた並列
アルゴリズムの動作に実環境についての情報処理が同時
並列に実行可能となり、ニューラルネットワークに代表
される並列アルゴリズムを実行する並列計算機において
多重の実信号を実時間で処理することが可能になる。ま
た、デバイスとして、同一複数のデータ通信手段を設け
たプロセッサの同一複数を半導体装置に集積したたこと
によって、プロセッサアレイの実現が容易になる。

【図面の簡単な説明】

【図１】本発明を適用したＳＩＭＤ型並列計算機のシス
テム構成例を示すブロック図である。

【図２】制御装置におけるプログラム実行制御回路の構
成例を示すブロック図である。

【図３】プログラム実行制御回路内のバス制御回路の構
成例を示す回路図である。

【図４】外部データ入出力装置の構成例を示すブロック
図である。

【図５】本発明に係るプロセッサの構成例を示すブロッ
ク図である。

【図６】本発明を適用した半導体装置の構成例を示すブ
ロック図である。

【図７】本発明を適用したＳＩＭＤ型並列計算機例の動
作タイミングを示すタイミングチャートである。

【図８】制御装置で実行される１ステップのマイクロプ
ログラムとしての命令ビット列のフィールド構成図であ
る。

【図９】本発明の別の例としての外部入出力装置の構成
例を示すブロック図である。

【図１０】本発明を適用した別の例としてのＳＩＭＤ型
並列計算機のシステム構成例を示すブロック図である。

【図１１】ニューロンの工学的モデルの説明図である。

【符号の説明】

１００，１０００並列計算機１０１，９００外部データ入出力装置１０３制御装置１０４Ａ／Ｄ変換器１０６Ｄ／Ａ変換器１１１，１１２，５００プロセッサ１１３制御記憶装置１１４データ記憶装置１２９ホストコンピュータ１３０マイクロフォン１３１スピーカ６００半導体装置９０６ＴＶ−カメラ９０７ディスプレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者安永守利茨城県つくば市吾妻４丁目203−408 (72)発明者小泉英明東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者岡橋卓夫東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者中村信夫東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】少なくとも２個プロセッサから構成され
るプロセッサアレイと、記憶手段に格納されたプログラ
ムに基づいて前記プロセッサアレイを制御する制御装置
とを含んで成る並列処理型の情報処理装置であって、前記各プロセッサが他のプロセッサとの間又は制御装置
との間でデータの授受を可能にする第１のデータ通信手
段と、前記各プロセッサが前記情報処理装置の外部イン
タフェース手段との間でデータの授受を可能にする第２
のデータ通信手段とを有するものであることを特徴とす
る情報処理装置。
【請求項２】前記第１のデータ通信手段は、全てのプ
ロセッサと前記制御装置に共通接続された第１の出力デ
ータバス及び第１の入力データバスを有し、第１の出力
データバスは制御装置が択一的に指定する一つのプロセ
ッサから出力されるデータを制御装置に伝達し、第１の
入力データバスは制御装置から前記プロセッサにデータ
をブロードキャスト転送するものであることを特徴とす
る請求項１記載の情報処理装置。
【請求項３】前記第２のデータ通信手段は、前記全て
のプロセッサを前記外部インタフェース手段に共通接続
する第２の出力データバス及び第２の入力データバスを
有し、前記第２の出力データバスは制御装置が択一的に
指定する一つのプロセッサから出力されるデータを前記
外部インタフェース手段に伝達し、前記第２の入力デー
タバスは前記外部インタフェース手段から前記プロセッ
サにデータをブロードキャスト転送するものであること
を特徴とする請求項１又は２に記載の情報処理装置。
【請求項４】前記外部インタフェース手段は複数個の
外部インタフェース端子と、前記外部インタフェース手
段の内の出力用のインタフェース端子と前記第２の出力
データバスとの間に配置されたＤ／Ａ変換器と、前記外
部インタフェース手段の内の入力用のインタフェース端
子と前記第２の入力データバスとの間に配置されたＡ／
Ｄ変換器とを含んで成るものものであることを特徴とす
る請求項３に記載の情報処理装置。
【請求項５】前記外部インタフェース手段は複数個の
外部インタフェース端子と、前記制御装置が択一的に指
定する外部インタフェース端子に前記第２の出力データ
バスを結合させる出力制御回路と、前記制御装置が択一
的に指定する外部インタフェース端子に前記第２の入力
データバスを結合させる入力制御回路とを有して成るも
のであることを特徴とする特徴とする請求項３に記載の
情報処理装置。
【請求項６】前記出力制御回路の出力端子と前記外部
インタフェース端子との間にＤ／Ａ変換器が配置され、
前記入力制御回路の入力端子と前記外部インタフェース
端子との間にＡ／Ｄ変換器が配置されて成るものである
ことを特徴とする請求項５に記載の情報処理装置。
【請求項７】前記第２のデータ通信手段は前記第２の
出力データバスと第２の入力データバスとを複数対有す
るものであることを特徴とする請求項３乃至６の何れか
１項に記載の情報処理装置。
【請求項８】前記第１のデータ通信手段と第２のデー
タ通信手段は並列的に動作するものであることを特徴と
する請求項１乃至７の何れか１項に記載の情報処理装
置。
【請求項９】前記プロセッサのデータ処理速度は、前
記第１のデータ通信手段及び前記第２のデータ通信手段
のデータ転送速度の多倍値であることを特徴とする請求
項８に記載の情報処理装置。
【請求項１０】前記プロセッサはニューロンを模倣し
た動作を可能とする演算手段を有し、前記制御装置は、ニューラルネットワークを模倣した動
作を前記プロセッサに実行されるためのプログラムを前
記記憶手段に含み、前記制御装置は、前記ニューラルネットワークの動作に
必要なデータを格納するデータ記憶手段を有し、前記制御装置は、前記記憶手段のプログラムに従って、
第１の通信手段を介してプロセッサに命令信号をブロー
ドキャスト転送すると共に、第１の通信手段を介してプ
ロセッサに前記データ記憶手段のデータ又は選択された
プロセッサの出力を伝達し、また、第２の通信手段を介
してプロセッサに前記外部インタフェース手段からのデ
ータを伝達し、複数のプロセッサを有機的に連結してニ
ューラルネットワークのモデルを実現するプログラム実
行制御手段を有するものであることを特徴とする請求項
１乃至９の何れか１項に記載の情報処理装置。
【請求項１１】相互に同一の複数個のプロセッサから
構成されるプロセッサアレイを含んで成る並列処理型の
半導体装置において、前記各々の各プロセッサは、第１及び第２の外部データ
入力手段と、前記第１及び第２の外部データ入力手段か
ら並列的に入力されたデータを演算可能な演算手段と、
演算手段で演算された演算結果を並列的に出力可能な第
１及び第２の外部データ出力手段とを有するものである
ことを特徴とする半導体装置。
【請求項１２】前記各々のプロセッサの前記第１の外
部データ入力手段に共通接続された第１のデータ入力共
通バスと、前記各々のプロセッサの前記第２の外部デー
タ入力手段に共通接続された第２のデータ入力共通バス
と、前記各々のプロセッサの前記第１の外部データ出力
手段に共通接続された第１のデータ出力共通バスと、前
記各々のプロセッサの前記第２の外部データ出力手段に
共通接続された第２のデータ出力共通バスと、半導体装
置の外部から与えられる制御情報に基づいて前記各プロ
セッサの中の一つのプロセッサを選択してそれに含まれ
る第１、第２のデータ出力手段の出力動作を選択する選
択制御回路とを有し、前記各プロセッサの第１及び第２
のデータ入力手段は第１及び第２のデータ入力共通バス
を介して並列的にデータ入力可能にされて成るものであ
ることを特徴とする請求項１１記載の半導体装置。
【請求項１３】請求項１２に記載の前記半導体装置と
前記半導体装置のプロセッサを制御する制御装置とを含
む情報処理装置であって、前記プロセッサのデータ処理速度を、前記第１及び第２
のデータ入力共通バスと第１及び第２のデータ出力共通
バスにおけるデータ転送速度の多倍値にされ、前記制御装置は、該プロセッサのデータ処理速度に等し
い間隔をもって、前記第１のデータ入力共通バスと第２
のデータ入力共通バスとの間のデータ転送サイクルに時
間差を形成すると共に、前記第１のデータ出力共通バス
と第２のデータ出力共通バスとの間のデータ転送サイク
ルに時間差を形成するものであることを特徴とする情報
処理装置。