JPH1173448A - フィルタリング型アプローチを使用する組合せ回路の検証方法 - Google Patents
フィルタリング型アプローチを使用する組合せ回路の検証方法Info
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- JPH1173448A JPH1173448A JP13069098A JP13069098A JPH1173448A JP H1173448 A JPH1173448 A JP H1173448A JP 13069098 A JP13069098 A JP 13069098A JP 13069098 A JP13069098 A JP 13069098A JP H1173448 A JPH1173448 A JP H1173448A
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- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
Abstract
(57)【要約】
【課題】 本発明は、検証方式を切り替える際のオーバ
ーヘッドが最低限に抑えられ、先に適用された検証方式
の結果を共有し、種々のコア検証方式を自動的に利用
し、一つ以上の検証方式が成功したときに検証結果が得
られるディジタル回路の検証方法の提供を目的とする。 【解決手段】 本発明は、順番に配置され、検証の結果
を判定、又は、回路データ構造を変更し、コンピュータ
メモリ使用量及び／又はコンピュータ実行時間使用量に
関する所定の制約条件集合を超えるまで実行される完全
な検証技術集合並びに補助技術集合を有し、回路検証の
結果が判定されるまで、最終的な検証結果又は結果的に
変更された回路データ構造を次の完全な検証技術又は補
助技術に提供するフィルタベースド組合せ回路検証シス
テムである。
ーヘッドが最低限に抑えられ、先に適用された検証方式
の結果を共有し、種々のコア検証方式を自動的に利用
し、一つ以上の検証方式が成功したときに検証結果が得
られるディジタル回路の検証方法の提供を目的とする。 【解決手段】 本発明は、順番に配置され、検証の結果
を判定、又は、回路データ構造を変更し、コンピュータ
メモリ使用量及び／又はコンピュータ実行時間使用量に
関する所定の制約条件集合を超えるまで実行される完全
な検証技術集合並びに補助技術集合を有し、回路検証の
結果が判定されるまで、最終的な検証結果又は結果的に
変更された回路データ構造を次の完全な検証技術又は補
助技術に提供するフィルタベースド組合せ回路検証シス
テムである。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にコンピュ
ータ支援設計（ＣＡＤ）システム及び方法に係わり、特
に、ディジタル回路設計及び検証のため使用される方法
に関する。
ータ支援設計（ＣＡＤ）システム及び方法に係わり、特
に、ディジタル回路設計及び検証のため使用される方法
に関する。
【０００２】
【従来の技術】複雑なディジタルシステムを巧く設計す
るためには、意図された機能性に関して実装の正しさを
検証することが必要である。従来、設計検証の作業はシ
ミュレーションによって行われる。シミュレーションベ
ース方式の場合、設計者はシステムへの全ての実現可能
な入力を表わす完全なテストベクトル集合を作成する必
要がある。上記の各テストベクトルに対する出力は設計
の正確さを保証するため解析される。この処理は中央処
理装置（ＣＰＵ）の時間を著しく集約するので、殆どの
実際の状況で設計の正しさを保証するため設計を徹底的
にシミュレーションすることは不可能である。
るためには、意図された機能性に関して実装の正しさを
検証することが必要である。従来、設計検証の作業はシ
ミュレーションによって行われる。シミュレーションベ
ース方式の場合、設計者はシステムへの全ての実現可能
な入力を表わす完全なテストベクトル集合を作成する必
要がある。上記の各テストベクトルに対する出力は設計
の正確さを保証するため解析される。この処理は中央処
理装置（ＣＰＵ）の時間を著しく集約するので、殆どの
実際の状況で設計の正しさを保証するため設計を徹底的
にシミュレーションすることは不可能である。
【０００３】シミュレーションベース方式に起因して、
種々の形式的な検証戦略が普及し始めている。これらの
方式を利用することにより、全ての実現可能な入力の組
合せの元で設計の正確さを保証することが可能になる。
複雑なシステムを設計する処理は、通常、システムの抽
象的モデルから始まる。このモデルは、多数のシミュレ
ーションを受けた後、設計の“最高の仕様”になる。こ
の抽象的モデルから、詳細な実装が階層的な手法で導き
出される。最初に、抽象的モデルは、設計のブロック構
造行動を表わす統合可能な行動レジスタ・トランスファ
・モデル（ＲＴＬ）モデルに変換される。この行動ＲＴ
Ｌモデルは、次に、システムの論理レベル記述である構
造的モデルに変換される。構造的ＲＴＬモデルから、ト
ランジスタのネットリスト及び設計の物理的レイアウト
が導出される。
種々の形式的な検証戦略が普及し始めている。これらの
方式を利用することにより、全ての実現可能な入力の組
合せの元で設計の正確さを保証することが可能になる。
複雑なシステムを設計する処理は、通常、システムの抽
象的モデルから始まる。このモデルは、多数のシミュレ
ーションを受けた後、設計の“最高の仕様”になる。こ
の抽象的モデルから、詳細な実装が階層的な手法で導き
出される。最初に、抽象的モデルは、設計のブロック構
造行動を表わす統合可能な行動レジスタ・トランスファ
・モデル（ＲＴＬ）モデルに変換される。この行動ＲＴ
Ｌモデルは、次に、システムの論理レベル記述である構
造的モデルに変換される。構造的ＲＴＬモデルから、ト
ランジスタのネットリスト及び設計の物理的レイアウト
が導出される。
【０００４】巧く働く設計方法論において、設計過誤を
設計サイクルの早期に見つけることが不可欠である。こ
の目標を達成するため、設計の機能性は、前のレベルか
らの設計仕様に対し設計サイクル階層のあらゆるレベル
で検証される。同一設計の異なる実装が等価性を検査す
るため比較されるこの種の形式的な検証は、実装上の検
証として知られてる。図１は、従来技術による典型的な
検証作業のフローチャートである。検証作業は設計作業
と並行している点に注意する必要がある。典型的な検証
作業は原仕様に対し第１の実装を検証することにより開
始される。実装が成功であると検証された後、その実装
は典型的に前の実装を最適化することにより得られる次
の実装のための仕様になる。最初又は原設計は、ＲＴＬ
設計１０として示され、最適化ＲＴＬ設計１４を生産す
るため最適化される（ステップ１２）。最適化ＲＴＬは
検証１によって最初のＲＴＬに対し検証される（ステッ
プ１６）。最適化ＲＴＬはゲートレベルネットリスト２
０を生成するため統合される（ステップ１８）。ゲート
レベルネットリスト２０は検証２によって最適化ＲＴＬ
に対し検証される（ステップ２２）。ゲートレベルネッ
トリスト２０は最適化ネットリスト２６を生成するため
最適化される（ステップ２４）。最適化ネットリスト２
６は検証３によってゲートレベルネットリスト２０に対
し検証される。次に、テスト論理が修正ネットリスト３
２を作成するため最適化ネットリスト２６に追加される
（ステップ３０）。修正ネットリスト３２は、最終ネッ
トリスト３８を生成するため配置及び経由される（ステ
ップ３６）。最後に、最終ネットリスト３８は検証５に
よって修正ネットリスト３２に対し検証される（ステッ
プ４０）。
設計サイクルの早期に見つけることが不可欠である。こ
の目標を達成するため、設計の機能性は、前のレベルか
らの設計仕様に対し設計サイクル階層のあらゆるレベル
で検証される。同一設計の異なる実装が等価性を検査す
るため比較されるこの種の形式的な検証は、実装上の検
証として知られてる。図１は、従来技術による典型的な
検証作業のフローチャートである。検証作業は設計作業
と並行している点に注意する必要がある。典型的な検証
作業は原仕様に対し第１の実装を検証することにより開
始される。実装が成功であると検証された後、その実装
は典型的に前の実装を最適化することにより得られる次
の実装のための仕様になる。最初又は原設計は、ＲＴＬ
設計１０として示され、最適化ＲＴＬ設計１４を生産す
るため最適化される（ステップ１２）。最適化ＲＴＬは
検証１によって最初のＲＴＬに対し検証される（ステッ
プ１６）。最適化ＲＴＬはゲートレベルネットリスト２
０を生成するため統合される（ステップ１８）。ゲート
レベルネットリスト２０は検証２によって最適化ＲＴＬ
に対し検証される（ステップ２２）。ゲートレベルネッ
トリスト２０は最適化ネットリスト２６を生成するため
最適化される（ステップ２４）。最適化ネットリスト２
６は検証３によってゲートレベルネットリスト２０に対
し検証される。次に、テスト論理が修正ネットリスト３
２を作成するため最適化ネットリスト２６に追加される
（ステップ３０）。修正ネットリスト３２は、最終ネッ
トリスト３８を生成するため配置及び経由される（ステ
ップ３６）。最後に、最終ネットリスト３８は検証５に
よって修正ネットリスト３２に対し検証される（ステッ
プ４０）。
【０００５】実装検証は、典型的に二つのフェーズで進
行する。第１フェーズにおいて、原設計を表わすブール
ネットワークはＲＴＬ記述又はゲートレベルネットリス
トから抽出される。第２フェーズにおいて、このブール
ネットワークの正確さは形式的な方法を用いて検証され
る。最近の研究は、２個のブールネットワークの等価性
を検証する分野の発展に集中している。より詳しく言う
と、研究は、出力が現在の入力だけではなく過去の入力
のシーケンスにも依存する順序回路ではなく、組合せ回
路、即ち、出力が現在の入力だけに依存する回路の検証
に集中している。例えば、二つの設計の対応するラッチ
が識別され得るとき、ある種の順序検証問題は組合せ検
証問題に軽減され得る。一般的な順序回路を検証する方
式は存在するが、現在の技術の場合に上記方法を用いて
大規模で複雑な回路設計を検証することは実際的ではな
い。
行する。第１フェーズにおいて、原設計を表わすブール
ネットワークはＲＴＬ記述又はゲートレベルネットリス
トから抽出される。第２フェーズにおいて、このブール
ネットワークの正確さは形式的な方法を用いて検証され
る。最近の研究は、２個のブールネットワークの等価性
を検証する分野の発展に集中している。より詳しく言う
と、研究は、出力が現在の入力だけではなく過去の入力
のシーケンスにも依存する順序回路ではなく、組合せ回
路、即ち、出力が現在の入力だけに依存する回路の検証
に集中している。例えば、二つの設計の対応するラッチ
が識別され得るとき、ある種の順序検証問題は組合せ検
証問題に軽減され得る。一般的な順序回路を検証する方
式は存在するが、現在の技術の場合に上記方法を用いて
大規模で複雑な回路設計を検証することは実際的ではな
い。
【０００６】以下に組合せ照合問題を説明する。２個の
ブールネットリストが存在する場合、２個の回路の対応
した出力が全ての可能な入力に対し一致するか否かが検
査される。この問題はＮＰ困難であるので、任意のブー
ル関数を取り扱い得る一般的な解法は存在しそうにな
い。しかし、実際に回路設計に実装された関数は、ラン
ダムブール関数ではないので、大規模設計を巧く検証し
得る種々の方式が開発された。
ブールネットリストが存在する場合、２個の回路の対応
した出力が全ての可能な入力に対し一致するか否かが検
査される。この問題はＮＰ困難であるので、任意のブー
ル関数を取り扱い得る一般的な解法は存在しそうにな
い。しかし、実際に回路設計に実装された関数は、ラン
ダムブール関数ではないので、大規模設計を巧く検証し
得る種々の方式が開発された。
【０００７】組合せ等価性検査の作業は、二つの主要な
カテゴリに分類され得る。第１のアプローチは、特有の
表現（即ち、正準表現）を用いて２個のネットワークの
出力関数を表わすことによる。２個の回路は、対応する
出力の正準表現が一致する時に限り等価である。最も普
及している正準表現は２進決定図（ＢＤＤ）に基づいて
いる。最悪の場合に、上記方法は入力の個数に対し指数
関数的に空間を必要とする。
カテゴリに分類され得る。第１のアプローチは、特有の
表現（即ち、正準表現）を用いて２個のネットワークの
出力関数を表わすことによる。２個の回路は、対応する
出力の正準表現が一致する時に限り等価である。最も普
及している正準表現は２進決定図（ＢＤＤ）に基づいて
いる。最悪の場合に、上記方法は入力の個数に対し指数
関数的に空間を必要とする。
【０００８】第２のアプローチは、２個の回路の間で等
価ポイント及び含意を同定することからなる。この情報
を用いることにより、等価性検査の処理は簡単化され
る。典型的な設計は一連の局部変更により進められるの
で、殆どの場合に、検証されるべき２個の回路の間に多
数の含意がある。上記の含意ベースの方式は、大規模回
路を検証する際に巧くゆき、殆どの組合せ検証システム
の基礎をなす。
価ポイント及び含意を同定することからなる。この情報
を用いることにより、等価性検査の処理は簡単化され
る。典型的な設計は一連の局部変更により進められるの
で、殆どの場合に、検証されるべき２個の回路の間に多
数の含意がある。上記の含意ベースの方式は、大規模回
路を検証する際に巧くゆき、殆どの組合せ検証システム
の基礎をなす。
【０００９】殆どの組合せ検証用の方法は、ＯＢＤＤ、
自動テストパターン発生（ＡＴＰＧ）、学習などの単一
の“コア”検証方式に基づいている。コア検証方式は、
十分な時間及び空間が与えられた場合、単独で回路を検
証し、又は、ある種のブール式の恒真性又は充足可能性
を証明することができる。コア検証方式は、完全解析方
式、即ち、十分な時間及び空間が与えられた場合に単独
である種のブール式の恒真性又は充足可能性を証明し得
る方式としても知られている。一方、補助解析方式は、
単独で使用された場合、十分な時間及び空間が与えられ
たとしても、全てのブール式ではなく、一部のブール式
の恒真性又は充足可能性しか検出できない方式である。
自動テストパターン発生（ＡＴＰＧ）、学習などの単一
の“コア”検証方式に基づいている。コア検証方式は、
十分な時間及び空間が与えられた場合、単独で回路を検
証し、又は、ある種のブール式の恒真性又は充足可能性
を証明することができる。コア検証方式は、完全解析方
式、即ち、十分な時間及び空間が与えられた場合に単独
である種のブール式の恒真性又は充足可能性を証明し得
る方式としても知られている。一方、補助解析方式は、
単独で使用された場合、十分な時間及び空間が与えられ
たとしても、全てのブール式ではなく、一部のブール式
の恒真性又は充足可能性しか検出できない方式である。
【００１０】検証問題のＮＰ困難複合性に起因して、単
一コア検証方式は広範囲の回路において巧く動作しない
と予想される。更に、検証問題の性質は先見的には分か
らない。この不確実性は、ある種の検証方式において全
ての検証問題が（小さいが）より多数の検証問題に分割
されるので更に悪化する。
一コア検証方式は広範囲の回路において巧く動作しない
と予想される。更に、検証問題の性質は先見的には分か
らない。この不確実性は、ある種の検証方式において全
ての検証問題が（小さいが）より多数の検証問題に分割
されるので更に悪化する。
【００１１】
【発明が解決しようとする課題】従って、一方の検証方
式から他方の検証方式に切り替える際のオーバーヘッド
を最低限に抑えると共に、先に適用された検証方式の結
果を共有しながら種々のコア検証方式を自動的に利用
し、かつ、一つ以上の検証方式が成功したときに検証結
果が得られる方法が必要である。
式から他方の検証方式に切り替える際のオーバーヘッド
を最低限に抑えると共に、先に適用された検証方式の結
果を共有しながら種々のコア検証方式を自動的に利用
し、かつ、一つ以上の検証方式が成功したときに検証結
果が得られる方法が必要である。
【００１２】
【課題を解決するための手段】本発明は、順番に配置さ
れ、検証の結果を判定、又は、回路データ構造を変更
し、コンピュータメモリ使用量及び／又はコンピュータ
実行時間使用量に関する所定の制約条件集合を超えるま
で実行される完全な検証技術集合並びに補助技術集合を
有し、回路検証の結果が判定されるまで、最終的な検証
結果、又は、結果的に変更された回路データ構造を次の
完全な検証技術又は補助技術に提供するフィルタベース
ド組合せ回路検証システムである。
れ、検証の結果を判定、又は、回路データ構造を変更
し、コンピュータメモリ使用量及び／又はコンピュータ
実行時間使用量に関する所定の制約条件集合を超えるま
で実行される完全な検証技術集合並びに補助技術集合を
有し、回路検証の結果が判定されるまで、最終的な検証
結果、又は、結果的に変更された回路データ構造を次の
完全な検証技術又は補助技術に提供するフィルタベース
ド組合せ回路検証システムである。
【００１３】本発明において、フィルタ集合はディジタ
ル回路設計の検証のため順番に配置される。フィルタ
は、回路設計の検証に直接的に係る能動フィルタ（例え
ば、２進決定図（ＢＤＤ）ベースド検証器若しくは自動
テストパターン発生（ＡＴＰＧ）ベースド検証器、又
は、検証問題を簡単化するため回路に関する情報を収集
し若しくは回路構造を変換する受動フィルタ（例えば、
ランダムパターンシミュレーション又は回路分割）であ
る。一対の回路を検証する必要がある場合、フィルタア
プローチは、最初、メモリ使用必要量が非常に少なく非
常に簡単かつ高速な技術を回路に適用する。このステッ
プの後に、消費時間が増加し、その動作のためにより多
量のコンピュータメモリを必要とし、能力が徐々に高ま
る一連の方法が続く。より簡単化した能動フィルタと、
より複雑化された能動フィルタとの間において、回路内
の潜在的な等価ノードに関する情報が集められ、回路を
分割すべきか否かに関し決定がなされる。検証方法論
は、検証しやすい回路設計に対し、高価な技術が決して
誤用されないように構造化される。この方法は、検証問
題が複雑化すると共に適用される検証技術の複雑さを増
大させる。
ル回路設計の検証のため順番に配置される。フィルタ
は、回路設計の検証に直接的に係る能動フィルタ（例え
ば、２進決定図（ＢＤＤ）ベースド検証器若しくは自動
テストパターン発生（ＡＴＰＧ）ベースド検証器、又
は、検証問題を簡単化するため回路に関する情報を収集
し若しくは回路構造を変換する受動フィルタ（例えば、
ランダムパターンシミュレーション又は回路分割）であ
る。一対の回路を検証する必要がある場合、フィルタア
プローチは、最初、メモリ使用必要量が非常に少なく非
常に簡単かつ高速な技術を回路に適用する。このステッ
プの後に、消費時間が増加し、その動作のためにより多
量のコンピュータメモリを必要とし、能力が徐々に高ま
る一連の方法が続く。より簡単化した能動フィルタと、
より複雑化された能動フィルタとの間において、回路内
の潜在的な等価ノードに関する情報が集められ、回路を
分割すべきか否かに関し決定がなされる。検証方法論
は、検証しやすい回路設計に対し、高価な技術が決して
誤用されないように構造化される。この方法は、検証問
題が複雑化すると共に適用される検証技術の複雑さを増
大させる。
【００１４】本発明の一実施例において、システムは、
（Ａ）製造されたディジタル回路に欠陥が在るか否かの
決定、（Ｂ）“タイミング”に関する制約条件の決定、
（Ｃ）最小コスト“エンジニアリングチェンジ”解、
（Ｄ）（モデル検査方法への応用を含む）順序（時間依
存形）回路の正確さの決定、又は、（Ｅ）ディジタル回
路特性のようなブール表現のブール充足可能性又はブー
ル恒真性のテストに依存する回路特性の分析を行う。
（Ａ）製造されたディジタル回路に欠陥が在るか否かの
決定、（Ｂ）“タイミング”に関する制約条件の決定、
（Ｃ）最小コスト“エンジニアリングチェンジ”解、
（Ｄ）（モデル検査方法への応用を含む）順序（時間依
存形）回路の正確さの決定、又は、（Ｅ）ディジタル回
路特性のようなブール表現のブール充足可能性又はブー
ル恒真性のテストに依存する回路特性の分析を行う。
【００１５】本発明の一実施例は、順番に配置され、解
析結果を判定、又は、回路データ構造を変更する完全な
検証技術の集合並びに補助技術の集合を有し、回路解析
の結果が判定されるまで、最終的な解析結果、又は、結
果的に変更された回路データ構造を次の完全な解析技術
に提供するフィルタベースド組合せ回路解析システムで
ある。
析結果を判定、又は、回路データ構造を変更する完全な
検証技術の集合並びに補助技術の集合を有し、回路解析
の結果が判定されるまで、最終的な解析結果、又は、結
果的に変更された回路データ構造を次の完全な解析技術
に提供するフィルタベースド組合せ回路解析システムで
ある。
【００１６】本発明は容易に拡張し得る利点があること
に注意する必要がある。フィルタ構造は、新しい検証技
術を追加することにより拡張又は増強され得る。新しい
技術は、新しい技術の強さ、並びに、既にフィルタに収
容されている他の技術に関する相対的な強さ又は弱さに
依存してフィルタ構造の適当な場所に付加される。例え
ば、ブール表現図（ＢＥＤ）のような技術は、検証コア
のマイクロフィルタ内で自動テストパターン発生（ＡＴ
ＰＧ）検証の後にＢＥＤ技術を追加することにより本発
明のフィルタ配置を拡張するため包含される。或いは、
ＢＥＤ技術は、マイクロフィルタのスマートカットセッ
トベースド検証の後に実行しても良い。同様に、別の新
しい技術が提案又は開発された場合、新しい技術はフィ
ルタ配置の適当な場所に挿入され得る。かくして、検証
ソフトウェアシステムの全体を再開発する必要はない。
かかる本発明の拡張性は、フィルタ志向型アプローチに
対する重要な利点である。
に注意する必要がある。フィルタ構造は、新しい検証技
術を追加することにより拡張又は増強され得る。新しい
技術は、新しい技術の強さ、並びに、既にフィルタに収
容されている他の技術に関する相対的な強さ又は弱さに
依存してフィルタ構造の適当な場所に付加される。例え
ば、ブール表現図（ＢＥＤ）のような技術は、検証コア
のマイクロフィルタ内で自動テストパターン発生（ＡＴ
ＰＧ）検証の後にＢＥＤ技術を追加することにより本発
明のフィルタ配置を拡張するため包含される。或いは、
ＢＥＤ技術は、マイクロフィルタのスマートカットセッ
トベースド検証の後に実行しても良い。同様に、別の新
しい技術が提案又は開発された場合、新しい技術はフィ
ルタ配置の適当な場所に挿入され得る。かくして、検証
ソフトウェアシステムの全体を再開発する必要はない。
かかる本発明の拡張性は、フィルタ志向型アプローチに
対する重要な利点である。
【００１７】以下の詳細な説明には、本発明を実施する
ため考えられたベストモードの実例を用いて本発明の実
施例が開示、記載されているので、以下の詳細な説明か
ら、本発明の他の実施例が当業者には明らかになる。本
発明は他の種々の実施例が可能であり、本発明の細部
は、本発明の精神及び範囲を逸脱することなく、種々の
明瞭な観点から変更することが可能である。従って、添
付図面及び詳細な説明は、本質的に例示的に過ぎず、制
限として捉えるべきではない。
ため考えられたベストモードの実例を用いて本発明の実
施例が開示、記載されているので、以下の詳細な説明か
ら、本発明の他の実施例が当業者には明らかになる。本
発明は他の種々の実施例が可能であり、本発明の細部
は、本発明の精神及び範囲を逸脱することなく、種々の
明瞭な観点から変更することが可能である。従って、添
付図面及び詳細な説明は、本質的に例示的に過ぎず、制
限として捉えるべきではない。
【００１８】
Ｉ． 検証に対するフィルタ志向型アプローチ Ａ． 定義 カットセット(Cutset)：ネットワークＮのノードｖの推
移的ファンイン(TFI)のカットセットはノードの集合Ｓ
＝｛ｖ1 ，ｖ2 ，．．．ｖk ｝であり、１次入力からｖ
へのあらゆるパスは集合Ｓのノードｖi を通過しなけれ
ばならない。
移的ファンイン(TFI)のカットセットはノードの集合Ｓ
＝｛ｖ1 ，ｖ2 ，．．．ｖk ｝であり、１次入力からｖ
へのあらゆるパスは集合Ｓのノードｖi を通過しなけれ
ばならない。
【００１９】直接含意(Direct Implication)：回路Ｎの
ノードにブール値が初期割当てされた場合、ノードの接
続性及びその対応した真理表だけを使用して回路Ｎの他
のノードでブール値を決定する処理は、直接含意と称さ
れる。間接含意(Indirect Implication)：間接含意は、
対偶則を用いない限り直接含意だけでは得られない二つ
のノードのブール値の間の関係である。間接含意を得る
処理は学習と称される。
ノードにブール値が初期割当てされた場合、ノードの接
続性及びその対応した真理表だけを使用して回路Ｎの他
のノードでブール値を決定する処理は、直接含意と称さ
れる。間接含意(Indirect Implication)：間接含意は、
対偶則を用いない限り直接含意だけでは得られない二つ
のノードのブール値の間の関係である。間接含意を得る
処理は学習と称される。
【００２０】弱い技術(Weaker Technique)：コンピュー
タシステムにおいて、技術Ａは技術Ｂよりも弱い技術と
称される。検証手続の性能をベンチマークテストするた
め使用され、本発明による検証のため与えられた回路に
類似した回路のサンプル集合を表わすと考えられる回路
の経験的試験は、技術Ａの時間的／空間的必要量が技術
Ｂの時間的／空間的必要量よりも少なく、技術Ａは技術
Ｂよりも多数のケースを解決し得ることを明かす。
タシステムにおいて、技術Ａは技術Ｂよりも弱い技術と
称される。検証手続の性能をベンチマークテストするた
め使用され、本発明による検証のため与えられた回路に
類似した回路のサンプル集合を表わすと考えられる回路
の経験的試験は、技術Ａの時間的／空間的必要量が技術
Ｂの時間的／空間的必要量よりも少なく、技術Ａは技術
Ｂよりも多数のケースを解決し得ることを明かす。
【００２１】完全検証技術(Complete Verification Tec
hnique) ：十分な時間及び空間が与えられた場合に単体
で一対の回路を検証し得る技術である。 完全解析技術(Complete Analysis Technique) ：十分な
時間及び空間が与えられた場合にある種のブール式の恒
真性及び充足可能性を証明し得る技術である。 補助検証技術(Supporting Verification Technique) ：
単独で使用された場合に、合理的な時間及び空間が与え
られるならば、一対の回路におけるブール式の全部では
なく一部の検証を検出し得る技術である。
hnique) ：十分な時間及び空間が与えられた場合に単体
で一対の回路を検証し得る技術である。 完全解析技術(Complete Analysis Technique) ：十分な
時間及び空間が与えられた場合にある種のブール式の恒
真性及び充足可能性を証明し得る技術である。 補助検証技術(Supporting Verification Technique) ：
単独で使用された場合に、合理的な時間及び空間が与え
られるならば、一対の回路におけるブール式の全部では
なく一部の検証を検出し得る技術である。
【００２２】補助解析技術(Supporting Analysis Techn
ique) ：単独で使用された場合に、十分な時間及び空間
が与えられるならば、全部ではなく一部のブール式の恒
真性又は充足可能性を検出し得る技術である。 回路特性(Circuit Property)：製造されたディジタル回
路の欠陥の有無の決定、タイミングに関する制約条件の
決定、最小コストエンジニアリングチェンジ解、順列
（時間依存形）回路の正確さの決定、又は、ブール表現
のブール充足可能性又はブール恒真性のテストに依存す
るようなあらゆるディジタル回路特性を表わす。
ique) ：単独で使用された場合に、十分な時間及び空間
が与えられるならば、全部ではなく一部のブール式の恒
真性又は充足可能性を検出し得る技術である。 回路特性(Circuit Property)：製造されたディジタル回
路の欠陥の有無の決定、タイミングに関する制約条件の
決定、最小コストエンジニアリングチェンジ解、順列
（時間依存形）回路の正確さの決定、又は、ブール表現
のブール充足可能性又はブール恒真性のテストに依存す
るようなあらゆるディジタル回路特性を表わす。
【００２３】用語ネットワーク及び回路、ゲート及びノ
ード、並びに、（順序付きの２進決定図を表わす）ＯＢ
ＤＤ及びＢＤＤは交換して使用してもよい。 Ｂ．概要 本発明は順番に配置されたフィルタの集合により構成さ
れる。フィルタには、（１）回路設計の検証に直接的に
関連する能動フィルタ（例えば、ＢＤＤベースド検証器
又はＡＴＰＧベースド検証器）と、（２）回路に関する
情報を収集し、検証問題を単純化するため回路構造を変
換する能動フィルタ（例えば、ランダムパターンシミュ
レーション若しくは回路分割）の２タイプがある。
ード、並びに、（順序付きの２進決定図を表わす）ＯＢ
ＤＤ及びＢＤＤは交換して使用してもよい。 Ｂ．概要 本発明は順番に配置されたフィルタの集合により構成さ
れる。フィルタには、（１）回路設計の検証に直接的に
関連する能動フィルタ（例えば、ＢＤＤベースド検証器
又はＡＴＰＧベースド検証器）と、（２）回路に関する
情報を収集し、検証問題を単純化するため回路構造を変
換する能動フィルタ（例えば、ランダムパターンシミュ
レーション若しくは回路分割）の２タイプがある。
【００２４】１対の回路Ｎ1 、Ｎ2 を検証すべき場合、
本発明のフィルタアプローチは、最初に、非常に僅かな
メモリ使用量しか必要としない非常に簡単、高速な技術
をその回路の対に適用する。これらのステップの後に、
動作のためより多くの時間を消費し、屡々より多くのコ
ンピュータメモリを必要とし、徐々に能力が高くなる一
連の方法が続けられる。簡単な方の能動フィルタと、複
雑な方の能動フィルタとの間に、回路内の潜在的な等価
ノードに関する情報を収集し、回路を分割すべきか否か
を決定する段が存在する。本発明の検証方法は、学習の
ような高価な技術を検証しやすい回路設計に決して誤っ
て適用しない。本発明の構造は、検証問題の複雑さに応
じて、適用された検証技術の複雑さ（従って、計算コス
ト）を徐々に増大させる。このように、本発明は全体的
な検証性能の緩やかな劣化を許容する。
本発明のフィルタアプローチは、最初に、非常に僅かな
メモリ使用量しか必要としない非常に簡単、高速な技術
をその回路の対に適用する。これらのステップの後に、
動作のためより多くの時間を消費し、屡々より多くのコ
ンピュータメモリを必要とし、徐々に能力が高くなる一
連の方法が続けられる。簡単な方の能動フィルタと、複
雑な方の能動フィルタとの間に、回路内の潜在的な等価
ノードに関する情報を収集し、回路を分割すべきか否か
を決定する段が存在する。本発明の検証方法は、学習の
ような高価な技術を検証しやすい回路設計に決して誤っ
て適用しない。本発明の構造は、検証問題の複雑さに応
じて、適用された検証技術の複雑さ（従って、計算コス
ト）を徐々に増大させる。このように、本発明は全体的
な検証性能の緩やかな劣化を許容する。
【００２５】図２は本発明のフィルタアプローチのフロ
ーチャートである。二つのネットワークＮ1 及びＮ2 が
与えられた場合、複合ネットワークＮc は、Ｎ1 及びＮ
2 の対応した１次入力を連結することにより作成され
る。検証器全体は回路の内部ノードの対を検証すること
により進行する。全ての等価ノードは併合される。検証
器内の最初の２個のフィルタ、即ち、構造的フィルタ及
び機能的フィルタは、計算コストの小さい高速フィルタ
である。上記フィルタは、非常に少ない計算コストでＮ
c 内の簡易な内部等価性を認定する。かかる内部等価性
は、次のフィルタによって同様に認定され得る。しか
し、次のフィルタを用いてこの内部等価性を識別するこ
とは、必要とされる計算資源の点で実質的にコスト高で
ある。次に、機能的に等価であるノードの対を認定する
ためランダムパターンシミュレーションが使用される。
このような候補の数が少ない場合、回路は、より多数の
候補を作成し、検証作業を単純化するため分割される。
次に、ＢＤＤベースドフィルタ及びＡＴＰＧベースドフ
ィルタが大半の候補を検証するため呼び出される。これ
らのフィルタは、検証器の検証コア（ＶＣ）により構成
される。残りの全ての検証段階は困難であると考えられ
る。回路を再統合し、全ての大きいＢＤＤを分割する二
つのフィルタは、それ自体の検証のため利用される。以
下、提案した検証方法論における各フィルタを詳細に説
明する。
ーチャートである。二つのネットワークＮ1 及びＮ2 が
与えられた場合、複合ネットワークＮc は、Ｎ1 及びＮ
2 の対応した１次入力を連結することにより作成され
る。検証器全体は回路の内部ノードの対を検証すること
により進行する。全ての等価ノードは併合される。検証
器内の最初の２個のフィルタ、即ち、構造的フィルタ及
び機能的フィルタは、計算コストの小さい高速フィルタ
である。上記フィルタは、非常に少ない計算コストでＮ
c 内の簡易な内部等価性を認定する。かかる内部等価性
は、次のフィルタによって同様に認定され得る。しか
し、次のフィルタを用いてこの内部等価性を識別するこ
とは、必要とされる計算資源の点で実質的にコスト高で
ある。次に、機能的に等価であるノードの対を認定する
ためランダムパターンシミュレーションが使用される。
このような候補の数が少ない場合、回路は、より多数の
候補を作成し、検証作業を単純化するため分割される。
次に、ＢＤＤベースドフィルタ及びＡＴＰＧベースドフ
ィルタが大半の候補を検証するため呼び出される。これ
らのフィルタは、検証器の検証コア（ＶＣ）により構成
される。残りの全ての検証段階は困難であると考えられ
る。回路を再統合し、全ての大きいＢＤＤを分割する二
つのフィルタは、それ自体の検証のため利用される。以
下、提案した検証方法論における各フィルタを詳細に説
明する。
【００２６】スタートステップ１００の後、検証される
べきネットワークは、目標とする標的分解を用いてテク
ノロジー分解される（ステップ１０２）。分解処理の目
的は、多数の等価物の候補が作成されるように回路内の
複雑なゲートを単純な原始的（プリミティブ）ゲートの
集合に分解することである。問題は連続した別個のフィ
ルタに送られる。各フィルタは異なる検証方法により構
成されている。各フィルタは、一部の問題を解法し、系
列内の連続的な各フィルタは、典型的に、先行フィルタ
よりも少ない数の検証問題の解決に取り組む。系列内の
最後のフィルタは、残りの全ての問題を解法する。全て
の問題が解法された場合、検証処理は系列内のあらゆる
ポイントで停止される。従来のシステムの場合に、１
個、２個、若しくは、高々３個の検証技術（即ち、フィ
ルタ）が検証問題を解法するため使用される。本発明
は、検証解を得るために必要に応じて検証問題を多数の
フィルタに通す。系列内の検証技術の特定の配置は、最
適性能のため非常に重要である。
べきネットワークは、目標とする標的分解を用いてテク
ノロジー分解される（ステップ１０２）。分解処理の目
的は、多数の等価物の候補が作成されるように回路内の
複雑なゲートを単純な原始的（プリミティブ）ゲートの
集合に分解することである。問題は連続した別個のフィ
ルタに送られる。各フィルタは異なる検証方法により構
成されている。各フィルタは、一部の問題を解法し、系
列内の連続的な各フィルタは、典型的に、先行フィルタ
よりも少ない数の検証問題の解決に取り組む。系列内の
最後のフィルタは、残りの全ての問題を解法する。全て
の問題が解法された場合、検証処理は系列内のあらゆる
ポイントで停止される。従来のシステムの場合に、１
個、２個、若しくは、高々３個の検証技術（即ち、フィ
ルタ）が検証問題を解法するため使用される。本発明
は、検証解を得るために必要に応じて検証問題を多数の
フィルタに通す。系列内の検証技術の特定の配置は、最
適性能のため非常に重要である。
【００２７】ステップ１０４において、構造的フィルタ
がネットワークに適用される。ステップ１０６におい
て、機能的フィルタがネットワークに適用される。次
に、ランダムパターン発生器がネットワークをシミュレ
ーションするため使用される（ステップ１０８）。ステ
ップ１０９において、検証のための内部ゲートの候補リ
ストが剪定される。ステップ１１０において、検証用の
候補が非常に少ない場合、ＹＥＳ側のパス１１２が選択
され、ステップ１１４に進む。ステップ１１４におい
て、検証される回路はＫ個の区分に分割される。このス
テップの目標は、回路設計の各区分内のゲート間に、よ
り多くの等価物を作成することである。ステップ１１８
乃至１３６が各区分毎に実行される。テストステップ１
１０において、検証用の十分な候補が存在する場合、Ｎ
Ｏ側のパス１１６が選択され、ステップ１１８に進む。
処理は各区分毎に検証コアで続けられる（ステップ１１
８）。検証コアは、“マクロフィルタ”と称される３個
の別々のフィルタにより構成される。これらのフィルタ
は、ナイーブカットセットベースド検証１２０と、スマ
ートカットセットベースド検証１２２と、ＡＴＰＧベー
スド検証１２４とを含む。スマートカットセットベース
ド検証１２２及びＡＴＰＧベースド検証１２４は、解に
集まるより効率的な検証を行うためループ配置で処理さ
れる。
がネットワークに適用される。ステップ１０６におい
て、機能的フィルタがネットワークに適用される。次
に、ランダムパターン発生器がネットワークをシミュレ
ーションするため使用される（ステップ１０８）。ステ
ップ１０９において、検証のための内部ゲートの候補リ
ストが剪定される。ステップ１１０において、検証用の
候補が非常に少ない場合、ＹＥＳ側のパス１１２が選択
され、ステップ１１４に進む。ステップ１１４におい
て、検証される回路はＫ個の区分に分割される。このス
テップの目標は、回路設計の各区分内のゲート間に、よ
り多くの等価物を作成することである。ステップ１１８
乃至１３６が各区分毎に実行される。テストステップ１
１０において、検証用の十分な候補が存在する場合、Ｎ
Ｏ側のパス１１６が選択され、ステップ１１８に進む。
処理は各区分毎に検証コアで続けられる（ステップ１１
８）。検証コアは、“マクロフィルタ”と称される３個
の別々のフィルタにより構成される。これらのフィルタ
は、ナイーブカットセットベースド検証１２０と、スマ
ートカットセットベースド検証１２２と、ＡＴＰＧベー
スド検証１２４とを含む。スマートカットセットベース
ド検証１２２及びＡＴＰＧベースド検証１２４は、解に
集まるより効率的な検証を行うためループ配置で処理さ
れる。
【００２８】検査フェーズ１２６の後、ネットワークは
検証用再統合により処理される（ステップ１２８）。こ
のステップは、ＯＤＣ及び学習ベースド再統合１３０を
含む。ネットワークは次に検証コア１３２の中に送られ
る。最後に、ネットワークは、ＢＤＤ分割１３６を含む
修正検査フェーズ１３４により処理され、検証処理はエ
ンドステップ１３８で終了する。
検証用再統合により処理される（ステップ１２８）。こ
のステップは、ＯＤＣ及び学習ベースド再統合１３０を
含む。ネットワークは次に検証コア１３２の中に送られ
る。最後に、ネットワークは、ＢＤＤ分割１３６を含む
修正検査フェーズ１３４により処理され、検証処理はエ
ンドステップ１３８で終了する。
【００２９】図４に示された別の実施例において、修正
検査フェーズ１３４は、改良型修正検査フェース１３５
によって置換される。修正検査フェーズ１３４は、検査
フェーズ１２６と同一の処理に関与するが、ＢＤＤが爆
発する場合、ＢＤＤはＢＤＤ分割１３６を用いて小さい
ＢＤＤに細分される。別の有用な実施例として、回路分
割（図示しない）は、処理のこの段階でＢＤＤ分割１３
６と共に導入しても良い。この組合せは、図４に示され
る如く改良型修正検査フェーズ１３５と称される。改良
型修正検査フェーズ１３５において、修正検査フェーズ
１３４に与えられた各検証問題に対し、回路は入力変数
又は内部変数を用いる分割によって数個の区分に分割さ
れる。次に分割されたかかる回路に対し、ステップ１０
８からステップ１３６までの全てのステップが適用され
る。
検査フェーズ１３４は、改良型修正検査フェース１３５
によって置換される。修正検査フェーズ１３４は、検査
フェーズ１２６と同一の処理に関与するが、ＢＤＤが爆
発する場合、ＢＤＤはＢＤＤ分割１３６を用いて小さい
ＢＤＤに細分される。別の有用な実施例として、回路分
割（図示しない）は、処理のこの段階でＢＤＤ分割１３
６と共に導入しても良い。この組合せは、図４に示され
る如く改良型修正検査フェーズ１３５と称される。改良
型修正検査フェーズ１３５において、修正検査フェーズ
１３４に与えられた各検証問題に対し、回路は入力変数
又は内部変数を用いる分割によって数個の区分に分割さ
れる。次に分割されたかかる回路に対し、ステップ１０
８からステップ１３６までの全てのステップが適用され
る。
【００３０】図２には、フィルタベースド検証システム
の一実施例が記載されているが、数通りの別の構成を実
現することができる。例えば、ＯＤＣ及び学習ベースド
再統合１３０又は検証フィルタ用再統合１２８を省いて
も良い。或いは、構造的フィルタ１０４及び／又は機能
的フィルタ１０６は、フィルタ毎に後に適用しても良
い。同様に、検証コアフィルタ１２８内の構造を変更
し、スマートカットセットベースド検証１２２及びＡＴ
ＰＧベースド検証１２４だけを使用するように、又は、
ナイーブカットセットベースド検証１２０と、後続した
ＡＴＰＧベースド検証１２４と、後続したスマートカッ
トセットベースド検証１２２とを使用するように選択す
ることが可能である。別の方法は、スマートカットセッ
トベースド検証１２２と、ＡＴＰＧベースド検証１２４
との間のループを省略する。回路分割は、回路再統合の
後に、ＢＤＤ分割と共に使用してもよい。各回路分割毎
に、ステップ１１８からステップ１３８までの全てのス
テップが実行される。修正検査フェーズ１３４は、改良
型修正検査フェーズ１３５により置換してもよい。上記
フィルタアプローチの幾つかの別の実施例が図３乃至９
に記載されている。上記変形例の他に、当業者は成功の
程度が変化する種々の明らかな組合せの形でフィルタア
プローチの基本ステップを使用する。
の一実施例が記載されているが、数通りの別の構成を実
現することができる。例えば、ＯＤＣ及び学習ベースド
再統合１３０又は検証フィルタ用再統合１２８を省いて
も良い。或いは、構造的フィルタ１０４及び／又は機能
的フィルタ１０６は、フィルタ毎に後に適用しても良
い。同様に、検証コアフィルタ１２８内の構造を変更
し、スマートカットセットベースド検証１２２及びＡＴ
ＰＧベースド検証１２４だけを使用するように、又は、
ナイーブカットセットベースド検証１２０と、後続した
ＡＴＰＧベースド検証１２４と、後続したスマートカッ
トセットベースド検証１２２とを使用するように選択す
ることが可能である。別の方法は、スマートカットセッ
トベースド検証１２２と、ＡＴＰＧベースド検証１２４
との間のループを省略する。回路分割は、回路再統合の
後に、ＢＤＤ分割と共に使用してもよい。各回路分割毎
に、ステップ１１８からステップ１３８までの全てのス
テップが実行される。修正検査フェーズ１３４は、改良
型修正検査フェーズ１３５により置換してもよい。上記
フィルタアプローチの幾つかの別の実施例が図３乃至９
に記載されている。上記変形例の他に、当業者は成功の
程度が変化する種々の明らかな組合せの形でフィルタア
プローチの基本ステップを使用する。
【００３１】充足可能性（ＳＡＴ）の解決は多くのＣＡ
Ｄの領域で主要な問題であることは公知である。ＣＡＤ
の殆どの問題はＳＡＴ問題としてモデル化することがで
きる。本発明は、エンジニアリングチェンジ、統合、配
置、及び、強力なＳＡＴ解決器が必要とされる場面に適
用可能である。本発明は、図１０に示される如く、ＳＡ
Ｔ問題を解法する解析ツールとして使用することができ
る。同図に示す如く、スタートステップ２００に続い
て、解放されるべきＣＡＤ問題は、ステップ２０４にお
いて、図２乃至４に示されたフィルタアプローチを使用
して解法される。処理はステップ２０６で終了する。
Ｄの領域で主要な問題であることは公知である。ＣＡＤ
の殆どの問題はＳＡＴ問題としてモデル化することがで
きる。本発明は、エンジニアリングチェンジ、統合、配
置、及び、強力なＳＡＴ解決器が必要とされる場面に適
用可能である。本発明は、図１０に示される如く、ＳＡ
Ｔ問題を解法する解析ツールとして使用することができ
る。同図に示す如く、スタートステップ２００に続い
て、解放されるべきＣＡＤ問題は、ステップ２０４にお
いて、図２乃至４に示されたフィルタアプローチを使用
して解法される。処理はステップ２０６で終了する。
【００３２】ＩＩ．標的分解(targeted decomposition) Ａ．各回路毎に使用する単一分解 ディジタル回路の多レベル最適化の間に、消去、分解、
抽出、簡略化及び置換のような数種類の変換が行われ
る。ある種の変換は、種々のノードを併合又は分離させ
ることにより回路構造に局所的な変化を生じさせる。そ
の結果として、原ネットワークと最適化されたネットワ
ークとの間の多数の対応ポイントは消失する。この内部
的対応関係の欠如は、検証問題を非常に困難にする。従
って、多くの内部的対応関係が見えるようにネットワー
クの高速再統合が行われる。この目的のため、単純なテ
クノロジー分解技術１０２が組み込まれる。５入力以上
を有する二つのネットワーク内の複雑なゲートは２レベ
ルのアンド・オア論理ネットワークに分解される。ま
た、１１入力以上を有するアンドゲート及びオアゲート
は、夫々アンド木及びオア木に分解される。既存のゲー
トのグループは、回路内に新しい原始的ゲートを作成す
るため既存のライブラリに基づいて標的を変更される。
この方法は大規模かつ複雑な回路に対し非常に効果的で
あることが分かっている。
抽出、簡略化及び置換のような数種類の変換が行われ
る。ある種の変換は、種々のノードを併合又は分離させ
ることにより回路構造に局所的な変化を生じさせる。そ
の結果として、原ネットワークと最適化されたネットワ
ークとの間の多数の対応ポイントは消失する。この内部
的対応関係の欠如は、検証問題を非常に困難にする。従
って、多くの内部的対応関係が見えるようにネットワー
クの高速再統合が行われる。この目的のため、単純なテ
クノロジー分解技術１０２が組み込まれる。５入力以上
を有する二つのネットワーク内の複雑なゲートは２レベ
ルのアンド・オア論理ネットワークに分解される。ま
た、１１入力以上を有するアンドゲート及びオアゲート
は、夫々アンド木及びオア木に分解される。既存のゲー
トのグループは、回路内に新しい原始的ゲートを作成す
るため既存のライブラリに基づいて標的を変更される。
この方法は大規模かつ複雑な回路に対し非常に効果的で
あることが分かっている。
【００３３】Ｂ．各回路毎に使用する多重分解 二つの回路Ｃ1 とＣ2 の間の“類似性”を増大させ、よ
り検証し易くさせる方法を説明する。この処理は、最初
に、与えられた回路の複雑な論理ゲート又は論理ゲート
の集合を種々のテクノロジー分解と関連付けることによ
り動作する。各テクノロジー分解毎に、ある複雑なゲー
トｇ又はあるゲートの集合を表す原始的ゲートの集合が
得られる。あるテクノロジー分解に対応する論理回路
は、ローカルゲートマップと称される。多数のローカル
ゲートマップｇM1，．．．，ｇMkはゲートｇと関連して
いる。このテクノロジー分解処理は所定の回路の対の各
回路の全てのゲートに対し繰り返し行われ、多数のロー
カルゲートマップを各回路の各ゲートと関連付け、かく
して得られた回路は多重マップ回路と称される。次に、
多重マップ回路の各ゲートはシミュレーションにより評
価される。即ち、所定のテクノロジーマップされた両方
の回路の各ゲートの各テクノロジー分解はシミュレーシ
ョンされる。このシミュレーションは、１次入力変数に
対し行われたブール割り当て（ベクトル）の共通集合を
用いることにより行われ、ローカルゲートマップ内の所
定のゲートに関する対応するシミュレーション結果（シ
グネチャー）は、その論理ゲートに格納される。
り検証し易くさせる方法を説明する。この処理は、最初
に、与えられた回路の複雑な論理ゲート又は論理ゲート
の集合を種々のテクノロジー分解と関連付けることによ
り動作する。各テクノロジー分解毎に、ある複雑なゲー
トｇ又はあるゲートの集合を表す原始的ゲートの集合が
得られる。あるテクノロジー分解に対応する論理回路
は、ローカルゲートマップと称される。多数のローカル
ゲートマップｇM1，．．．，ｇMkはゲートｇと関連して
いる。このテクノロジー分解処理は所定の回路の対の各
回路の全てのゲートに対し繰り返し行われ、多数のロー
カルゲートマップを各回路の各ゲートと関連付け、かく
して得られた回路は多重マップ回路と称される。次に、
多重マップ回路の各ゲートはシミュレーションにより評
価される。即ち、所定のテクノロジーマップされた両方
の回路の各ゲートの各テクノロジー分解はシミュレーシ
ョンされる。このシミュレーションは、１次入力変数に
対し行われたブール割り当て（ベクトル）の共通集合を
用いることにより行われ、ローカルゲートマップ内の所
定のゲートに関する対応するシミュレーション結果（シ
グネチャー）は、その論理ゲートに格納される。
【００３４】１次入力から始めて、第１の回路の複雑な
ゲートｇのあるシミュレーションから得られた結果（シ
グネチャー）は、第２の回路の別の複雑なゲートｈのシ
ミュレーションと比較される。この比較において、回路
Ｃ1 のゲートｇのある主のローカルゲートマップｇMi内
のゲートに格納されたシミュレーションは、回路Ｃ2の
ある種のゲートｈのローカルゲートマップｈMjに格納さ
れたシグネチャーと一致するようなシミュレーションで
ある。ローカルゲートマップｇMi及びｈMjが最大個数の
等価／相補形シグネチャーの対を有する場合を想定す
る。一定のゲートｇ及びｈは対応したテクノロジー分解
ｇMi及びｈMjで置換される。かくして、回路は原始的論
理ゲートに関して作成される。同一処理は、所定の各ゲ
ートが対応したテクノロジー分解で置換されるまで、又
は、適当な置換は不可能であるとの結論が得られるまで
残りのゲートに対し繰り返し行われる。従って、２個の
変換された回路は、原回路の複雑な各ゲート又はゲート
の集合を上記の処理で選択されたような適当なテクノロ
ジー分解で置換することにより原回路Ｃ1 、Ｃ2 から作
成される。
ゲートｇのあるシミュレーションから得られた結果（シ
グネチャー）は、第２の回路の別の複雑なゲートｈのシ
ミュレーションと比較される。この比較において、回路
Ｃ1 のゲートｇのある主のローカルゲートマップｇMi内
のゲートに格納されたシミュレーションは、回路Ｃ2の
ある種のゲートｈのローカルゲートマップｈMjに格納さ
れたシグネチャーと一致するようなシミュレーションで
ある。ローカルゲートマップｇMi及びｈMjが最大個数の
等価／相補形シグネチャーの対を有する場合を想定す
る。一定のゲートｇ及びｈは対応したテクノロジー分解
ｇMi及びｈMjで置換される。かくして、回路は原始的論
理ゲートに関して作成される。同一処理は、所定の各ゲ
ートが対応したテクノロジー分解で置換されるまで、又
は、適当な置換は不可能であるとの結論が得られるまで
残りのゲートに対し繰り返し行われる。従って、２個の
変換された回路は、原回路の複雑な各ゲート又はゲート
の集合を上記の処理で選択されたような適当なテクノロ
ジー分解で置換することにより原回路Ｃ1 、Ｃ2 から作
成される。
【００３５】フィルタの効率的な性能のため、かかる巧
みなテクノロジー分解処理は、以下の条件（１）及び
（２）の一方又は両方の条件下で実行することが好まし
い。 （１）２個の回路Ｃ1 及びＣ2 は多数の等価／相補形候
補対を含まない、及び、（２）等価／相補形候補対が含
まれない与えられた２個の回路内に連続的な内部ゲート
の大きい集合が存在する。
みなテクノロジー分解処理は、以下の条件（１）及び
（２）の一方又は両方の条件下で実行することが好まし
い。 （１）２個の回路Ｃ1 及びＣ2 は多数の等価／相補形候
補対を含まない、及び、（２）等価／相補形候補対が含
まれない与えられた２個の回路内に連続的な内部ゲート
の大きい集合が存在する。
【００３６】フィルタベースド検証処理内にある多重分
解ベースドテクノロジー分解処理について説明したが、
多重分解テクノロジー分解処理はシミュレーション処理
が実行された後だけに使用されることを意図している。 ＩＩＩ．サブグラフ同型ベースド構造的フィルタ 統合ツールの適用後に回路の構造に生じた変化は屡々局
在する。このような場合に、原回路の主要部分はその統
合された回路の部分と構造的に一致したままである。直
接的な態様で同一構造の情報を利用し得る方法は、モノ
リシックＯＢＤＤを構築するような明示的な検証方法よ
りも効率的である。この目的のため、サブグラフの同型
の認知に基づく高速方法が構造的フィルタ１０４として
使用される。フィルタは１次入力から１次出力までＮc
を処理し、同型であるネットワークの部分を識別し、識
別された部分はネットワークＮc1を生成するため併合さ
れる。
解ベースドテクノロジー分解処理について説明したが、
多重分解テクノロジー分解処理はシミュレーション処理
が実行された後だけに使用されることを意図している。 ＩＩＩ．サブグラフ同型ベースド構造的フィルタ 統合ツールの適用後に回路の構造に生じた変化は屡々局
在する。このような場合に、原回路の主要部分はその統
合された回路の部分と構造的に一致したままである。直
接的な態様で同一構造の情報を利用し得る方法は、モノ
リシックＯＢＤＤを構築するような明示的な検証方法よ
りも効率的である。この目的のため、サブグラフの同型
の認知に基づく高速方法が構造的フィルタ１０４として
使用される。フィルタは１次入力から１次出力までＮc
を処理し、同型であるネットワークの部分を識別し、識
別された部分はネットワークＮc1を生成するため併合さ
れる。
【００３７】ネットワークの構造的に同型部分を識別す
るため、以下の方法が使用される。ゲートｇに対し、構
造的に同型である候補ノードが識別される。これは以下
の通り行われる。Ｆ＝｛ｎ1 ，．．．，ｎk ｝をゲート
ｇに供給する側のゲートの集合とする。Ｃ＝
｛ｐ1 ，．．．，ｐj ｝は隣接したファンインとして集
合Ｆ内の全ゲートを有するゲートの集合とする。また、
集合Ｃ内の全てのゲートは他のゲートからの供給を受け
ないとする。集合Ｃはゲートｇとの等価性を検査される
候補ゲートの集合を形成する。ゲートｈ∈Ｃがｇと同一
の関数を実現するならば、ｇ≡ｈである。ゲートｇ及び
ｈは併合され、処理はネットワーク内の他の全てのゲー
トに対し繰り返される。このステップの時間的な複雑さ
は、Ｏ（｜Ｎc ｜）のオーダである。
るため、以下の方法が使用される。ゲートｇに対し、構
造的に同型である候補ノードが識別される。これは以下
の通り行われる。Ｆ＝｛ｎ1 ，．．．，ｎk ｝をゲート
ｇに供給する側のゲートの集合とする。Ｃ＝
｛ｐ1 ，．．．，ｐj ｝は隣接したファンインとして集
合Ｆ内の全ゲートを有するゲートの集合とする。また、
集合Ｃ内の全てのゲートは他のゲートからの供給を受け
ないとする。集合Ｃはゲートｇとの等価性を検査される
候補ゲートの集合を形成する。ゲートｈ∈Ｃがｇと同一
の関数を実現するならば、ｇ≡ｈである。ゲートｇ及び
ｈは併合され、処理はネットワーク内の他の全てのゲー
トに対し繰り返される。このステップの時間的な複雑さ
は、Ｏ（｜Ｎc ｜）のオーダである。
【００３８】ＩＶ．ＯＢＤＤハッシングベースド機能的
フィルタ このフィルタは、局部ＯＢＤＤに基づく簡単な機能的フ
ィルタ１０６である。ネットワーク内のノードに対する
ＯＢＤＤは他の内部ノードを構成するカットセットに関
して構築される。このフェーズは、Ｎc1内の内部的な等
価ノードを識別する。Ｎc1の１次入力はネットワーク内
のノードに対しＢＤＤを構築する第１のカットセットを
形成する。独立したＢＤＤ変数は１次入力に割り当てら
れ、ＢＤＤはＮc1内の内部ノードに対し構築される。好
ましい実施例において、ノードは幅優先順に処理され
る。ノードを処理する他の順序を選択してもよい。ノー
ドは、キーとしてＢＤＤへのポインタを使用してハッシ
ュ表ＢＤＤハッシュにハッシュされる。共有ＢＤＤデー
タ構造が予めセットされた限界に達したとき、別のＢＤ
Ｄは現在のカットセットに基づいて構築されない。全て
の等価及び相補ゲートは併合され、併合されたノード及
び１次入力からなる新しいカットセットが深さ優先トラ
バーサルにより１次入力から選択される。この処理は新
しいカットセットに基づいて繰り返される。かくして、
回路の各ゲート毎に典型的に、重複するＢＤＤの集合が
種々の回路に基づいて構築される。
フィルタ このフィルタは、局部ＯＢＤＤに基づく簡単な機能的フ
ィルタ１０６である。ネットワーク内のノードに対する
ＯＢＤＤは他の内部ノードを構成するカットセットに関
して構築される。このフェーズは、Ｎc1内の内部的な等
価ノードを識別する。Ｎc1の１次入力はネットワーク内
のノードに対しＢＤＤを構築する第１のカットセットを
形成する。独立したＢＤＤ変数は１次入力に割り当てら
れ、ＢＤＤはＮc1内の内部ノードに対し構築される。好
ましい実施例において、ノードは幅優先順に処理され
る。ノードを処理する他の順序を選択してもよい。ノー
ドは、キーとしてＢＤＤへのポインタを使用してハッシ
ュ表ＢＤＤハッシュにハッシュされる。共有ＢＤＤデー
タ構造が予めセットされた限界に達したとき、別のＢＤ
Ｄは現在のカットセットに基づいて構築されない。全て
の等価及び相補ゲートは併合され、併合されたノード及
び１次入力からなる新しいカットセットが深さ優先トラ
バーサルにより１次入力から選択される。この処理は新
しいカットセットに基づいて繰り返される。かくして、
回路の各ゲート毎に典型的に、重複するＢＤＤの集合が
種々の回路に基づいて構築される。
【００３９】図１１はＢＤＤ用のハッシング機構を説明
する図である。カットセット１はネットワークへの１次
入力からなる。ノードｎ３、ｎ４及びｎ５用のＢＤＤは
カットセット１に関して構築される。ノードｎ４及びｎ
５は、カットセット１に関して同一のＢＤＤを有するの
で、ＢＤＤハッシュの同一衝突チェーンにハッシュす
る。
する図である。カットセット１はネットワークへの１次
入力からなる。ノードｎ３、ｎ４及びｎ５用のＢＤＤは
カットセット１に関して構築される。ノードｎ４及びｎ
５は、カットセット１に関して同一のＢＤＤを有するの
で、ＢＤＤハッシュの同一衝突チェーンにハッシュす
る。
【００４０】２種類の発見的方法、即ち、（１）共有Ｂ
ＤＤデータ構造のサイズに基づく発見的方法、及び、
（２）任意のカットセットを用いてＢＤＤが構築された
回路の構造的レベルの数に基づく発見的方法がいつでも
ＢＤＤのサイズを制限するため使用される。これらは、
既に発見された等価ノードに基づいて新しいカットセッ
トを導入するためにも使用される。等価ノードはネット
ワークＮc2を生成するため併合される。典型的に、任意
の所定の時点に維持される５０，０００個のノードの制
限は共有ＢＤＤデータベースに加えられる。任意のカッ
トセットを用いて処理された回路レベルの最大個数は典
型的に５である。この技術のフローチャートは図１２に
示されている。最大のＢＤＤがＳlimit 個のノード未満
であるならば、このステップの時間的複雑さは、固定の
Ｓlimit に対する回路のサイズに線形的な項Ｏ（Ｓ
limit ・Ｎc1）よりも少ない。ＢＤＤハッシュ処理は、
スタートステップ３００で始まる。ステップ３０２にお
いて、複合ネットワークが作成される。次に、ステップ
３０６で、１次入力に基づく内部ゲートに対するＢＤＤ
が構築される。テストステップ３０８において、ＢＤＤ
サイズ限界が超えられないならば、ＮＯ側のパス３１０
が選択されステップ３０６に戻る。そうではない場合、
ＹＥＳ側のパス３１２が選択されステップ３１４に進
み、内部ノードがそのＢＤＤポインタに基づいてハッシ
ュされる。次に、ステップ３１６で、ハッシュ表が等価
ノード及び反転ノードを識別並びに併合するため使用さ
れる。ステップ３１８において、回路内の全ノードが処
理された場合、ＹＥＳ側のパス３２０が選択され、処理
はエンドステップ３２２で終了する。そうではない場
合、ＮＯ側のパス３２４が選択されステップ３２６へ進
み、併合されたノード又は１次入力の新しいカットセッ
トが選択される。ステップ３２８において、内部ノード
用のＢＤＤが新しいカットセットを用いて構築される。
ステップ３３０で、ＢＤＤサイズ限界が超えられた場
合、処理はステップ３１４へ進む。そうではない場合、
処理はステップ３２８に進む。
ＤＤデータ構造のサイズに基づく発見的方法、及び、
（２）任意のカットセットを用いてＢＤＤが構築された
回路の構造的レベルの数に基づく発見的方法がいつでも
ＢＤＤのサイズを制限するため使用される。これらは、
既に発見された等価ノードに基づいて新しいカットセッ
トを導入するためにも使用される。等価ノードはネット
ワークＮc2を生成するため併合される。典型的に、任意
の所定の時点に維持される５０，０００個のノードの制
限は共有ＢＤＤデータベースに加えられる。任意のカッ
トセットを用いて処理された回路レベルの最大個数は典
型的に５である。この技術のフローチャートは図１２に
示されている。最大のＢＤＤがＳlimit 個のノード未満
であるならば、このステップの時間的複雑さは、固定の
Ｓlimit に対する回路のサイズに線形的な項Ｏ（Ｓ
limit ・Ｎc1）よりも少ない。ＢＤＤハッシュ処理は、
スタートステップ３００で始まる。ステップ３０２にお
いて、複合ネットワークが作成される。次に、ステップ
３０６で、１次入力に基づく内部ゲートに対するＢＤＤ
が構築される。テストステップ３０８において、ＢＤＤ
サイズ限界が超えられないならば、ＮＯ側のパス３１０
が選択されステップ３０６に戻る。そうではない場合、
ＹＥＳ側のパス３１２が選択されステップ３１４に進
み、内部ノードがそのＢＤＤポインタに基づいてハッシ
ュされる。次に、ステップ３１６で、ハッシュ表が等価
ノード及び反転ノードを識別並びに併合するため使用さ
れる。ステップ３１８において、回路内の全ノードが処
理された場合、ＹＥＳ側のパス３２０が選択され、処理
はエンドステップ３２２で終了する。そうではない場
合、ＮＯ側のパス３２４が選択されステップ３２６へ進
み、併合されたノード又は１次入力の新しいカットセッ
トが選択される。ステップ３２８において、内部ノード
用のＢＤＤが新しいカットセットを用いて構築される。
ステップ３３０で、ＢＤＤサイズ限界が超えられた場
合、処理はステップ３１４へ進む。そうではない場合、
処理はステップ３２８に進む。
【００４１】このフィルタは、ランダムパターンシミュ
レーションベースド候補収集ステップ及び逐次合成技術
と組み合わされた場合に単独で検証ツールとして使用さ
れ得る。かかる検証アプローチのフローチャートは図１
３に示されている。スタートステップ３５０に続いて、
複合ネットワークがステップ３５２で作成される。次
に、ステップ３５４において、ランダムパターンシミュ
レーションが候補ゲートの全ての対を収容するハッシュ
表を作成するため使用される。次に、ステップ３５６に
おいて、１次入力に基づく内部ゲート用のＢＤＤは構
築、ハッシュされる。全ての等価ゲート及び反転ゲート
は併合される。テストステップ３５８において、全ての
出力（ＰＯ）が検証されたならば、ＹＥＳ側のパス３６
０が選択され、ＢＤＤハッシュを用いた検証はエンドス
テップ３６２で終了する。そうではない場合、ＮＯ側の
パス３６６が選択され、逐次合成を用いて偽陰性が除去
される。処理はエンドステップ３６２で終了する。
レーションベースド候補収集ステップ及び逐次合成技術
と組み合わされた場合に単独で検証ツールとして使用さ
れ得る。かかる検証アプローチのフローチャートは図１
３に示されている。スタートステップ３５０に続いて、
複合ネットワークがステップ３５２で作成される。次
に、ステップ３５４において、ランダムパターンシミュ
レーションが候補ゲートの全ての対を収容するハッシュ
表を作成するため使用される。次に、ステップ３５６に
おいて、１次入力に基づく内部ゲート用のＢＤＤは構
築、ハッシュされる。全ての等価ゲート及び反転ゲート
は併合される。テストステップ３５８において、全ての
出力（ＰＯ）が検証されたならば、ＹＥＳ側のパス３６
０が選択され、ＢＤＤハッシュを用いた検証はエンドス
テップ３６２で終了する。そうではない場合、ＮＯ側の
パス３６６が選択され、逐次合成を用いて偽陰性が除去
される。処理はエンドステップ３６２で終了する。
【００４２】Ｖ．ランダムパターンシミュレーション このフェーズでは、並列ランダムパターンシミュレーシ
ョン１０８が機能的に等価である候補ノードを決定する
ためＮc2上で行われる。各ノードには、シミュレーショ
ンの結果を格納するため長さｋのビットベクトル（シグ
ネチャーとも称される）Ｂが割り当てられる。典型的な
ｋの値は３２である。これは、典型的な３２ビットコン
ピュータ上の１ワードの記憶容量に対応する。このステ
ップの時間的な複雑さはＯ（ｋ・｜Ｎc2｜）である。回
帰ベースドシミュレーションの後、同一シグネチャーを
有するノードが機能的等価物の候補として選択される。
ョン１０８が機能的に等価である候補ノードを決定する
ためＮc2上で行われる。各ノードには、シミュレーショ
ンの結果を格納するため長さｋのビットベクトル（シグ
ネチャーとも称される）Ｂが割り当てられる。典型的な
ｋの値は３２である。これは、典型的な３２ビットコン
ピュータ上の１ワードの記憶容量に対応する。このステ
ップの時間的な複雑さはＯ（ｋ・｜Ｎc2｜）である。回
帰ベースドシミュレーションの後、同一シグネチャーを
有するノードが機能的等価物の候補として選択される。
【００４３】内部ゲート対は、両方の回路の各ゲートを
各ゲートが到達又は影響する対応した１次出力と関連付
けることにより、機能的等価性又は機能的相補性が検査
される。即ち、各ゲートの推移的ファンアウトコーンに
存在する回路出力が決定される。次に、ランダムパター
ンシミュレーションは、所定の適用されたランダムシミ
ュレーションベクトルの集合に対し各ゲートのシグネチ
ャーを決定するため適用される。同一シグネチャー又は
相補シグネチャーのいずれかを有し、かつ、出力リスト
が交差する各ゲート対は、少なくとも１個の共通対応１
次出力が推移的ファンアウトコーン内に含まれるように
一つに集められる。
各ゲートが到達又は影響する対応した１次出力と関連付
けることにより、機能的等価性又は機能的相補性が検査
される。即ち、各ゲートの推移的ファンアウトコーンに
存在する回路出力が決定される。次に、ランダムパター
ンシミュレーションは、所定の適用されたランダムシミ
ュレーションベクトルの集合に対し各ゲートのシグネチ
ャーを決定するため適用される。同一シグネチャー又は
相補シグネチャーのいずれかを有し、かつ、出力リスト
が交差する各ゲート対は、少なくとも１個の共通対応１
次出力が推移的ファンアウトコーン内に含まれるように
一つに集められる。
【００４４】ＶＩ．回路は分割されるべきか？ 参考として引用した Dr. J. Jain他：“Functional Par
titioning For Verification And Related Problems
”, MIT VLSI Conference 1992 には、検証問題は、
ｎ変数関数Ｆの２n ブール空間を分割することにより著
しく単純化され得ることが記載されている。この分割
は、Ｆの充足可能性集合の互いに素な分割とみなすこと
ができる。かくして、関数Ｆは、少なくとも１個の分割
が充足可能で有る場合に限り充足可能である。かかる分
割は機能的分割と呼ばれる。回路構造の分割及びＢＤＤ
分割に基づくような機能的分割技術の一部は既に開発さ
れている。回路分割は縮小された回路の集合を作成し、
ＢＤＤ分割は小さいＢＤＤの集合を作成し、典型的に非
常に大形のＢＤＤだけに対して適用される。例えば、変
数ｘi ＝０、ｘi ＝１に関して回路Ｃをシミュレーショ
ンすることにより、２個の回路分割Ｃxi=0及びＣxi=1が
作成される。各回路は別々に解析できるようになる。原
ネットワークＮ1 、Ｎ2 を検証するため、Ｎc2の各区分
がブール値０に減少するか否かを検証する。
titioning For Verification And Related Problems
”, MIT VLSI Conference 1992 には、検証問題は、
ｎ変数関数Ｆの２n ブール空間を分割することにより著
しく単純化され得ることが記載されている。この分割
は、Ｆの充足可能性集合の互いに素な分割とみなすこと
ができる。かくして、関数Ｆは、少なくとも１個の分割
が充足可能で有る場合に限り充足可能である。かかる分
割は機能的分割と呼ばれる。回路構造の分割及びＢＤＤ
分割に基づくような機能的分割技術の一部は既に開発さ
れている。回路分割は縮小された回路の集合を作成し、
ＢＤＤ分割は小さいＢＤＤの集合を作成し、典型的に非
常に大形のＢＤＤだけに対して適用される。例えば、変
数ｘi ＝０、ｘi ＝１に関して回路Ｃをシミュレーショ
ンすることにより、２個の回路分割Ｃxi=0及びＣxi=1が
作成される。各回路は別々に解析できるようになる。原
ネットワークＮ1 、Ｎ2 を検証するため、Ｎc2の各区分
がブール値０に減少するか否かを検証する。
【００４５】回路分割は、検証される回路のサイズを縮
小するだけではなく、以下の数種類の利点を有する。 （１）新しい条件付き等価物が作成される。例えば、あ
るゲートｇa 、ｇb は変数ｘi ＝０の場合に限り等価で
ある。一方、あるゲートｇc 、ｇd はｘi ＝１の場合に
限り等価である。 （２）新しい条件付き学習が作成される。この学習は所
定の区分だけに保持される含意である。かかる簡略化は
検証問題を著しく容易化し、屡々、検証処理を劇的に高
速化させる。
小するだけではなく、以下の数種類の利点を有する。 （１）新しい条件付き等価物が作成される。例えば、あ
るゲートｇa 、ｇb は変数ｘi ＝０の場合に限り等価で
ある。一方、あるゲートｇc 、ｇd はｘi ＝１の場合に
限り等価である。 （２）新しい条件付き学習が作成される。この学習は所
定の区分だけに保持される含意である。かかる簡略化は
検証問題を著しく容易化し、屡々、検証処理を劇的に高
速化させる。
【００４６】所定の回路Ｎc2に対し機能的区分を作成す
べきか否かの決定は、このポイントで行われる。フィル
タ構造内のこのステップで考量されるのは、ＢＤＤ分割
ではなく回路分割だけであり、ＢＤＤ分割は、現在のア
プローチが巨大なＢＤＤを構築することなく二つの所定
の回路を検証し得ない場合に限り行われる。回路を分割
すべきか否かを決定するため使用される規準は、潜在的
な機能的等価物の候補の密度に基づいている。機能的等
価物の個数がＮc2内のゲート総数よりも著しく少ないこ
とが判明した場合、或いは、１次出力に最も近い候補の
限界が１次出力から構造的距離に関して非常に離れてい
る場合、即ち、膨大なノードのバンドが（計算上コスト
高の間接含意の抽出を伴うことなく）容易に関連付けら
れない２個のネットワークに残される場合、２個の回路
はブール定数を少数の１次入力に割り当てることにより
分割される。一般的に、２個の回路の間に充分な数の潜
在的等価物が作成されるまで、又は、分割の個数に関す
る予めセットされた最大限界（典型的に約８）が超過さ
れるまで、分割が行われる。最大の推移的ファンアウト
コーンに影響を与える１次入力は回路を分離する変数と
して選択される。
べきか否かの決定は、このポイントで行われる。フィル
タ構造内のこのステップで考量されるのは、ＢＤＤ分割
ではなく回路分割だけであり、ＢＤＤ分割は、現在のア
プローチが巨大なＢＤＤを構築することなく二つの所定
の回路を検証し得ない場合に限り行われる。回路を分割
すべきか否かを決定するため使用される規準は、潜在的
な機能的等価物の候補の密度に基づいている。機能的等
価物の個数がＮc2内のゲート総数よりも著しく少ないこ
とが判明した場合、或いは、１次出力に最も近い候補の
限界が１次出力から構造的距離に関して非常に離れてい
る場合、即ち、膨大なノードのバンドが（計算上コスト
高の間接含意の抽出を伴うことなく）容易に関連付けら
れない２個のネットワークに残される場合、２個の回路
はブール定数を少数の１次入力に割り当てることにより
分割される。一般的に、２個の回路の間に充分な数の潜
在的等価物が作成されるまで、又は、分割の個数に関す
る予めセットされた最大限界（典型的に約８）が超過さ
れるまで、分割が行われる。最大の推移的ファンアウト
コーンに影響を与える１次入力は回路を分離する変数と
して選択される。
【００４７】ＶＩＩ．検証コア（ＶＣ） 所定のノード対（ｎ1 ，ｎ2 ）に対し、システムがｎ1
≡ｎ2 かどうかを解法できない場合、以下の２通りのシ
ナリオを考えることができる。 シナリオ（Ａ）：ｎ1 ≡ｎ2 の場合に、関係を見つける
ため、（ｎ1 ，ｎ2 ）のコーン内の内部（入力）ノード
（変数）の間の機能的依存性を解析する必要がある。 シナリオ（Ｂ）：ｎ1 ≠ｎ2 の場合に、関係を見つける
ため、１次入力に関する関数
≡ｎ2 かどうかを解法できない場合、以下の２通りのシ
ナリオを考えることができる。 シナリオ（Ａ）：ｎ1 ≡ｎ2 の場合に、関係を見つける
ため、（ｎ1 ，ｎ2 ）のコーン内の内部（入力）ノード
（変数）の間の機能的依存性を解析する必要がある。 シナリオ（Ｂ）：ｎ1 ≠ｎ2 の場合に、関係を見つける
ため、１次入力に関する関数
【００４８】
【外１】
【００４９】に対する充足ベクトルを表現する必要があ
る。ＢＤＤベースド技術又はＡＴＰＧベースド方法のい
ずれか一方は、より複雑な解析を実行し、ｎ1 ≡ｎ2 で
あるか否かを証明するため使用することができる。ＡＴ
ＰＧベースド方法は空間剪定方法論であるとみなすこと
ができ、ＯＢＤＤベースド方法は空間コンパクション
（関数表現）技術であるとみなされる。そのため、逆の
場合があるとしても、ＡＴＰＧベースド方法はｎ1 ≠ｎ
2 の場合に最も良く動作し、ＯＢＤＤベースド方法はｎ
1 ≡ｎ2 である場合に最も効率的であると考えられる。
厳密な回帰ベースドシミュレーションに起因して、大半
の候補対（ｎ1 ，ｎ2 ）は実際上機能的に等価であると
期待される。従って、検証コアの初期フィルタはＯＢＤ
Ｄベースド技術であり、その後にＡＴＰＧベースドアプ
ローチが続く。
る。ＢＤＤベースド技術又はＡＴＰＧベースド方法のい
ずれか一方は、より複雑な解析を実行し、ｎ1 ≡ｎ2 で
あるか否かを証明するため使用することができる。ＡＴ
ＰＧベースド方法は空間剪定方法論であるとみなすこと
ができ、ＯＢＤＤベースド方法は空間コンパクション
（関数表現）技術であるとみなされる。そのため、逆の
場合があるとしても、ＡＴＰＧベースド方法はｎ1 ≠ｎ
2 の場合に最も良く動作し、ＯＢＤＤベースド方法はｎ
1 ≡ｎ2 である場合に最も効率的であると考えられる。
厳密な回帰ベースドシミュレーションに起因して、大半
の候補対（ｎ1 ，ｎ2 ）は実際上機能的に等価であると
期待される。従って、検証コアの初期フィルタはＯＢＤ
Ｄベースド技術であり、その後にＡＴＰＧベースドアプ
ローチが続く。
【００５０】Ａ．マクロフィルタの構造 検証プログラムのコアは、有効なタイムアウト及びスペ
ースアウト機構によって厳しく制限された３通りの別々
の技術により構成される。その中の二つの技術はループ
状に結合され、非常に有効な内部フィルタを構成する。
上位レベルフィルタはマクロフィルタと称され、内部フ
ィルタはミクロフィルタと称される。ノードの対は、ラ
ンダムパターンシミュレーション１０８により作成され
た候補リストから取り上げられ、検証コア１１８はノー
ド対が機能的に等価であるか否かを検証するため適用さ
れる。等価であることが判明した場合、下位構造レベル
を有するノードはネットワークに保持され、もう一方の
ノードを機能的に置換するため使用される。保持された
ノードにはＥＱノードのマークが付けられる。
ースアウト機構によって厳しく制限された３通りの別々
の技術により構成される。その中の二つの技術はループ
状に結合され、非常に有効な内部フィルタを構成する。
上位レベルフィルタはマクロフィルタと称され、内部フ
ィルタはミクロフィルタと称される。ノードの対は、ラ
ンダムパターンシミュレーション１０８により作成され
た候補リストから取り上げられ、検証コア１１８はノー
ド対が機能的に等価であるか否かを検証するため適用さ
れる。等価であることが判明した場合、下位構造レベル
を有するノードはネットワークに保持され、もう一方の
ノードを機能的に置換するため使用される。保持された
ノードにはＥＱノードのマークが付けられる。
【００５１】検証コアは、（１）ナイーブカットセット
(Naive Cutset)ベースド検証１２０、（２）スマートカ
ットセットベースド検証１２２、及び、（３）ＡＴＰＧ
ベースド検証１２４の３通りの技術からなる。各技術は
固有のタイムアウト限界と関連付けられる。特定の技術
が呼び出されてからの経過時間を追跡し、プリセット時
間が経過した後、割込を発生するアラーム機構が実装さ
れている。最初の２つの方法は、ＢＤＤベースの技術で
あり、固有のスペースアウト限界と関連付けられる。Ｂ
ＤＤ管理下のノードの総数が予め指定された限界を超過
した場合に、割込が発生され、ＢＤＤベースド機構が打
ち切られる。ＡＴＰＧベースド方法はバックトラックの
回数に制限を設定することにより制御される。バックト
ラックのプリセット数が超過した場合にＡＴＰＧベース
ド方法は打ち切られる。スマートカットセットベースド
技術及びＡＴＰＧベースド技術はループ状に配置される
（マイクロフィルタ）。このループへの連続的な各エン
トリは、上記二つの技術を大きいタイムアウト及びスペ
ースアウト限界、即ち、高い強度で呼び出す。かくし
て、検証されるべきノードの対が与えられた場合、二つ
のコア方法の中の各方法は、もう一方の方法により多く
の計算資源を消費する前に、問題を解法するための公平
なチャンスを与えられるべきである。この技術は、特に
大規模、複雑な回路に関して非常に有効であることが実
験により分かった。
(Naive Cutset)ベースド検証１２０、（２）スマートカ
ットセットベースド検証１２２、及び、（３）ＡＴＰＧ
ベースド検証１２４の３通りの技術からなる。各技術は
固有のタイムアウト限界と関連付けられる。特定の技術
が呼び出されてからの経過時間を追跡し、プリセット時
間が経過した後、割込を発生するアラーム機構が実装さ
れている。最初の２つの方法は、ＢＤＤベースの技術で
あり、固有のスペースアウト限界と関連付けられる。Ｂ
ＤＤ管理下のノードの総数が予め指定された限界を超過
した場合に、割込が発生され、ＢＤＤベースド機構が打
ち切られる。ＡＴＰＧベースド方法はバックトラックの
回数に制限を設定することにより制御される。バックト
ラックのプリセット数が超過した場合にＡＴＰＧベース
ド方法は打ち切られる。スマートカットセットベースド
技術及びＡＴＰＧベースド技術はループ状に配置される
（マイクロフィルタ）。このループへの連続的な各エン
トリは、上記二つの技術を大きいタイムアウト及びスペ
ースアウト限界、即ち、高い強度で呼び出す。かくし
て、検証されるべきノードの対が与えられた場合、二つ
のコア方法の中の各方法は、もう一方の方法により多く
の計算資源を消費する前に、問題を解法するための公平
なチャンスを与えられるべきである。この技術は、特に
大規模、複雑な回路に関して非常に有効であることが実
験により分かった。
【００５２】Ｂ．ローカルナイーブカットセットベース
ド検証（ＮＣＶ） ランダムパターンシミュレーションによって機能的等価
物の候補であると判定された２個のノードｎ1 及びｎ2
が与えられた場合、最初に内部ノードのナイーブカット
セットλが選択される。ｎ1 ∈λなる各ノードは、１次
入力又はＥＱノードである。次に、このカットセット
は、λ内のノード間の相互機能的依存性を最小限に抑え
るため安定化される。λ内の各ノードは、カットセット
の他のメンバによって完全にカバーされているか否かを
判定するため順番に調べられる。完全にカバーされてい
る場合に、そのノードはカットセットから除去される。
例えば、図１４において、初期カットセットλがノード
｛ｐ７，ｐ２，ｐ１，ｐ３，ｐ５，ｐ６｝からなる場合
を想定する。ノードｐ５は、ノードｐ３及びｐ６によっ
て完全にカバーされている。従って、ノードｐ５はカッ
トセットから除去しても構わない。また、カットセット
内のノードがカットセットの１個以上のメンバに機能的
に依存し、その依存性が除去されるように別のノードで
置換できるならば、置換が行われる。図１４のノードｐ
１は機能的にノードｐ２及びｐ３に依存している。ノー
ドｐ１はλの他のいかなるメンバにも依存していないノ
ードｐ４により置換され得る。従って、安定化されたカ
ットセットλは、ノード｛ｐ７，ｐ２，ｐ４，ｐ３，ｐ
６｝により構成される。次に、２個のＯＢＤＤ、Ｂ1 及
びＢ2 がλs に関して夫々ｎ1 及びｎ2 に対し構築され
る。Ｂ1 ≡Ｂ2 である場合、ノードｎ1 及びｎ2 は機能
的に等価であることが証明される。このフェーズは、ユ
ーザが指定し得るタイムアウト及びスペースアウト限界
によって制限される。タイムアウト限界及びスペースア
ウト限界の典型的な値は、５秒（ＣＰＵ実行時間）及び
１０，０００ノードである。
ド検証（ＮＣＶ） ランダムパターンシミュレーションによって機能的等価
物の候補であると判定された２個のノードｎ1 及びｎ2
が与えられた場合、最初に内部ノードのナイーブカット
セットλが選択される。ｎ1 ∈λなる各ノードは、１次
入力又はＥＱノードである。次に、このカットセット
は、λ内のノード間の相互機能的依存性を最小限に抑え
るため安定化される。λ内の各ノードは、カットセット
の他のメンバによって完全にカバーされているか否かを
判定するため順番に調べられる。完全にカバーされてい
る場合に、そのノードはカットセットから除去される。
例えば、図１４において、初期カットセットλがノード
｛ｐ７，ｐ２，ｐ１，ｐ３，ｐ５，ｐ６｝からなる場合
を想定する。ノードｐ５は、ノードｐ３及びｐ６によっ
て完全にカバーされている。従って、ノードｐ５はカッ
トセットから除去しても構わない。また、カットセット
内のノードがカットセットの１個以上のメンバに機能的
に依存し、その依存性が除去されるように別のノードで
置換できるならば、置換が行われる。図１４のノードｐ
１は機能的にノードｐ２及びｐ３に依存している。ノー
ドｐ１はλの他のいかなるメンバにも依存していないノ
ードｐ４により置換され得る。従って、安定化されたカ
ットセットλは、ノード｛ｐ７，ｐ２，ｐ４，ｐ３，ｐ
６｝により構成される。次に、２個のＯＢＤＤ、Ｂ1 及
びＢ2 がλs に関して夫々ｎ1 及びｎ2 に対し構築され
る。Ｂ1 ≡Ｂ2 である場合、ノードｎ1 及びｎ2 は機能
的に等価であることが証明される。このフェーズは、ユ
ーザが指定し得るタイムアウト及びスペースアウト限界
によって制限される。タイムアウト限界及びスペースア
ウト限界の典型的な値は、５秒（ＣＰＵ実行時間）及び
１０，０００ノードである。
【００５３】Ｃ．マイクロフィルタ：ローカルスマート
カットセットベースド検証（ＳＣＶ） 参考のため引用したMatsunaga,“An Efficient Equival
ence Checker For Combinational Circuits", Design A
utomation Conference (DAC), 1996に記載されているよ
うに、ノードｎ1 及びｎ2 が等価であり、ナイーブカッ
トセットλN を用いてＢＤＤを構築することによりその
等価を証明できない場合、カットλN 上のカットセット
変数間の機能的依存性（ドントケア）はＮＣＶによって
適切に説明できないので、このアプローチは失敗する
（即ち、偽陰性に到達する）。かかる偽陰性の可能性を
低下させるため、カットセットλは、λ内のノードが最
小相互機能的依存性を有するように選択される。一方、
ｎ1 ≠ｎ2 であり、関係を見つけることができない場
合、上記の如く、少なくとも関数
カットセットベースド検証（ＳＣＶ） 参考のため引用したMatsunaga,“An Efficient Equival
ence Checker For Combinational Circuits", Design A
utomation Conference (DAC), 1996に記載されているよ
うに、ノードｎ1 及びｎ2 が等価であり、ナイーブカッ
トセットλN を用いてＢＤＤを構築することによりその
等価を証明できない場合、カットλN 上のカットセット
変数間の機能的依存性（ドントケア）はＮＣＶによって
適切に説明できないので、このアプローチは失敗する
（即ち、偽陰性に到達する）。かかる偽陰性の可能性を
低下させるため、カットセットλは、λ内のノードが最
小相互機能的依存性を有するように選択される。一方、
ｎ1 ≠ｎ2 であり、関係を見つけることができない場
合、上記の如く、少なくとも関数
【００５４】
【外２】
【００５５】の一部を１次入力変数に関して表現する必
要がある。これは、ＡＴＰＧフィルタに適当であり、か
つ、機能的依存性を最小限に抑えるため使用されたフィ
ルタ技術が失敗したときにＡＴＰＧフィルタに自動的に
渡される作業である。ノードの集合Ｓが与えられた場
合、スマートカットセットを選択する方法は以下の手順
で行われる。ＴＦＩs はＳ内の全ノードの推移的ファン
イン（ＴＦＩ）のノードの集合を表すことにする。２個
のカウンタＣ1 及びＣ2 はＴＦＩs の各ノードと関連付
けられる。ｎi ∈ＴＦＩs なる各ノード毎に、カウンタ
ｃi は、ＴＦＩにｎi が存在するＳ内のノードの個数を
カウントする。全ての１次入力に対するｃ2 の値は、そ
のｃ1 の値と一致する。隣接したファンインノードであ
るｆａｎｉｎnjを備えたＴＦＩs 内のｎj である全ての
他のノードに対し、ｃ2 が以下の通り計算される。
要がある。これは、ＡＴＰＧフィルタに適当であり、か
つ、機能的依存性を最小限に抑えるため使用されたフィ
ルタ技術が失敗したときにＡＴＰＧフィルタに自動的に
渡される作業である。ノードの集合Ｓが与えられた場
合、スマートカットセットを選択する方法は以下の手順
で行われる。ＴＦＩs はＳ内の全ノードの推移的ファン
イン（ＴＦＩ）のノードの集合を表すことにする。２個
のカウンタＣ1 及びＣ2 はＴＦＩs の各ノードと関連付
けられる。ｎi ∈ＴＦＩs なる各ノード毎に、カウンタ
ｃi は、ＴＦＩにｎi が存在するＳ内のノードの個数を
カウントする。全ての１次入力に対するｃ2 の値は、そ
のｃ1 の値と一致する。隣接したファンインノードであ
るｆａｎｉｎnjを備えたＴＦＩs 内のｎj である全ての
他のノードに対し、ｃ2 が以下の通り計算される。
【００５６】
【数１】
【００５７】次に、スマートカットセットは、集合Ｓか
ら始まり、１次入力に向かって進む簡単な深さ優先探索
手続によって選択される。深さ優先探索は、ｃ1 ≡ｃ2
なるノードで停止する。初期カットセットλが選択され
た後、λs を獲得するため安定化される。次に、ＯＢＤ
Ｄはλs に関してＳ内のノードに対し構築される。二つ
のノードｎ1 及びｎ2 がスマートカットセットを用いて
検証されるとき、最初に、ｎ1 及びｎ2 のＯＢＤＤの排
他的論理和（ＸＯＲ）が構築される。このＢＤＤが０に
縮小する場合、ノードｎ1 及びｎ2 は機能的に等価であ
ることが証明される。そうではない場合、逐次合成と称
される技術が使用される。現在のＸＯＲ形ＢＤＤが組み
立てられるという点で新しい安定化スマートカットセッ
トを検出する。この逐次合成の処理は、一定回数（典型
的に３回）繰り返される。ＢＤＤが０に減少する場合、
ｎ1 ≡ｎ2 である。一方、ＢＤＤが１次入力変数に関し
て充足可能になるならば、ｎ1 ≠ｎ2 である。また、ス
マートカットセットベースド検証はタイムアウト及びス
ペースアウト機構によって制御される。タイムアウト限
界及びスペースアウト限界の典型的な値は、夫々、２０
秒（ＣＰＵ実行時間）及び１００，０００ノードであ
る。タイムアウト限界はＳＣＶの次のパスで増加され
る。スマートカットセットベースド検証がタイムアウト
又はスペースアウトに起因して停止する場合、或いは、
ｎ1 ≡ｎ2 又は ｎ1 ≠ｎ2 のいずれであるかを証明で
きない場合、ＡＴＰＧベースド検証が行われる。
ら始まり、１次入力に向かって進む簡単な深さ優先探索
手続によって選択される。深さ優先探索は、ｃ1 ≡ｃ2
なるノードで停止する。初期カットセットλが選択され
た後、λs を獲得するため安定化される。次に、ＯＢＤ
Ｄはλs に関してＳ内のノードに対し構築される。二つ
のノードｎ1 及びｎ2 がスマートカットセットを用いて
検証されるとき、最初に、ｎ1 及びｎ2 のＯＢＤＤの排
他的論理和（ＸＯＲ）が構築される。このＢＤＤが０に
縮小する場合、ノードｎ1 及びｎ2 は機能的に等価であ
ることが証明される。そうではない場合、逐次合成と称
される技術が使用される。現在のＸＯＲ形ＢＤＤが組み
立てられるという点で新しい安定化スマートカットセッ
トを検出する。この逐次合成の処理は、一定回数（典型
的に３回）繰り返される。ＢＤＤが０に減少する場合、
ｎ1 ≡ｎ2 である。一方、ＢＤＤが１次入力変数に関し
て充足可能になるならば、ｎ1 ≠ｎ2 である。また、ス
マートカットセットベースド検証はタイムアウト及びス
ペースアウト機構によって制御される。タイムアウト限
界及びスペースアウト限界の典型的な値は、夫々、２０
秒（ＣＰＵ実行時間）及び１００，０００ノードであ
る。タイムアウト限界はＳＣＶの次のパスで増加され
る。スマートカットセットベースド検証がタイムアウト
又はスペースアウトに起因して停止する場合、或いは、
ｎ1 ≡ｎ2 又は ｎ1 ≠ｎ2 のいずれであるかを証明で
きない場合、ＡＴＰＧベースド検証が行われる。
【００５８】Ｄ．マイクロフィルタ：ＡＴＰＧベースド
検証（ＡＶ） ＡＴＰＧを用いてｎ1 及びｎ2 を検証するため、最初
に、ｎ1 及びｎ2 を使用してマイタが作成される。マイ
タとは、二つの回路の対応する出力の排他的論理和（Ｘ
ＯＲ）を取ることにより作成された回路
検証（ＡＶ） ＡＴＰＧを用いてｎ1 及びｎ2 を検証するため、最初
に、ｎ1 及びｎ2 を使用してマイタが作成される。マイ
タとは、二つの回路の対応する出力の排他的論理和（Ｘ
ＯＲ）を取ることにより作成された回路
【００５９】
【外３】
【００６０】である。図１６にはマイタの一例が示され
ている。同図において、破線は元の回路接続を表わす。
新しいＸＯＲゲートが導入され、ＸＯＲゲートの出力は
元々ノードｎ1 から給電されていたノードに給電する。
次に、ＡＴＰＧツールは、図１６に示される如く、故障
スタック・アット・ゼロ（ｓ−ａ−０）をテストするた
め使用される。故障が冗長である場合、ｎ1 はｎ2 に機
能的に一致するか、又は、両者は可観測性ドントケア条
件（ＯＤＣ）の下で相互に一致する。このフェースで消
費される時間は、ＡＴＰＧ処理で許容されたバックトラ
ックの回数を制限し、タイムアウト機構を作動すること
により制御される。ＡＶの最初のパスに対し、バックト
ラック限界は典型的に５０にセットされる。この限界は
後続のパスで増大される。タイムアウト限界は典型的に
５０秒にセットされ、同様に後続のパスで増大される。
ている。同図において、破線は元の回路接続を表わす。
新しいＸＯＲゲートが導入され、ＸＯＲゲートの出力は
元々ノードｎ1 から給電されていたノードに給電する。
次に、ＡＴＰＧツールは、図１６に示される如く、故障
スタック・アット・ゼロ（ｓ−ａ−０）をテストするた
め使用される。故障が冗長である場合、ｎ1 はｎ2 に機
能的に一致するか、又は、両者は可観測性ドントケア条
件（ＯＤＣ）の下で相互に一致する。このフェースで消
費される時間は、ＡＴＰＧ処理で許容されたバックトラ
ックの回数を制限し、タイムアウト機構を作動すること
により制御される。ＡＶの最初のパスに対し、バックト
ラック限界は典型的に５０にセットされる。この限界は
後続のパスで増大される。タイムアウト限界は典型的に
５０秒にセットされ、同様に後続のパスで増大される。
【００６１】第１のパスがＳＣＶ及びＡＶを通過した
後、ｎ1 及びｎ2 が機能的に等価である、若しくは、機
能的に等価ではないのいずれも証明されなかった場合、
ＳＣＶ及びＡＶは、より大きいタイムアウト、スペース
アウト、及び、バックトラック限界を用いて（マイクロ
フィルタ内で）繰り返される。かくして、ＶＣはネット
ワークＮc2を容認し、ネットワークＮc3を生成する。こ
の変換の時間的複雑さは、ＯＢＤＤ及びＡＴＰＧルーチ
ンに設定された空間的限界及び時間的限界に依存するの
で、完全に制御することができる。
後、ｎ1 及びｎ2 が機能的に等価である、若しくは、機
能的に等価ではないのいずれも証明されなかった場合、
ＳＣＶ及びＡＶは、より大きいタイムアウト、スペース
アウト、及び、バックトラック限界を用いて（マイクロ
フィルタ内で）繰り返される。かくして、ＶＣはネット
ワークＮc2を容認し、ネットワークＮc3を生成する。こ
の変換の時間的複雑さは、ＯＢＤＤ及びＡＴＰＧルーチ
ンに設定された空間的限界及び時間的限界に依存するの
で、完全に制御することができる。
【００６２】ＶＩＩＩ．検査フェーズ 検査フェーズ１２６において、１次出力の対応する対
は、それらの等価性を検証しようとして解析される。ネ
ットワークＮc3において、全ての機能的に等価なノード
は既に併合され、多数の１次出力の等価性ができるだけ
先に識別されている。そのため、先行フェーズは、二つ
の回路を検証するため充分である場合が多い。しかし、
ＶＣ単独では検証できない回路が存在する。二つの原回
路の間の多数の（容易な）等価ノードは既に得られてい
るので、完全ＢＤＤ構成の問題はかなり簡単化されてい
る。このフェーズにおいて、出力ＢＤＤを構成するた
め、本発明は、１次入力に到達するまで、若しくは、関
数が零に達するまで、内部等価ポイントのカットセット
に関して出力
は、それらの等価性を検証しようとして解析される。ネ
ットワークＮc3において、全ての機能的に等価なノード
は既に併合され、多数の１次出力の等価性ができるだけ
先に識別されている。そのため、先行フェーズは、二つ
の回路を検証するため充分である場合が多い。しかし、
ＶＣ単独では検証できない回路が存在する。二つの原回
路の間の多数の（容易な）等価ノードは既に得られてい
るので、完全ＢＤＤ構成の問題はかなり簡単化されてい
る。このフェーズにおいて、出力ＢＤＤを構成するた
め、本発明は、１次入力に到達するまで、若しくは、関
数が零に達するまで、内部等価ポイントのカットセット
に関して出力
【００６３】
【外４】
【００６４】のＯＢＤＤを順番に組み立てる。しかし、
本発明のフィルタの原理、及び、計算困難な関数のＯＢ
ＤＤ爆発の留意により示されるように、ＢＤＤ構成は、
大きい予めセットされたスペースアウト／タイムアウト
限界が超過された後に停止される。 ＩＸ．ＯＤＣ等価性及びＯＤＣ学習ベースド再統合 このステップにおいて、残りの未検証１次出力の各対は
別々に目標とされる。かかる出力対毎に、新しいネット
ワークＮhardがその推移的ファンインコーンに対し作成
される。このフェーズの目的は、Ｎhardのノードの間で
より複雑な関係を見つけ、検証問題が単純化されるよう
に、この関係をＮhardを再統合するため使用することで
ある。選択された出力対に最も近いＥＱノードのカット
セットは配置されている。この境界の前方のノードは、
アヘッドオフフロンティア（ＡＯＦ）集合を構成する。
ＡＯＦの全てのノードは、Ｎc の他のノードと機能的に
等価であることが分かっているノードが含まれないよう
なノードである。このフェーズの目的は、ネットワーク
のＯＤＣの下で等価又は他のノードと学習関係を有する
ノードを抽出することである。
本発明のフィルタの原理、及び、計算困難な関数のＯＢ
ＤＤ爆発の留意により示されるように、ＢＤＤ構成は、
大きい予めセットされたスペースアウト／タイムアウト
限界が超過された後に停止される。 ＩＸ．ＯＤＣ等価性及びＯＤＣ学習ベースド再統合 このステップにおいて、残りの未検証１次出力の各対は
別々に目標とされる。かかる出力対毎に、新しいネット
ワークＮhardがその推移的ファンインコーンに対し作成
される。このフェーズの目的は、Ｎhardのノードの間で
より複雑な関係を見つけ、検証問題が単純化されるよう
に、この関係をＮhardを再統合するため使用することで
ある。選択された出力対に最も近いＥＱノードのカット
セットは配置されている。この境界の前方のノードは、
アヘッドオフフロンティア（ＡＯＦ）集合を構成する。
ＡＯＦの全てのノードは、Ｎc の他のノードと機能的に
等価であることが分かっているノードが含まれないよう
なノードである。このフェーズの目的は、ネットワーク
のＯＤＣの下で等価又は他のノードと学習関係を有する
ノードを抽出することである。
【００６５】Ａ．ＯＤＣ等価性及びＯＤＣ学習候補の同
定 最初に、回路は各ノードのシグネチャーを獲得するため
ランダムにシミュレーションされる。ノードの対は、シ
ミュレーションによって得られたシグネチャーがｋ1 ビ
ットよりも多数のビットで異なるならば、ＯＤＣ等価性
の候補である。本例ではｋ1 ＝１である。この数字は、
入力スペースの非常に小さい部分に亘る２個のノードの
間の機能的な差異が可観測性ドントケアによって屡々マ
スクされ、１次出力で現れないので選択された。ＯＤＣ
学習に対する候補の場合、以下の４通りの動作がｎi ，
ｎj ∈ＡＯＦなるノードの各対のシグネチャーの間で行
われる。
定 最初に、回路は各ノードのシグネチャーを獲得するため
ランダムにシミュレーションされる。ノードの対は、シ
ミュレーションによって得られたシグネチャーがｋ1 ビ
ットよりも多数のビットで異なるならば、ＯＤＣ等価性
の候補である。本例ではｋ1 ＝１である。この数字は、
入力スペースの非常に小さい部分に亘る２個のノードの
間の機能的な差異が可観測性ドントケアによって屡々マ
スクされ、１次出力で現れないので選択された。ＯＤＣ
学習に対する候補の場合、以下の４通りの動作がｎi ，
ｎj ∈ＡＯＦなるノードの各対のシグネチャーの間で行
われる。
【００６６】
【数２】
【００６７】ここで、ｓｉｇniはノードｎi のシグネチ
ャーを表わす。掲記の最初の演算の結果は、
ャーを表わす。掲記の最初の演算の結果は、
【００６８】
【外５】
【００６９】である場合に、恒真である。同様に、他の
三つの演算は他の３通りの学習の場合に該当する。ＯＤ
Ｃ学習のための候補を同定するため、上記の各演算の合
成シグネチャーは、全数１のシグネチャー、即ち、各ビ
ットがブール値１であるシグネチャーと比較される。合
成シグネチャーがｋ2 個よりも多数のビットで全数１シ
グネチャーと相違するならば（但し、ｋ2 ＝１が選択さ
れている）、二つのノードはＯＤＣ学習の候補であると
考えられる。ＯＤＣ等価性及びＯＤＣ学習に対する候補
が見つけられた後、それらの関係を抽出するルーチンが
始動される。
三つの演算は他の３通りの学習の場合に該当する。ＯＤ
Ｃ学習のための候補を同定するため、上記の各演算の合
成シグネチャーは、全数１のシグネチャー、即ち、各ビ
ットがブール値１であるシグネチャーと比較される。合
成シグネチャーがｋ2 個よりも多数のビットで全数１シ
グネチャーと相違するならば（但し、ｋ2 ＝１が選択さ
れている）、二つのノードはＯＤＣ学習の候補であると
考えられる。ＯＤＣ等価性及びＯＤＣ学習に対する候補
が見つけられた後、それらの関係を抽出するルーチンが
始動される。
【００７０】Ｂ．ＯＤＣ等価性及びＯＤＣ学習の抽出 ＯＤＣ等価性の抽出はＡＴＰＧベースド検証と同一であ
る。ＯＤＣ学習の抽出は以下に詳説する。ノードｎ1 及
びｎ2 がＯＤＣの下で、学習
る。ＯＤＣ学習の抽出は以下に詳説する。ノードｎ1 及
びｎ2 がＯＤＣの下で、学習
【００７１】
【外６】
【００７２】の候補であることが分かっている場合を考
える。次に、マイタが図１６に示される如く作成され
る。続いて、ＡＴＰＧツールは、Ｙにおける故障ｓ−ａ
−０をテストするため始動される。故障が冗長である場
合、
える。次に、マイタが図１６に示される如く作成され
る。続いて、ＡＴＰＧツールは、Ｙにおける故障ｓ−ａ
−０をテストするため始動される。故障が冗長である場
合、
【００７３】
【外７】
【００７４】及び、ｎ1 ∨ｎ2 が回路内でｎ2 を機能的
に置換するため使用される。他の３タイプのＯＤＣ学習
は同様な方法で抽出される。かかる再統合は２個の回路
の併合を補助し、潜在的に検証問題を単純化し得る。ま
た、再統合は、屡々、ＡＯＦのノード間により多くの機
能的等価物を作成する。これらの機能的等価物は検証を
更に単純化するため利用され得る。再統合が終了した
後、ＶＣ及び検査フェーズは、１次出力の単一の対を含
むＮhard上で再起動される。検査フェーズの間にＢＤＤ
サイズが爆発した場合、ＢＤＤ分割が上記の如く起動さ
れる。
に置換するため使用される。他の３タイプのＯＤＣ学習
は同様な方法で抽出される。かかる再統合は２個の回路
の併合を補助し、潜在的に検証問題を単純化し得る。ま
た、再統合は、屡々、ＡＯＦのノード間により多くの機
能的等価物を作成する。これらの機能的等価物は検証を
更に単純化するため利用され得る。再統合が終了した
後、ＶＣ及び検査フェーズは、１次出力の単一の対を含
むＮhard上で再起動される。検査フェーズの間にＢＤＤ
サイズが爆発した場合、ＢＤＤ分割が上記の如く起動さ
れる。
【００７５】Ｘ．２進決定図（ＢＤＤ）分割 ＢＤＤ分割は、Ｆの２n ブール空間を互いに素の部分空
間に分割し、各部分空間を別々に表現することにより、
（非常に大きいモノリシックＢＤＤを有する）困難な関
数ＦのＢＤＤを構成する。ＢＤＤの各区分には新しいＢ
ＤＤマネージャが割り当てられるので、個別に記録する
ことが可能である。更なる区分は、ＢＤＤサイズ上の限
界に依存して逐次合成の間に動的に作成される。分割は
ＢＤＤ爆発の問題を著しく解消する。各区分が別個のＢ
ＤＤによって表現されるとき、各ＢＤＤは独立に作成し
てもよく、与えられた関数の合成表現は“分割”ＯＢＤ
Ｄ表現と称される。
間に分割し、各部分空間を別々に表現することにより、
（非常に大きいモノリシックＢＤＤを有する）困難な関
数ＦのＢＤＤを構成する。ＢＤＤの各区分には新しいＢ
ＤＤマネージャが割り当てられるので、個別に記録する
ことが可能である。更なる区分は、ＢＤＤサイズ上の限
界に依存して逐次合成の間に動的に作成される。分割は
ＢＤＤ爆発の問題を著しく解消する。各区分が別個のＢ
ＤＤによって表現されるとき、各ＢＤＤは独立に作成し
てもよく、与えられた関数の合成表現は“分割”ＯＢＤ
Ｄ表現と称される。
【００７６】Ａ．分割ＲＯＢＤＤの意味：定義 ｎ個の入力Ｘn ＝｛ｘ1 ，．．．，ｘn ｝に関して定義
されたブール関数
されたブール関数
【００７７】
【外８】
【００７８】を考える。関数ｆの分割ＲＯＢＤＤ表現Ｘ
f は以下の通り定義される。Ｘn に関して定義されたブ
ール関数
f は以下の通り定義される。Ｘn に関して定義されたブ
ール関数
【００７９】
【外９】
【００８０】が与えられた場合、関数ｆの分割ＲＯＢＤ
Ｄ表現Ｘf はｋ個の関数対の集合
Ｄ表現Ｘf はｋ個の関数対の集合
【００８１】
【数３】
【００８２】であり、式中、
【００８３】
【外１０】
【００８４】はＸn に関して定義され、以下の条件を充
たす。 ・条件１． ｗi 及び
たす。 ・条件１． ｗi 及び
【００８５】
【外１１】
【００８６】は、変数順序πi 、但し、１≦ｊ≦ｋの場
合にＲＯＢＤＤとして表現される。 ・条件２． ｗ1 ＋ｗ2 ＋．．．＋ｗk ＝１ ・条件３．
合にＲＯＢＤＤとして表現される。 ・条件２． ｗ1 ＋ｗ2 ＋．．．＋ｗk ＝１ ・条件３．
【００８７】
【数４】
【００８８】式中、＋又は∧は、夫々ブール論理オア及
びアンドを表わす。集合｛ｗ1 ，．．．，ｗk ｝はＷに
より示される。各ｗi はウィンドウ関数と称される。直
観的に、ウィンドウ関数ｗi は関数ｆが定義されている
ブール空間の一部を表わす。各対
びアンドを表わす。集合｛ｗ1 ，．．．，ｗk ｝はＷに
より示される。各ｗi はウィンドウ関数と称される。直
観的に、ウィンドウ関数ｗi は関数ｆが定義されている
ブール空間の一部を表わす。各対
【００８９】
【外１２】
【００９０】は、関数ｆの区分を表わす。ここで、用語
“区分”は、区分が互いに素であるという従来の意味で
は使用されていない。条件１乃至３に加えて、 ｗi ∧ｗj ＝０、但し、ｉ≠ｊ なる条件がある場合、区分は直交している。このとき、
明らかに
“区分”は、区分が互いに素であるという従来の意味で
は使用されていない。条件１乃至３に加えて、 ｗi ∧ｗj ＝０、但し、ｉ≠ｊ なる条件がある場合、区分は直交している。このとき、
明らかに
【００９１】
【外１３】
【００９２】は従来の意味での区分に相当する。 Ｂ．分割ＲＯＢＤＤを構成する方法 分割された縮小順序付き２進決定図（ＲＯＢＤＤ）の性
能は、関数がコンパクトに表現されたブール空間の良好
な区分を生成する能力に決定的に依存する。ブール空間
の良い区分を見つける問題は、分割ＲＯＢＤＤ表現の中
心である。以下に、コンパクトな直交した分割ＲＯＢＤ
Ｄを生成する際に非常に効果的な簡単な発見的方法を説
明する。ブールネットリストは本アプローチで使用され
ているが、この技術は汎用的であり、任意のブール演算
の系列に適用することが可能である。
能は、関数がコンパクトに表現されたブール空間の良好
な区分を生成する能力に決定的に依存する。ブール空間
の良い区分を見つける問題は、分割ＲＯＢＤＤ表現の中
心である。以下に、コンパクトな直交した分割ＲＯＢＤ
Ｄを生成する際に非常に効果的な簡単な発見的方法を説
明する。ブールネットリストは本アプローチで使用され
ているが、この技術は汎用的であり、任意のブール演算
の系列に適用することが可能である。
【００９３】本ＢＤＤ分割アプローチにおいて、ウィン
ドウの個数は、先見的又は動的に決定される。ウィンド
ウｗi が決定された後、ウィンドウに対応する分割ＲＯ
ＢＤＤは、ウィンドウｗi に対応したブール空間内でＦ
を組み立てることにより得られる。ある関数Ｆに対しＢ
ＤＤを分割する際に、分解されたＢＤＤ表現（即ち、入
力変数の意味ではなく、所定のターゲット関数Ｆに対す
るＢＤＤを構築する過程で作成された疑似入力変数の意
味でのＢＤＤ）に基づいて作業が行われる。Ｆに対する
分割ＢＤＤを作成する必要があるならば、区分を生じさ
せるため分解されたＢＤＤが解析される。分解ポイント
ψ1 ，．．．，ψk に関してＦに対する分解されたＢＤ
Ｄを組み立てることができないので、区分決定が典型的
に行われる。Ｆに対し分解されたＢＤＤから分割ＢＤＤ
を作成し得る３通りの方法があることに注意する必要が
ある。 （１）入力変数を使用する分割。入力変数の個数は動的
に変更してもよく、又は、所定の定数に設定してもよ
い。 （２）“内部”変数、即ち、入力変数ではない変数を使
用する分割。かかる変数は内部ゲートに取り込まれた疑
似変数でも構わない。 （３） 上記（１）と（２）の組合せを用いる分割。
ドウの個数は、先見的又は動的に決定される。ウィンド
ウｗi が決定された後、ウィンドウに対応する分割ＲＯ
ＢＤＤは、ウィンドウｗi に対応したブール空間内でＦ
を組み立てることにより得られる。ある関数Ｆに対しＢ
ＤＤを分割する際に、分解されたＢＤＤ表現（即ち、入
力変数の意味ではなく、所定のターゲット関数Ｆに対す
るＢＤＤを構築する過程で作成された疑似入力変数の意
味でのＢＤＤ）に基づいて作業が行われる。Ｆに対する
分割ＢＤＤを作成する必要があるならば、区分を生じさ
せるため分解されたＢＤＤが解析される。分解ポイント
ψ1 ，．．．，ψk に関してＦに対する分解されたＢＤ
Ｄを組み立てることができないので、区分決定が典型的
に行われる。Ｆに対し分解されたＢＤＤから分割ＢＤＤ
を作成し得る３通りの方法があることに注意する必要が
ある。 （１）入力変数を使用する分割。入力変数の個数は動的
に変更してもよく、又は、所定の定数に設定してもよ
い。 （２）“内部”変数、即ち、入力変数ではない変数を使
用する分割。かかる変数は内部ゲートに取り込まれた疑
似変数でも構わない。 （３） 上記（１）と（２）の組合せを用いる分割。
【００９４】本フィルタリングベースド検証処理におけ
る時間的なあるポイントで、Ｆの分解された表現ｆ
d （Ψ，Ｘ）が得られる。ここで、Ψ＝
｛ψ1 ，．．．，ψk ｝は、ナイーブカット又はスマー
トカット処理により分解集合と称され、ψi ∈Ψなる各
ψi は分解ポイントである。
る時間的なあるポイントで、Ｆの分解された表現ｆ
d （Ψ，Ｘ）が得られる。ここで、Ψ＝
｛ψ1 ，．．．，ψk ｝は、ナイーブカット又はスマー
トカット処理により分解集合と称され、ψi ∈Ψなる各
ψi は分解ポイントである。
【００９５】
【数５】
【００９６】が分解ポイントのＲＯＢＤＤを含む配列を
表わす、即ち、ψi ∈Ψなる各ψi が１次入力変数、並
びに、（できる限り）ψj ≠ψi なる他のψj ∈Ψなる
ψj に関して、
表わす、即ち、ψi ∈Ψなる各ψi が１次入力変数、並
びに、（できる限り）ψj ≠ψi なる他のψj ∈Ψなる
ψj に関して、
【００９７】
【外１４】
【００９８】と表される対応したＲＯＢＤＤを有する場
合を想定する。同様に、
合を想定する。同様に、
【００９９】
【外１５】
【０１００】の配列は、
【０１０１】
【外１６】
【０１０２】によって表される。ｆd （Ψ，Ｘ）におけ
るψi の合成は、
るψi の合成は、
【０１０３】
【外１７】
【０１０４】によって表され、但し、
【０１０５】
【数６】
【０１０６】である。ｆd （Ψ，Ｘ）におけるΨのベク
トル合成は、
トル合成は、
【０１０７】
【外１８】
【０１０８】により表され、ψi のｆd への逐次合成を
表現する。 Ｃ．分解表現の分割 ウィンドウ関数ｗi 、分解表現ｆd （Ψ，Ｘ）、ｆのＲ
ＯＢＤＤ配列Ψbdd が与えられ、
表現する。 Ｃ．分解表現の分割 ウィンドウ関数ｗi 、分解表現ｆd （Ψ，Ｘ）、ｆのＲ
ＯＢＤＤ配列Ψbdd が与えられ、
【０１０９】
【数７】
【０１１０】を表わすＲＯＢＤＤがｆよりも小さくなる
ようなｆi を見つける場合を考える。キューブに他なら
ない全てのｗi はこの要求を充たす。ｆd 、Ψbdd 及び
ｗi が与えられた場合、共通係数
ようなｆi を見つける場合を考える。キューブに他なら
ない全てのｗi はこの要求を充たす。ｆd 、Ψbdd 及び
ｗi が与えられた場合、共通係数
【０１１１】
【外１９】
【０１１２】を作成する。次に、
【０１１３】
【外２０】
【０１１４】において、
【０１１５】
【外２１】
【０１１６】を組み立てることにより、分割関数
【０１１７】
【数８】
【０１１８】が得られる。ウィンドウ関数ｗi の集合が
与えられた場合、ｆの分割ＲＯＢＤＤｘf は、
与えられた場合、ｆの分割ＲＯＢＤＤｘf は、
【０１１９】
【数９】
【０１２０】により与えられる。上記定義が上記条件
１．乃至条件３．を充たすことは容易に確かめられる。
ｗi がキューブの場合、ｆi はｆに対するＲＯＢＤＤよ
りも小さいサイズを有することが保証される。また、ｗ
i を表わすＲＯＢＤＤは、ｋがｗi 内の文字数であると
き、ｋ個の内部ノードを有する。ｗi 及び
１．乃至条件３．を充たすことは容易に確かめられる。
ｗi がキューブの場合、ｆi はｆに対するＲＯＢＤＤよ
りも小さいサイズを有することが保証される。また、ｗ
i を表わすＲＯＢＤＤは、ｋがｗi 内の文字数であると
き、ｋ個の内部ノードを有する。ｗi 及び
【０１２１】
【外２２】
【０１２２】は、互いに素のサポートを有するため、
【０１２３】
【数１０】
【０１２４】である。また、ｆi 構築の各中間結果はｆ
構築の中間結果よりも小さくなると共に、中間ピークメ
モリ要求量が低減される。上記考察は、ｆ及びｆi が異
なる変数順序を有するとき、動的変数再整列がある場合
に成り立たないことに注意する必要がある。しかし、実
際上、動的変数再整列は分割の場合により小さいグラフ
上で動作するので、おそらくより効率的である。
構築の中間結果よりも小さくなると共に、中間ピークメ
モリ要求量が低減される。上記考察は、ｆ及びｆi が異
なる変数順序を有するとき、動的変数再整列がある場合
に成り立たないことに注意する必要がある。しかし、実
際上、動的変数再整列は分割の場合により小さいグラフ
上で動作するので、おそらくより効率的である。
【０１２５】ウィンドウ関数がキューブよりも複雑なＰ
Ｉの関数である場合でも、
Ｉの関数である場合でも、
【０１２６】
【数１１】
【０１２７】が使用される。ここで、
【０１２８】
【外２３】
【０１２９】は、ｗi 上のｆの汎用共通係数である。ｗ
i 上のｆの汎用共通係数は、一般的にｆよりもかなり小
さい。しかし、ｉ番目の分割ＲＯＢＤＤ
i 上のｆの汎用共通係数は、一般的にｆよりもかなり小
さい。しかし、ｉ番目の分割ＲＯＢＤＤ
【０１３０】
【外２４】
【０１３１】は、最悪の場合では
【０１３２】
【外２５】
【０１３３】になる可能性がある。これを回避するた
め、一般的なウィンドウ関数を使用すると共に、小さい
ｗi を使用する。 Ｄ．ウィンドウ関数の選定 与えられたウィンドウ関数から分割関数を構成する方法
を決定した後、より優れたウィンドウ関数を得るために
方法を検査する。上記の方法は、先見的選定と“爆発”
ベースド選定の二つのカテゴリに分類される。
め、一般的なウィンドウ関数を使用すると共に、小さい
ｗi を使用する。 Ｄ．ウィンドウ関数の選定 与えられたウィンドウ関数から分割関数を構成する方法
を決定した後、より優れたウィンドウ関数を得るために
方法を検査する。上記の方法は、先見的選定と“爆発”
ベースド選定の二つのカテゴリに分類される。
【０１３４】１．先見的分割 この方法において、所定数の１次入力（ＰＩ）を分割の
ため選択する。ｋ個のＰＩ上で分割する場合、この変数
の全ての２進割当てに対応した２k 個の区分を作成す
る。例えば、ｘ1 及びｘ2 上で分割することに決めた場
合、４個の区分
ため選択する。ｋ個のＰＩ上で分割する場合、この変数
の全ての２進割当てに対応した２k 個の区分を作成す
る。例えば、ｘ1 及びｘ2 上で分割することに決めた場
合、４個の区分
【０１３５】
【外２６】
【０１３６】が作成される。前節で行った考察から、こ
の種のウィンドウ関数が与えられた場合、モノリシック
ＲＯＢＤＤよりも小さい分割ＲＯＢＤＤを作成し得るこ
とが分かる。ある時点でメモリに存在すべき区分は１個
しかないので、空間的に優れている。メモリの削減量は
大きく、同時に全ての区分を処理するため要する時間が
全体的に短縮される。
の種のウィンドウ関数が与えられた場合、モノリシック
ＲＯＢＤＤよりも小さい分割ＲＯＢＤＤを作成し得るこ
とが分かる。ある時点でメモリに存在すべき区分は１個
しかないので、空間的に優れている。メモリの削減量は
大きく、同時に全ての区分を処理するため要する時間が
全体的に短縮される。
【０１３７】異なる区分を独立に作成する際に生じる冗
長性を最小限に抑えると同時に、実現される分割を最大
化する変数、即ち、任意の分割及び獲得アプローチの基
本原理の選択を目標とする。このため、変数ｘ上で関数
ｆを分割するコストを
長性を最小限に抑えると同時に、実現される分割を最大
化する変数、即ち、任意の分割及び獲得アプローチの基
本原理の選択を目標とする。このため、変数ｘ上で関数
ｆを分割するコストを
【０１３８】
【数１２】
【０１３９】として定義する。式中ｐx （ｆ）は分割係
数を表し、
数を表し、
【０１４０】
【数１３】
【０１４１】によって与えられ、ｒx （ｆ）は冗長性係
数を表し、
数を表し、
【０１４２】
【数１４】
【０１４３】によって与えられる。小さい分割係数は最
悪の二つの区分が小さいということを意味するので分割
係数は小さいほど優れ、同様に、小さい冗長性係数は二
つの区分を作成する際に含まれる全作業が少ないという
ことを意味するので冗長性係数は小さいほど優れている
ことに注意する必要がある。比較的少ない総コストを有
する変数ｘが分割のため選定される。
悪の二つの区分が小さいということを意味するので分割
係数は小さいほど優れ、同様に、小さい冗長性係数は二
つの区分を作成する際に含まれる全作業が少ないという
ことを意味するので冗長性係数は小さいほど優れている
ことに注意する必要がある。比較的少ない総コストを有
する変数ｘが分割のため選定される。
【０１４４】関数Ｆ及び変数ｘの所定のベクトルに対
し、分割のコストは、
し、分割のコストは、
【０１４５】
【数１５】
【０１４６】のように定義される。全てのＰＩをｆd 及
びΨを分割するコストが増加する順序に並べ、最良のｋ
を選定する（ｋはユーザによって指定された所定の数値
である）。類似したコスト関数を使用することにより、
分割ＲＯＢＤＤを作成するため、ＰＩ変数だけではな
く、ＰＩに関して表現された
びΨを分割するコストが増加する順序に並べ、最良のｋ
を選定する（ｋはユーザによって指定された所定の数値
である）。類似したコスト関数を使用することにより、
分割ＲＯＢＤＤを作成するため、ＰＩ変数だけではな
く、ＰＩに関して表現された
【０１４７】
【外２７】
【０１４８】のような疑似変数を選定することができ
る。この場合、共通係数演算は、非キューブ形のウィン
ドウ関数に対する汎用共通係数動作になる。ｆd 及びΨ
を分割するコストに従ってランク付けされたこのタイプ
の選定は、静的分割選定と称される。一方、最良のＰＩ
（即ち、ｘ）がｆd 及びΨに基づいて選定され、後続の
ＰＩが一方の分割において
る。この場合、共通係数演算は、非キューブ形のウィン
ドウ関数に対する汎用共通係数動作になる。ｆd 及びΨ
を分割するコストに従ってランク付けされたこのタイプ
の選定は、静的分割選定と称される。一方、最良のＰＩ
（即ち、ｘ）がｆd 及びΨに基づいて選定され、後続の
ＰＩが一方の分割において
【０１４９】
【外２８】
【０１５０】に、他方の分割において
【０１５１】
【外２９】
【０１５２】に基づいて再帰的に選定される動的分割戦
略をとることも可能である。動的分割方法は指数関数的
な数の共通係数を必要とし、コスト高になる。このコス
トは、関心のある値が
略をとることも可能である。動的分割方法は指数関数的
な数の共通係数を必要とし、コスト高になる。このコス
トは、関心のある値が
【０１５３】
【外３０】
【０１５４】の共通係数の値だけであるという事実を利
用することにより幾分削減され得る。
用することにより幾分削減され得る。
【０１５５】
【外３１】
【０１５６】の値の上限は、ｆd のＲＯＢＤＤをトラバ
ースし、ｘに対応した変数ｉｄを有するノードが見つけ
られる毎に、ｘ＝１の分岐を取ることにより計算され
る。ＲＯＢＤＤをこのようにトラバースして得られるＢ
ＤＤは削減されないので、この方法は正確なカウントを
与えない。この方法は、新しいノードを作成する必要が
無く、かつ、トラバースが高速にできる利点がある。
ースし、ｘに対応した変数ｉｄを有するノードが見つけ
られる毎に、ｘ＝１の分岐を取ることにより計算され
る。ＲＯＢＤＤをこのようにトラバースして得られるＢ
ＤＤは削減されないので、この方法は正確なカウントを
与えない。この方法は、新しいノードを作成する必要が
無く、かつ、トラバースが高速にできる利点がある。
【０１５７】また、分割の個数が動的に選定されるよう
な区分の作成を選択することが可能である。この場合、
ＢＤＤが爆発する毎に（ＢＤＤ爆発を定量化する方法に
関する詳細は戦略２の説明を参照のこと）、ＢＤＤ爆発
が回避できると考えられるまで、１ずつインクリメント
して選択された分解変数を用いてＢＤＤを動的に分割す
る。
な区分の作成を選択することが可能である。この場合、
ＢＤＤが爆発する毎に（ＢＤＤ爆発を定量化する方法に
関する詳細は戦略２の説明を参照のこと）、ＢＤＤ爆発
が回避できると考えられるまで、１ずつインクリメント
して選択された分解変数を用いてＢＤＤを動的に分割す
る。
【０１５８】２．爆発ベースド分割 この方法では、ｆd の
【０１５９】
【外３２】
【０１６０】を逐次的に組み立てる。グラフサイズがあ
る構成（例えば、ψj ）に対し著しく増大する場合、現
在の
る構成（例えば、ψj ）に対し著しく増大する場合、現
在の
【０１６１】
【外３３】
【０１６２】に基づいてウィンドウ関数ｗを選定する。
ウィンドウ関数は、ＰＩ及びその相補形、若しくは、あ
る
ウィンドウ関数は、ＰＩ及びその相補形、若しくは、あ
る
【０１６３】
【外３４】
【０１６４】及び、ＰＩだけに関して表現されたその相
補形であり、非常にサイズが小さい。ウィンドウ関数ｗ
が得られた後、二つの区分
補形であり、非常にサイズが小さい。ウィンドウ関数ｗ
が得られた後、二つの区分
【０１６５】
【外３５】
【０１６６】を作成し、各区分毎にルーチンを再帰的に
呼び出す。典型的に、合成後に得られたＢＤＤが、既に
合成された全ての先行した分解ＢＤＤの合計と、元の分
解されたＢＤＤのサイズとの和よりも１０倍以上大きい
場合、爆発ベースド分割の実行が選択される。 ３．先見的変数選択並びに爆発ベースド分割 この戦略では、一定数の分解変数を決定し、爆発ベース
ド分割を実行し、次に、一定数の１次入力変数ベースド
分割が行われ、或いは、その逆順の処理が行われる。爆
発ベースド分割は１次入力並びに疑似変数／分解ポイン
トの両方を使用することができる。
呼び出す。典型的に、合成後に得られたＢＤＤが、既に
合成された全ての先行した分解ＢＤＤの合計と、元の分
解されたＢＤＤのサイズとの和よりも１０倍以上大きい
場合、爆発ベースド分割の実行が選択される。 ３．先見的変数選択並びに爆発ベースド分割 この戦略では、一定数の分解変数を決定し、爆発ベース
ド分割を実行し、次に、一定数の１次入力変数ベースド
分割が行われ、或いは、その逆順の処理が行われる。爆
発ベースド分割は１次入力並びに疑似変数／分解ポイン
トの両方を使用することができる。
【０１６７】Ｅ．合成の順序 ウィンドウ関数を選定し、
【０１６８】
【外３６】
【０１６９】によって与えられたｉ番目の分割に対する
分解された表現を作成した後、最終的なステップは、
分解された表現を作成した後、最終的なステップは、
【０１７０】
【外３７】
【０１７１】における
【０１７２】
【外３８】
【０１７３】即ち、
【０１７４】
【外３９】
【０１７５】を合成する。最終的なＲＯＢＤＤサイズは
所定の変数順序に対し一定ではあるが、中間メモリ必要
量及び合成のための時間は、分解ポイントが合成される
順番の強い関数であることが分かる。ｆd に合成され得
るあらゆる候補変数に対し、結果として合成されたＲＯ
ＢＤＤのサイズを評価するコストが割り当てられる。最
小コストを伴う変数が合成される。サポート集合サイズ
に基づく簡単なコスト関数は、巧く働くことが分かる。
従って、合成後にＲＯＢＤＤのサポート集合のサイズの
増加量が最も少ない分解変数を選定する。各ステップ毎
に、合成用の候補ψを他のいずれのψbdd にも存在しな
い分解ポイントに制限する。これにより、分解変数はｆ
d において１回だけ合成されれば足りることが保証され
る。
所定の変数順序に対し一定ではあるが、中間メモリ必要
量及び合成のための時間は、分解ポイントが合成される
順番の強い関数であることが分かる。ｆd に合成され得
るあらゆる候補変数に対し、結果として合成されたＲＯ
ＢＤＤのサイズを評価するコストが割り当てられる。最
小コストを伴う変数が合成される。サポート集合サイズ
に基づく簡単なコスト関数は、巧く働くことが分かる。
従って、合成後にＲＯＢＤＤのサポート集合のサイズの
増加量が最も少ない分解変数を選定する。各ステップ毎
に、合成用の候補ψを他のいずれのψbdd にも存在しな
い分解ポイントに制限する。これにより、分解変数はｆ
d において１回だけ合成されれば足りることが保証され
る。
【０１７６】本発明の種々の実施例を具体的に示した
が、本発明の範囲及び精神を逸脱することなく形式及び
詳細に関する種々の変更をなし得ることは当業者によっ
て認められる。
が、本発明の範囲及び精神を逸脱することなく形式及び
詳細に関する種々の変更をなし得ることは当業者によっ
て認められる。
【０１７７】
【発明の効果】本発明は容易に拡張し得る利点があるこ
とに注意する必要がある。フィルタ構造は、新しい検証
技術を追加することにより拡張又は増強され得る。新し
い技術は、新しい技術の強さ、並びに、既にフィルタに
収容されている他の技術に関する相対的な強さ又は弱さ
に依存してフィルタ構造の適当な場所に付加される。例
えば、ブール表現図（ＢＥＤ）のような技術は、検証コ
アのマイクロフィルタ内で自動テストパターン発生（Ａ
ＴＰＧ）検証の後にＢＥＤ技術を追加することにより本
発明のフィルタ配置を拡張するため包含される。或い
は、ＢＥＤ技術は、マイクロフィルタのスマートカット
セットベースド検証の後に実行しても良い。同様に、別
の新しい技術が提案又は開発された場合、新しい技術は
フィルタ配置の適当な場所に挿入され得る。かくして、
検証ソフトウェアシステムの全体を再開発する必要はな
い。かかる本発明の拡張性は、フィルタ志向型アプロー
チに対する重要な利点である。
とに注意する必要がある。フィルタ構造は、新しい検証
技術を追加することにより拡張又は増強され得る。新し
い技術は、新しい技術の強さ、並びに、既にフィルタに
収容されている他の技術に関する相対的な強さ又は弱さ
に依存してフィルタ構造の適当な場所に付加される。例
えば、ブール表現図（ＢＥＤ）のような技術は、検証コ
アのマイクロフィルタ内で自動テストパターン発生（Ａ
ＴＰＧ）検証の後にＢＥＤ技術を追加することにより本
発明のフィルタ配置を拡張するため包含される。或い
は、ＢＥＤ技術は、マイクロフィルタのスマートカット
セットベースド検証の後に実行しても良い。同様に、別
の新しい技術が提案又は開発された場合、新しい技術は
フィルタ配置の適当な場所に挿入され得る。かくして、
検証ソフトウェアシステムの全体を再開発する必要はな
い。かかる本発明の拡張性は、フィルタ志向型アプロー
チに対する重要な利点である。
【図１】従来技術による典型的な検証作業のフローチャ
ートである。
ートである。
【図２】本発明のフィルタアプローチのフローチャート
である。
である。
【図３】本発明のフィルタアプローチの別の実施例のフ
ローチャートである。
ローチャートである。
【図４】本発明のフィルタアプローチの別の実施例のフ
ローチャートである。
ローチャートである。
【図５】本発明のフィルタアプローチの別の実施例のフ
ローチャートである。
ローチャートである。
【図６】本発明のフィルタアプローチの別の実施例のフ
ローチャートである。
ローチャートである。
【図７】本発明のフィルタアプローチの別の実施例のフ
ローチャートである。
ローチャートである。
【図８】本発明のフィルタアプローチの別の実施例のフ
ローチャートである。
ローチャートである。
【図９】本発明のフィルタアプローチの別の実施例のフ
ローチャートである。
ローチャートである。
【図１０】充足可能性（ＳＡＴ）問題を解法する解析ツ
ールとして本発明のフィルタアプローチを使用する方法
のフローチャートである。
ールとして本発明のフィルタアプローチを使用する方法
のフローチャートである。
【図１１】ＢＤＤ用ハッシュ機構の説明図である。
【図１２】ＢＤＤハッシュ技術のフローチャートであ
る。
る。
【図１３】ＢＤＤハッシュ技術を使用する検証のフロー
チャートである。
チャートである。
【図１４】カットセット安定化の説明図である。
【図１５】マイクロフィルタの説明図である。
【図１６】マイタ(miter) の説明図である。
【図１７】ＯＤＣ学習の獲得の説明図である。
１０２ 標的分解 １０４ 構造的フィルタ １０６ 機能的フィルタ １０８ ランダムパターンシミュレーション １０９ 候補リスト剪定 １１４ 回路分割 １１８，１３２ 検証コア １２０ ナイーブカットセットベースド検証 １２２ スマートカットセットベースド検証 １２４ ＡＴＰＧベースド検証 １２６ 検査フェーズ １２８ 検証用再統合 １３０ ＯＤＣ及び学習ベースド再統合 １３４ 修正検査フェーズ １３６ ＢＤＤ分割
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ (72)発明者 ▲高▼山 浩一郎 東京都八王子市松が谷52−５−507
Claims (39)
- 【請求項１】 回路データ構造により表現された組合せ
回路を検証するシステムにおいて、 上記組合せ回路に対し、順番に並べられ検証結果を決定
又は上記回路データ構造を変更する複数の完全検証技術
及び複数の補助技術を実行し、 上記検証結果又は上記変更された回路データ構造を、上
記順番の後側の完全検証技術又は補助技術の中の一つに
送り、 最終的な検証結果又は結果として変更された回路データ
構造を提供する手段からなるシステム。 - 【請求項２】 上記手段は、所定のコンピュータメモリ
使用量又はコンピュータ実行時間使用量に関する制約集
合を超えるまで、若しくは、上記最終的な検証結果が決
定されるまで上記完全検証技術及び補助技術を実行する
請求項１記載のシステム。 - 【請求項３】 回路データ構造により表現された組合せ
回路を検証するコンピュータ実装された方法において、 上記組合せ回路に対し、順番に並べられ検証結果を決定
又は上記回路データ構造を変更する複数の完全検証技術
及び複数の補助技術を実行する段階と、 上記検証結果又は上記変更された回路データ構造を、後
続の完全検証技術又は補助技術の中の一つに供給する段
階と、 最終的な検証結果又は結果として変更された回路データ
構造が決定されるまで、上記実行する段階及び上記供給
する段階を繰り返す段階とからなるコンピュータ実装さ
れた方法。 - 【請求項４】 上記実行する段階及び上記供給する段階
は、所定のコンピュータメモリ使用量又はコンピュータ
実行時間使用量に関する制約集合を超えるまで、若しく
は、上記最終的な検証結果が決定されるまで繰り返され
る請求項３記載のコンピュータ実装された方法。 - 【請求項５】 上記完全検証技術の中の一つの技術は、
ナイーブカットセットベースド検証技術である請求項３
記載のコンピュータ実装された方法。 - 【請求項６】 上記完全検証技術の中の一つの技術は、
スマートカットセットベースド検証技術である請求項３
記載のコンピュータ実装された方法。 - 【請求項７】 上記完全検証技術の中の一つの技術は、
自動テストパターン発生ベースド検証技術である請求項
３記載のコンピュータ実装された方法。 - 【請求項８】 上記完全検証技術の中の第１番目はスマ
ートカットセットベースド検証技術であり、 上記完全検証技術の中の第２番目は自動テストパターン
発生ベースド検証技術であり、 上記スマートカットセットベースド検証技術を実行し、 引き続き自動テストパターン発生技術を実行し、 最終的な検証結果が決定されるまで、又は、空間、時
間、若しくは、上記自動テストパターン発生技術におい
て使用されるバックトラックの回数に関して定められた
資源の所定の最大値集合を超えるまで、上記スマートカ
ットセットベースド検証技術及び上記自動テストパター
ン発生技術の実行を繰り返す段階を更に有する請求項３
記載のコンピュータ実装された方法。 - 【請求項９】 上記順番内の第１の技術は上記順番内の
後続の第２の技術よりも弱い技術であり、 技術の強弱は、上記組合せ回路に類似したベンチマーク
回路のサンプル集合について経験的に決定され、 上記第１の技術による上記ベンチマーク回路のサンプル
集合の検証のための計算時間及びメモリ空間の必要量
は、上記第２の技術における必要量よりも少ない請求項
３記載のコンピュータ実装された方法。 - 【請求項１０】 上記組合せ回路は別の組合せ回路であ
る複数の区分に分割され、 上記実行する段階及び上記供給する段階は、上記組合せ
回路の個別の区分について動作する請求項３記載のコン
ピュータ実装された方法。 - 【請求項１１】 上記補助技術の中の一つの技術はサブ
グラフ同型ベースド構造的フィルタ技術である請求項３
記載のコンピュータ実装された方法。 - 【請求項１２】 上記補助技術の中の一つの技術はハッ
シングベースド機能的フィルタ技術である請求項３記載
のコンピュータ実装された方法。 - 【請求項１３】 上記補助技術の中の一つの技術はラン
ダムパターン発生技術である請求項３記載のコンピュー
タ実装された方法。 - 【請求項１４】 上記補助技術の中の一つの技術は２進
決定図（ＢＤＤ）分割技術である請求項３記載のコンピ
ュータ実装された方法。 - 【請求項１５】 上記補助技術の中の一つの技術は可観
測性ドントケア（ＯＤＣ）及び学習ベースド再統合技術
である請求項３記載のコンピュータ実装された方法。 - 【請求項１６】 回路データ構造により表現された組合
せ回路を解析するシステムにおいて、 上記組合せ回路に対し、順番に並べられ解析結果を決定
又は上記回路データ構造を変更する複数の完全解析技術
及び複数の補助技術を実行し、 上記解析結果又は上記変更された回路データ構造を、上
記順番内の後続の完全解析技術又は補助技術の中の一つ
に送り、 最終的な解析結果又は結果として変更された回路データ
構造を提供する手段からなるシステム。 - 【請求項１７】 上記手段は、所定のコンピュータメモ
リ使用量、コンピュータ実行時間使用量、又は、少なく
とも一つの上記完全解析技術が自動テストパターン発生
技術である場合にバックトラックの回数に関する制約集
合を超えるまで上記完全解析技術及び補助技術を実行す
る請求項１６記載のシステム。 - 【請求項１８】 上記手段は、上記組合せ回路の欠陥の
有無を決定する手段を更に有する請求項１６記載のシス
テム。 - 【請求項１９】 上記手段は、上記組合せ回路のタイミ
ング制約条件を決定する手段を更に有する請求項１６記
載のシステム。 - 【請求項２０】 上記手段は、上記組合せ回路に対する
最小コストエンジニアリングチェンジ解を決定する手段
を更に有する請求項１６記載のシステム。 - 【請求項２１】 上記手段は、順序回路の正確さを決定
する手段を更に有する請求項１６記載のシステム。 - 【請求項２２】 回路データ構造によって表現された組
合せ回路を解析するコンピュータ実装された方法におい
て、 上記組合せ回路に対し、順番に並べられ解析結果を決定
又は上記回路データ構造を変更する複数の完全解析技術
及び複数の補助技術を実行する段階と、 上記解析結果又は上記変更された回路データ構造を、後
続の上記完全解析技術又は補助技術の中の一つに供給す
る段階と、 最終的な解析結果又は結果として変更された回路データ
構造が決定されるまで、上記実行する段階及び上記供給
する段階を繰り返す段階とからなるコンピュータ実装さ
れた方法。 - 【請求項２３】 上記実行する段階及び上記供給する段
階は、所定のコンピュータメモリ使用量又はコンピュー
タ実行時間使用量に関する制約集合を超えるまで、若し
くは、上記最終的な解析結果が決定されるまで繰り返さ
れる請求項２２記載のコンピュータ実装された方法。 - 【請求項２４】 上記順番内の第１の技術は上記順番内
の後続の第２の技術よりも弱い技術であり、 技術の強弱は上記組合せ回路に類似したベンチマーク回
路のサンプル集合について経験的に決定され、 上記第１の技術による上記ベンチマーク回路のサンプル
集合の解析のための計算時間及びメモリ空間の必要量
は、上記第２の技術に対する必要量よりも少ない請求項
２２記載のコンピュータ実装された方法。 - 【請求項２５】 回路データ構造によって表現された一
対の組合せ回路を検証するコンピュータ実装された方法
において、 （ａ）ランダムパターンシミュレーションを用いて、上
記回路データ構造をシミュレーションし、 （ｂ）上記回路の一部の候補リストを剪定し、 （ｃ）上記組合せ回路を複数の区分に分割し、 （ｄ）少なくともナイーブカットセットベースド検証技
術と、スマートカットセットベースド検証技術と、自動
テストパターン発生検証技術とからなるマクロフィルタ
を、上記回路データ構造の選択された区分に適用し、 （ｅ）可観測性ドントケア（ＯＤＣ）及び学習ベースド
再統合技術を用いて、上記回路データ構造の上記選択さ
れた区分を再統合し、 （ｆ）等価性検査用の候補を選択するための上記ランダ
ムパターンシミュレーション及び上記マクロフィルタ
を、上記回路データ構造の上記再統合された区分に適用
し、 （ｇ）２進決定図（ＢＤＤ）分割を用いて、上記回路デ
ータ構造の上記再統合され選択された区分を検査し、 （ｈ）上記選択された区分に対し、最終的な検証結果又
は結果として得られた回路構造データが決定されるまで
上記段階（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返
し、 （ｉ）上記組合せ回路の全ての区分に対し上記段階
（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を繰り返す
段階からなるコンピュータ実装された方法。 - 【請求項２６】 上記シミュレーションする段階（ａ）
を行う前に、機能的フィルタを上記回路データ構造に適
用する段階を更に有する請求項２５記載のコンピュータ
実装された方法。 - 【請求項２７】 上記機能的フィルタを適用する前に、
構造的フィルタを上記回路データ構造に適用する段階を
更に有する請求項２６記載のコンピュータ実装された方
法。 - 【請求項２８】 上記構造的フィルタを適用する前に、
上記回路データ構造の標的分解を実行する段階を更に有
する請求項２７記載のコンピュータ実装された方法。 - 【請求項２９】 上記マクロフィルタを適用する段階
（ｆ）は、 スマートカットセットベースド検証技術を実行し、 引き続き自動テストパターン発生技術を実行し、 最終的な検証結果が上記選択された区分に対し決定され
るまで上記スマートカットセットベースド検証技術及び
上記自動テストパターン発生技術の実行を繰り返す段階
を有する請求項２５記載のコンピュータ実装された方
法。 - 【請求項３０】 上記剪定する段階（ｂ）は、 上記回路の各ゲートに対し、各ゲートが影響を与える対
応した１次出力を関連づけ、 適用されたランダムシミュレーションベクトル集合に対
し各ゲートのシグネチャーを決定するためランダムパタ
ーンシミュレーションを適用し、 同一又は相補的なシグネチャーを有し出力リストが交差
する各ゲート対を、機能的等価性又は機能的相補性の次
の検査のためのグループに割り当てる段階を有する請求
項２５記載のコンピュータ実装された方法。 - 【請求項３１】 回路データ構造によって表現された一
対の組合せ回路を解析するコンピュータ実装された方法
において、 （ａ）ランダムパターンシミュレーションを用いて、上
記回路データ構造をシミュレーションし、 （ｂ）上記回路の一部の候補リストを剪定し、 （ｃ）上記組合せ回路を複数の区分に分割し、 （ｄ）回路解析技術からなるマクロフィルタを、上記回
路データ構造の選択された区分に適用し、 （ｅ）可観測性ドントケア（ＯＤＣ）及び学習ベースド
再統合技術を用いて、上記回路データ構造の上記選択さ
れた区分を再統合し、 （ｆ）等価性検査用の候補を選択するための上記ランダ
ムパターンシミュレーション及び上記マクロフィルタ
を、上記回路データ構造の上記再統合された区分に適用
し、 （ｇ）２進決定図（ＢＤＤ）分割を用いて、上記回路デ
ータ構造の上記再統合され選択された区分を検査し、 （ｈ）上記選択された区分に対し、最終的な解析結果又
は結果として得られた回路構造データが決定されるまで
上記段階（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返
し、 （ｉ）上記組合せ回路の全ての区分に対し上記段階
（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を繰り返す
段階からなるコンピュータ実装された方法。 - 【請求項３２】 上記シミュレーションする段階（ａ）
を行う前に、機能的フィルタを上記回路データ構造に適
用する段階を更に有する請求項３１記載のコンピュータ
実装された方法。 - 【請求項３３】 上記機能的フィルタを適用する前に、
構造的フィルタを上記回路データ構造に適用する段階を
更に有する請求項３２記載のコンピュータ実装された方
法。 - 【請求項３４】 上記構造的フィルタを適用する前に、
上記回路データ構造の目標とされた分解を実行する段階
を更に有する請求項３３記載のコンピュータ実装された
方法。 - 【請求項３５】 上記剪定する段階（ｂ）は、 上記回路の各ゲートに対し、各ゲートが影響を与える対
応した１次出力を関連づけ、 適用されたランダムシミュレーションベクトル集合に対
し各ゲートのシグネチャーを決定するためランダムパタ
ーンシミュレーションを適用し、 同一又は相補的シグネチャーを有し出力リストが交差す
る各ゲート対を、機能的等価性又は機能的相補性の次の
検査のためのグループに割り当てる段階を有する請求項
３１記載のコンピュータ実装された方法。 - 【請求項３６】 複数の論理ゲートからなる一対の回路
の間の類似性を増加させ、上記回路を新しい回路を作成
することによってより検証し易くさせる方法において、 (i) 各論理ゲートを上記回路の各対の各ゲート毎に対応
するテクノロジー分解の集合と関連付ける段階と、 (ii)上記関連したテクノロジー分解毎に各ゲートのシグ
ネチャーを生成するため、上記関連した各テクノロジー
分解に対する上記回路の各論理ゲートを上記回路の１次
入力変数になされた共通ブール集合割当てによってシミ
ュレーションする段階と、 (iii) 各回路の各論理ゲートを備えた上記テクノロジー
分解の一つを、上記二つの分解回路のゲートのシグネチ
ャーが比較されたとき等価性又は相補性シグネチャーを
備えた最大個数のゲートの対が獲得されるように、上記
テクノロジー分解の適用後に上記二つの回路の原始的論
理ゲートが関連したシグネチャーを有するように選択さ
れた各テクノロジー分解と関連付ける段階と、 (iv)上記回路の対の各論理ゲートを上記関連付ける段階
(iii) で関連付けられたテクノロジー分解で置換するこ
とにより、上記原始的論理ゲートに関して上記新しい回
路を作成する段階とからなる方法。 - 【請求項３７】 ワイヤと相互接続された論理ゲートの
集合と相互接続された１次入力ゲートの集合及び１次出
力ゲートの集合を有するディジタル回路のトポロジー内
で、一つの論理ゲートとの間でアサートされた信号を伝
達するワイヤ上の場所であるポイント間で論理的等価性
及び反転性を決定するコンピュータ支援設計システムに
おいて、 上記ディジタル回路内のゲートのランダムパターンシミ
ュレーションと、各ゲートに格納されたランダムパター
ンシミュレーション結果のビットベクトルを用いて上記
ディジタル回路内のゲートを第１のハッシュ表にハッシ
ングすることとにより、機能的等価性及び機能的反転性
状態を検査するため候補ゲートを識別する段階と、 上記１次入力ゲートの集合からなる第１のカットを含む
上記ディジタル回路内のゲートのカットを選択する段階
と、 上記ディジタル回路のカットの前方のゲートに対するカ
ットに関して２進決定図（ＢＤＤ）を構築する段階と、 上記カットのＢＤＤへのポインタを用いて上記ゲートを
第２のハッシュ表にハッシングする段階と、 上記第２のハッシュ表の同一場所にハッシュする全ての
ゲートによって識別されるように、全ての機能的に等価
性のゲート及び反転性のゲートを併合する段階とからな
るディジタル回路のトポロジー内のポイント間で論理的
等価性及び反転性を決定するコンピュータ実装された方
法。 - 【請求項３８】 共有データ構造のサイズに関する所定
の限界を超えた場合、又は、単一のカットを用いてＢＤ
Ｄが構築された上記ディジタル回路のレベルの数に関す
る所定の限界に達した場合に、単一のカットに基づいて
ＢＤＤの構築を停止する段階と、 新しいカットは上記ディジタル回路の上記１次出力ゲー
トから始まり、上記ディジタル回路の上記１次入力ゲー
ト又は他の機能的に等価性若しくは機能的に反転性のゲ
ートと既に併合されているゲートのいずれかで終わる上
記ディジタル回路の深さ先行トラバーサルにより選択さ
れる、カットを選択する段階を繰り返す段階と、 上記カットに関して上記カットの前方のゲートに対する
ＢＤＤを構築する段階を繰り返す段階と、 上記ゲートのＢＤＤポインタを上記ハッシュ表へのキー
として用いて、上記ディジタル回路の上記ゲートを上記
第２のハッシュ表にハッシングする段階を繰り返す段階
とを更に有する請求項３７記載のコンピュータ実装され
た方法。 - 【請求項３９】 上記識別、等価性検査、及び、ハッシ
ングを行う段階は、 未検証１次出力ゲートの推移的ファンインコーンを決定
する段階と、 等価性又は反転性検査のための候補であって未だ検査さ
れていない上記推移的ファンインコーン内の全てのゲー
トの対を決定する段階と、 上記未だ検査されていないゲートの対を選択し、選択さ
れた未検査ゲートの対から始まり、１次入力ゲート又は
他の等価性若しくは反転性ゲートと既に併合されている
ゲートのいずれかで終わる上記回路の深さ先行トラバー
サルによりカットを選定する段階と、 上記カットに関して上記選択された未検査ゲートの対に
対するＢＤＤを構築する段階と、 排他的論理和ＢＤＤを形成するため、上記ＢＤＤの排他
的論理和を作成する段階と、 上記排他的論理和ＢＤＤがブール値０に減少するかどう
かを検査し、上記排他的論理和ＢＤＤがブール値０に減
少しないとき、別のカットを選定し、排他的論理和ＢＤ
Ｄがブール値０に減少するか、又は、カットセットに１
次入力ゲートだけが含まれるようになるまで、新しい各
カットに関して排他的論理和ＢＤＤを逐次的に合成する
段階と、 上記排他的論理和ＢＤＤのサイズが予めセットされた限
界を超えた場合に上記排他的論理和を逐次的に合成する
段階を打ち切る段階と、 偽陰性検証結果を解法するため、上記１次入力ゲートに
対応する１次出力ゲートの対の排他的論理和ＢＤＤを逐
次的に合成する段階とからなる請求項３７記載のコンピ
ュータ実装された方法。
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