JPH1168860A

JPH1168860A - データ転送装置およびその方法

Info

Publication number: JPH1168860A
Application number: JP9214756A
Authority: JP
Inventors: Katsuhisa Hirano; 勝久平野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-08-08
Filing date: 1997-08-08
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】データ転送により生じたノイズを抑制でき、
現行の回路に対して簡単な回路を付加するだけで実現可
能なデータ転送装置およびその方法を提供する。【解決手段】入力信号ＩＮ０，ＩＮ１，ＩＮ２および
ＩＮ３を符号化回路１００＿０，１００＿１，１００＿
２および１００＿３により、各ビットをそれぞれ２ビッ
トのデータに変換し、転送経路であるデータバスに出力
する。データバスを介して転送されてきたデータを復号
回路２００＿０，２００＿１，２００＿２および２００
＿３により、元のデータに復元するので、データ転送装
置において転送データのビット変化により電源電圧Ｖ_DD
および接地電位ＧＮＤに生じたノイズを低減でき、簡単
な回路を付加するだけでノイズの低減を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送装置、
例えば、記憶装置（メモリ）の記憶データを論理回路か
らなる演算装置などに転送し、または演算回路からメモ
リに演算結果を転送するデータ転送装置に関するもので
ある。

【０００２】

【従来の技術】近年、半導体製造における微細化加工技
術の進歩に伴い、集積回路（ＩＣ）の高集積化が進んで
いる。ＤＲＡＭなどのメモリを内蔵している半導体装
置、いわゆるメモリ混載半導体集積回路などに見られる
データ転送は、多ビット化が大きな特徴となってきてい
る。

【０００３】一般的なＤＲＡＭの構成を図８に示してい
る。図示のように、ＤＲＡＭは、ロウアドレスバッファ
１、ロウデコーダ２、メモリセルアレイ３、制御回路
４、カラムデコーダ６、カラムアドレスバッファ５、セ
ンスアンプ回路７および入出力バッファ（Ｉ／Ｏバッフ
ァ）８により構成されている。

【０００４】ロウアドレスバッファ１は、入力されたロ
ウアドレスＡＲ₀，ＡＲ₁，ＡＲ₂，…，ＡＲｎを保持
し、ロウデコーダ２に出力する。ロウデコーダ２は、複
数のワード線ＷＬからロウアドレスにより指定されたワ
ード線を選択して、選択されたワード線を活性化する。

【０００５】カラムアドレスバッファ５は、入力された
カラムアドレスＡＣ₀，ＡＣ₁，ＡＣ₂，…，ＡＣｎを
保持し、カラムデコーダ６に出力する。カラムデコーダ
６は、メモリセルアレイの複数のビット線ＢＬからカラ
ムアドレスにより指定されたビット線を選択するカラム
選択信号ＹＳを生成し、センスアンプ回路７に出力す
る。

【０００６】メモリセルアレイ３には、複数のワード線
ＷＬおよび複数のビット線ＢＬが交差して配線され、ワ
ード線とビット線のそれぞれの交差点に複数のメモリセ
ルが行列状に配置されている。

【０００７】メモリアクセス時に、ロウアドレスＡ
Ｒ₀，ＡＲ₁，ＡＲ₂，…，ＡＲｎにより指定されたワ
ード線に接続されているメモリセルが選択される。カラ
ムアドレスＡＣ₀，ＡＣ₁，ＡＣ₂，…，ＡＣｎにより
ビット線が選択され、選択されたワード線およびビット
線の交差点に配置され、これら選択されたワード線およ
びビット線に接続されているメモリセルに対して、書き
込みまたは読み出しが行われる。なお、上述したメモリ
アクセスは、すべて制御回路４の制御に基づき行われて
いる。制御回路４は、外部からの制御信号、例えば、ロ
ウアドレス選択信号ＲＡＳＢ（Row Address Strobe）お
よびカラムアドレス選択信号ＣＡＳＢ（Column Address
Strobe ）に応じて、それぞれのアドレスバッファおよ
びデコーダに制御信号を出力し、それらの回路の動作を
制御する。

【０００８】上述したＤＲＡＭのデータ転送は、入出力
バッファ８により行われる。入出力バッファ８は、読み
出し時にセンスアンプ７により読み出したデータＤ₀，
Ｄ₁，Ｄ₂，…，Ｄ_mを図示していないデータバスに出
力し、書き込み時にデータバスから転送されてきた書き
込みデータを受けて、メモリセルアレイ３に入力する。

【０００９】このように、記憶装置であるＤＲＡＭは入
出力バッファ８を介して、データバスとのデータの送受
信を行い、さらにデータバスを通して、他の半導体装
置、例えば、ＣＰＵなどデータ演算および処理装置との
データの授受を行う。この場合、入出力バッファ８は、
データ転送装置と見なすことができる。

【００１０】図９は、入出力バッファ８の基本構成要素
を示している。図９（ａ）に示す例は、ｐＭＯＳトラン
ジスタＰＴとｎＭＯＳトランジスタＮＴが電源電圧Ｖ_DD
と接地電位ＧＮＤ間に直列に接続してなるインバータに
より構成されている。入力データＤ_inの信号レベルを反
転して出力データＤ_outとして出力する。また、図９
（ｂ）の例では、電源電圧Ｖ_DDと接地電位ＧＮＤ間に直
列に接続されているｎＭＯＳトランジスタＮＴ１，ＮＴ
２により構成されている。二つの入力データＤ_in1，Ｄ
_in2の信号レベルに応じて、出力データＤ_outのレベル
が設定される。

【００１１】

【発明が解決しようとする課題】ところで、上述した従
来のデータ転送装置、例えば、ＤＲＡＭの入出力バッフ
ァ８において、データの転送は、“１”か“０”のＲＺ
（Return-to-zero）波形を使用している。このため、多
ビットのデータ転送は、その分の電流を消費し、電源や
共通電位（または、接地電位ＧＮＤという）にノイズを
発生させるという不利益がある。

【００１２】例えば、転送データの全ビットが“１”ま
たは“０”の状態から、全ビットが“０”または“１”
という状態への変化では、電源または接地電位ＧＮＤの
何れか一方へ片寄った電流消費が行われ、それがノイズ
になり、ＬＳＩ内部の動作マージンを悪化させる問題が
ある。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、転送データを符号化することに
よりデータ転送の過程で生じたノイズを抑制でき、現行
の回路に対して簡単な回路を付加するだけで実現可能な
データ転送装置およびその方法を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ転送装置は、所定の機能回路の出力
データを他の機能回路に転送するデータ転送装置であっ
て、上記出力データの各ビットを少なくとも２ビット以
上のデータに変換して、変換結果を転送データとして出
力する出力変換手段と、上記出力変換手段からの転送デ
ータを受けて、それを元の出力データに変換する入力変
換手段とを有する。

【００１５】また、本発明では、好適には上記出力変換
手段は、上記機能回路の出力データに応じて、所定の符
号を出力する符号化回路により構成され、上記入力変換
手段は、上記変換手段からの転送データを元のデータに
復元する復号回路により構成されている。

【００１６】さらに、本発明では、好適には、上記出力
変換手段からの転送データはデータバスを介して、上記
入力変換手段に転送される。

【００１７】本発明によれば、転送対象となる機能回路
の出力データの各ビットに対して、符号化回路からなる
出力変換手段により符号化処理が行なわれ、符号化した
データが転送される。符号化処理により出力データの各
ビットが、少なくとも２ビットのデータに変換される。
転送データを受ける側において、復号回路からなる入力
変換手段により、転送データを元のデータに復元され
る。

【００１８】このようなデータ転送装置および転送方法
により、従来のデータ転送装置における転送データの複
数のビットが“１”または“０”の状態から、“０”ま
たは“１”の状態への極端な変化が回避され、転送デー
タの多数のビットのレベル変化に伴う電源や接地電位に
対するノイズの発生を防止でき、符号化により転送デー
タの全ビットの片寄りを回避でき、転送データのビット
変化により生じたノイズを低減できる。

【００１９】

【発明の実施の形態】図１は本発明に係るデータ転送装
置の一実施形態を示す概念図である。図示のように、本
実施形態では、転送データに対して、符号化することに
より、一ビットのデータを、２ビットに変換する。例え
ば、転送データが“１”の場合に、符号化回路により、
一転送サイクルにおいて、データ“１１”またはデータ
“００”に変換する。なお、以下の説明では、データ
“１”は、ハイレベルの信号により示し、データ“０”
はローレベルの信号により示すものとする。

【００２０】一方、転送データが“０”の場合に、符号
化回路により転送サイクルの前半にデータ“１”、後半
にデータ“０”、即ち、転送データ“０”をデータ“１
０”に符号化する。または、転送サイクルの前半にデー
タ“０”、後半にデータ“１”、即ち、転送データ
“０”をデータ“０１”に符号化する。なお、転送デー
タが“０”の場合に生成した符号“１０”または“０
１”の波形におけるデューティ比は１：１に設定する制
約がなく、転送先の復号回路で再生できればよい。ま
た、データ転送レートが確保するため、符号化されたデ
ータのサイクルは、符号化回路の入力データレートの半
分に設定される。

【００２１】図２は、本発明のデータ転送装置における
出力変換手段（符号化回路１００）の構成例を示してい
る。図２に示すように、符号化回路１００は、入力判定
回路１０、コード設定回路２０およびコード設定回路３
０、インバータＩＮＶ１、ＡＮＤゲートＡＮＤ２，ＡＮ
Ｄ３およびＯＲゲートＯＲ１により構成されている。

【００２２】入力判定回路１０は、入力信号ＩＮを
“１”であるか“０”であるかを判定して、判定結果を
インバータＩＮＶ１およびＡＮＤゲートＡＮＤ３に出力
する。図示のように、入力判定回路１０は、ＡＮＤゲー
トＡＮＤ１により構成されている。ＡＮＤゲートＡＮＤ
１の一方の入力端子を電源電圧Ｖ_DDの供給線に接続さ
れ、他方の入力端子が入力信号ＩＮの入力端子に接続さ
れている。

【００２３】このため、入力信号ＩＮが“１”とき、Ａ
ＮＤゲートＡＮＤ１の出力信号はハイレベルとなり、逆
に入力信号が“０”のとき、ＡＮＤゲートＡＮＤ１の出
力信号はローレベルとなる。これに応じて、入力信号Ｉ
Ｎが“１”のとき、インバータＩＮＶ１の出力信号がロ
ーレベルとなり、ＡＮＤゲートＡＮＤ２の出力信号がロ
ーレベルに保持される。このとき、符号化回路１００の
出力信号ＯＵＴは、ＡＮＤゲートＡＮＤ３の出力信号、
即ち、コード設定回路２０の出力信号により設定され
る。逆に、入力信号ＩＮが“０”のとき、ＡＮＤゲート
ＡＮＤ３の出力信号がローレベルに保持されるので、符
号化回路１００の出力信号ＯＵＴはＡＮＤゲートＡＮＤ
２の出力信号、即ち、コード設定回路３０の出力信号に
より設定される。

【００２４】コード設定回路２０は、図示のようにスイ
ッチＳＷ１により構成されている。スイッチＳＷ１の接
続状態に応じて、ハイレベル、例えば、電源電圧Ｖ_DDレ
ベルの信号を出力し、またはローレベル、例えば、接地
電位ＧＮＤレベルの信号を出力する。符号化回路１００
の入力信号ＩＮが“１”のとき、コード設定回路２０の
スイッチＳＷ１の接続状態に応じてコード“００”また
は“１１”が生成され、符号化回路１００の出力信号Ｏ
ＵＴとして出力される。

【００２５】コード設定回路３０は、図示のようにクロ
ック信号ＣＬＫをそのまま出力信号としてＡＮＤゲート
ＡＮＤ２に供給する。なお、ここで、クロック信号ＣＬ
ＫはＬＳＩにおけるシステムクロック信号を示してい
る。また、コード設定回路３０は、クロック信号ＣＬＫ
の代わりに、その反転した信号を出力することも可能で
ある。符号化回路１００の入力信号ＩＮが“０”のと
き、ＡＮＤゲートＡＮＤ２によりコード設定回路３０の
出力信号が選択され、符号化回路１００の出力信号ＯＵ
Ｔとして出力される。このため、入力信号ＩＮの一サイ
クルの間に、出力信号ＯＵＴのレベルがハイレベルから
ローレベル、またはローレベルからハイレベルに変換
し、コード“１０”または“０１”が得られる。

【００２６】図３は符号化回路１００の動作を示すタイ
ミングチャートである。図示のように、符号化回路１０
０の入力信号ＩＮが“０”のとき、符号化回路１００に
より、データ“０１”が出力される。入力信号ＩＮが
“１”のとき、符号化回路１００により、データ“０
０”またはデータ“１１”が出力される。なお、入力信
号ＩＮが“１”のときの出力信号ＯＵＴは、図２に示す
コード設定回路２０のスイッチＳＷ１の接続状態により
決まる。

【００２７】図４は、復号回路２００の一構成例を示し
ている。図示のように、復号回路２００は、反転判定回
路４０、インバータＩＮＶ２およびフリップフロップＤ
ＦＦ１により構成されている。

【００２８】反転判定回路４０は、符号化回路で設定し
たコードに対して反転の有無を設定する回路である。具
体的には、図４に示すように、入力信号ＩＮ０をそのま
まフリップフロップＤＦＦの入力端子Ｄに出力するか、
またはインバータを設けて入力信号を反転させる構成も
可能である。例えば、符号化回路において、入力信号Ｉ
Ｎが“１”のとき、出力信号ＯＵＴを“１１”に設定す
る場合に、反転判定回路は、入力信号ＩＮ０をそのまま
出力し、逆に符号化回路において、入力信号ＩＮが
“１”のとき、出力信号ＯＵＴを“００”に設定する場
合に、反転判定回路は、入力信号ＩＮ０を反転して出力
する。また、図４において、クロック信号ＣＬＫを反転
させるインバータＩＮＶ２は、復号回路２００のフリッ
プフロップＤＦＦ１のデータ保持のために必要なクロッ
ク信号を発生するために設けられている。

【００２９】図示のように、本例の復号回路２００は、
数段の論理回路により構成されているので、信号を復号
するための遅延時間が小さい。復号回路２００の入力信
号ＩＮ０は、符号化回路１００により符号化された信号
ＯＵＴが、転送経路を通して転送してきた信号である。
復号回路２００により、入力信号ＩＮ０を復号して、元
のデータを復元する。

【００３０】図３のタイミングチャートに示すように、
符号化回路１００の出力信号ＯＵＴが、入力信号ＩＮ０
として復号回路２００に入力される。復号回路２００に
より、クロック信号ＣＬＫの反転信号のタイミングに応
じて反転判定回路４０の出力信号がフリップフロップＤ
ＦＦ１に取り込まれる。これにより、フリップフロップ
ＤＦＦ１の出力端子Ｑにより、復号された信号ＯＵＴ０
が得られる。なお、図示のように、復号された信号は、
符号化回路１００の入力信号ＩＮに対して、クロック信
号ＣＬＫの一周期分遅れている。

【００３１】図５は、図２に示す符号化回路１００およ
び図４に示す復号回路２００を用いて構成されている４
ビットのデータ転送装置の回路図を示している。図示の
ように、本例のデータ転送装置は、出力変換回路、デー
タバスおよび入力変換回路の三つの部分により構成され
ている。

【００３２】出力変換回路は、符号化回路１００＿０，
１００＿１，１００＿２および１００＿３により構成さ
れ、４ビットの入力信号ＩＮ０，ＩＮ１，ＩＮ２および
ＩＮ３を符号化して、信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ
２およびＯＵＴ３をデータバスに出力する。出力変換回
路の出力信号は、データバスにより転送され、入力変換
回路に入力される。入力変換回路は、復号回路２００＿
０，２００＿１，２００＿２および２００＿３により構
成され、入力信号ＩＮ００，ＩＮ０１，ＩＮ０２および
ＩＮ０３を復号し、信号ＯＵＴ００，ＯＵＴ０１，ＯＵ
Ｔ０２およびＯＵＴ０３を出力する。なお、入力変換回
路の出力信号ＯＵＴ００，ＯＵＴ０１，ＯＵＴ０２およ
びＯＵＴ０３は、出力変換回路の入力信号ＩＮ０，ＩＮ
１，ＩＮ２およびＩＮ３と同じであり、ただし、入力信
号ＩＮ０，ＩＮ１，ＩＮ２およびＩＮ３に対して出力信
号ＯＵＴ００，ＯＵＴ０１，ＯＵＴ０２およびＯＵＴ０
３は、クロック信号ＣＬＫの一周期分遅れている。

【００３３】出力変換回路において、入力信号の偶数ビ
ット、即ち、信号ＩＮ０，ＩＮ２に対して、入力信号
“１”を“１１”と符号化し、入力信号“０”を“１
０”と符号化する。入力信号の奇数ビット、即ち、信号
ＩＮ１，ＩＮ３に対して、入力信号“１”を“００”と
符号化し、入力信号“０”を“０１”と符号化する。

【００３４】出力変換回路において、転送されてきた信
号の偶数ビット、即ち、信号ＩＮ００，ＩＮ０２に対し
て、信号“１１”を“１”と復号し、信号“１０”を
“０”と復号する。転送されたきた信号の奇数ビット、
即ち、信号ＩＮ０１，ＩＮ０２に対して、信号“００”
を“１”と復号し、信号“０１”を“０”と復号する。

【００３５】図６は、図５に示すデータ転送装置の動作
を示すタイミングチャートである。以下、図６を参照し
つつ、本実施形態のデータ転送装置の動作を説明する。
ここで、出力変換回路における一つの符号化回路、例え
ば、符号化回路１００＿１を例に、入力信号ＩＮ１がク
ロック信号ＣＬＫの４サイクルにおいて、それぞれデー
タ“１０１１”が入力された場合を例に符号化回路１０
０＿１およびそれに応じた入力変換回路にある復号回路
２００＿１の動作をそれぞれ示している。

【００３６】図示のように、入力信号ＩＮ１が“１”に
保持されているサイクルにおいて、符号化回路１００＿
１の出力信号ＯＵＴ１が“００”に符号化されている。
これに応じて、クロック信号ＣＬＫの一周期分遅れて、
復号回路２００＿１により、信号“１”が復号される。

【００３７】そして、次にサイクルにおいて、入力信号
ＩＮ０が“０”に保持され、符号化回路１００＿１によ
り出力信号ＯＵＴ１が“０１”と符号化される。これに
応じて、クロック信号ＣＬＫの一周期分遅れて、復号回
路２００＿１により、信号“０”が復号される。

【００３８】次のサイクルにおいて、入力信号ＩＮ０が
“１”に保持され、符号化回路１００＿１により出力信
号ＯＵＴ１が“００”と符号化される。これに応じて、
クロック信号ＣＬＫの一周期分遅れて、復号回路２００
＿１により、信号“１”が復号される。さらにその次の
サイクルにおいて、入力信号ＩＮ０が“１”に保持され
ているので、その前の一サイクルと同様に、符号化回路
１００＿１および復号回路２００＿１が動作し、クロッ
ク信号ＣＬＫの一周期分遅れて、信号“１”が復号回路
２００＿１の出力端子に出力される。

【００３９】図７は、本発明のデータ転送装置と従来の
データ転送装置によるデータ転送時の消費電流を比較す
るための図である。ここで、転送データは、図示のよう
に６ビットからなり、従来のデータ転送装置では、ＮＲ
Ｚ（Non-return-to-zero）波形を用いたものとする。

【００４０】図示のように、従来のデータ転送装置にお
いて、転送データに変化するビットが多くなる場合に、
消費電流に大幅な変動が生じ、これが原因に、電源電圧
Ｖ_DDおよび接地電位ＧＮＤレベルが不安定になり、電源
または接地電位側にノイズが発生する。例えば、転送デ
ータが“００１１１１”から“０１００００”へ変化す
る場合、６ビットの内５ビットに変化が生じるので、デ
ータ転送装置において消費電力が大幅に変化し、これに
よってノイズが発生する。さらに、転送データが“０１
１１１１”から“１０００００”へ変化する場合、６ビ
ットがすべて変化するので、同様にデータ転送装置にお
いて消費電力が大幅に変化し、これによってノイズが発
生する。

【００４１】これに対して、本発明のデータ転送装置を
用いた場合に、出力側では転送データを符号化し、入力
側では受け取ったデータを復号し、元のデータを再現す
るため、データ転送装置における消費電流の大幅が変化
が回避される。例えば、上述した何れの場合においても
消費電流がわずかしか変化せず、このため本発明のデー
タ転送装置において、転送データのビットの変化により
生じたノイズが大幅に低減できる。

【００４２】以上説明したように、本実施形態によれ
ば、入力信号ＩＮ０，ＩＮ１，ＩＮ２およびＩＮ３を符
号化回路１００＿０，１００＿１，１００＿２および１
００＿３により、各ビットをそれぞれ２ビットのデータ
に変換し、転送経路であるデータバスに出力する。デー
タバスを通して転送されてきたデータを復号回路２００
＿０，２００＿１，２００＿２および２００＿３によ
り、元のデータに復元するので、データ転送装置におい
て転送データのビット変化により電源電圧Ｖ_DDおよび接
地電位ＧＮＤに生じたノイズを低減でき、簡単な回路を
付加するのみでノイズの低減を実現できる。

【００４３】なお、以上の説明において、符号化回路お
よび復号回路のそれぞれの回路例を示したが、本発明
は、これらの回路構成に限定されるものではなく、同じ
データ変換機能を実現できる他の回路を用いることも可
能である。また、本発明のデータ転送装置はＬＳＩにお
いてＤＲＡＭと演算回路間またはＤＲＡＭとＣＰＵ間の
データ転送に用途を限定されることなく、例えば、メモ
リ内部におけるデータ転送など他の種々の用途にも適用
できることはいうまでもない。

【００４４】

【発明の効果】以上説明したように、本発明のデータ転
送装置およびそのデータ転送方法によれば、転送データ
のビット変化により発生したノイズを大幅に抑制できる
利点がある。さらに、本発明では、従来のデータ転送装
置に対して、データ出力側とデータ入力側において、そ
れぞれ符号化回路と復号回路を追加するのみで実現で
き、回路変更を最小限に抑えながら、ノイズの発生を抑
制できる。

【図面の簡単な説明】

【図１】本発明に係るデータ転送装置の転送方法を示す
概念図である。

【図２】符号化回路の一構成例を示す回路図である。

【図３】符号化回路および復号回路のタイミングチャー
トである。

【図４】復号回路の一構成例を示す回路図である。

【図５】データ転送装置の一例を示す回路図である。

【図６】図５に示すデータ転送装置のタイミングチャー
トである。

【図７】本発明と従来のデータ転送装置の消費電流を比
較するための図である。

【図８】一般的なＤＲＡＭの構成を示すブロック図であ
る。

【図９】ＤＲＡＭにおける入出力バッファの構成を示す
回路図である。

【符号の説明】１０…入力判定回路、２０，３０…コード設定回路、４
０…反転判定回路、１００，１００＿０，，１００＿
１，１００＿２，１００＿３…符号化回路、２００，２
００＿０，２００＿１，２００＿２，２００＿３…復号
回路、Ｖ_DD…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】所定の機能回路の出力データを他の機能回
路に転送するデータ転送装置であって、上記出力データの各ビットを少なくとも２ビット以上の
データに変換して、変換結果を転送データとして出力す
る出力変換手段と、上記出力変換手段からの転送データを受けて、それを元
の出力データに変換する入力変換手段とを有するデータ
転送装置。
【請求項２】上記出力変換手段は、上記機能回路の出力
データに応じて、所定の符号を出力する符号化回路によ
り構成されている請求項１記載のデータ転送装置。
【請求項３】上記入力変換手段は、上記変換手段からの
転送データを元のデータに復元する復号回路により構成
されている請求項１記載のデータ転送装置。
【請求項４】上記機能回路は、記憶装置である請求項１
記載のデータ転送装置。
【請求項５】上記出力変換手段からの転送データはデー
タバスを介して、上記入力変換手段に転送される請求項
１記載のデータ転送装置。
【請求項６】所定の機能回路の出力データを他の機能回
路に転送するデータ転送方法であって、上記出力データの各ビットを少なくとも２ビット以上デ
ータに変換して、変換結果を転送データとして出力する
出力変換動作と、上記転送データを受けて、それを元の出力データに変換
する入力変換動作とを有するデータ転送方法。