JPH1167724A - 多結晶シリコン膜の選択エッチング方法およびそれを用いた半導体装置の製造方法 - Google Patents

多結晶シリコン膜の選択エッチング方法およびそれを用いた半導体装置の製造方法

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JPH1167724A
JPH1167724A JP21430497A JP21430497A JPH1167724A JP H1167724 A JPH1167724 A JP H1167724A JP 21430497 A JP21430497 A JP 21430497A JP 21430497 A JP21430497 A JP 21430497A JP H1167724 A JPH1167724 A JP H1167724A
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JP
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film
polycrystalline silicon
silicon oxide
etching
silicon film
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JP21430497A
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English (en)
Inventor
Tadashi Umezawa
唯史 梅澤
Takafumi Tokunaga
尚文 徳永
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ゲート絶縁膜などの酸化シリコン膜に対する
選択比を向上できるゲート電極などの多結晶シリコン膜
の選択エッチング方法およびそれを用いた半導体装置の
製造方法を提供する。 【解決手段】 多結晶シリコン膜の選択エッチング方法
として、酸化シリコン膜の上の多結晶シリコン膜の上に
エッチング用マスクを形成した後、マイクロ波プラズマ
エッチング装置を用いて、ＲＦバイアスを３０Ｗ以下に
して、イオン入射エネルギーを低下すると共にプロセス
ガスとしての塩素に添加する酸素の添加量を１０％以下
にするものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコン膜
の選択エッチング方法およびそれを用いた半導体装置の
製造方法に関し、特に、薄膜化されたゲート酸化シリコ
ン膜に対する選択比を向上できるゲート電極としての多
結晶シリコン膜の選択エッチング方法およびそれを用い
た半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
【０００３】すなわち、半導体集積回路装置の製造方法
において、例えばＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）におけるゲート電極
などの配線層に、多結晶シリコン膜が使用されているも
のがある。
【０００４】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。
【０００５】
【発明が解決しようとする課題】ところが、薄膜化され
たゲート酸化シリコン膜の上に、多結晶シリコン膜から
なるゲート電極のパターンを形成する際の選択エッチン
グ法として、プロセスガスの塩素（Ｃｌ2 ）に酸素（Ｏ
2 ）を添加したガスを用いたマイクロ波プラズマエッチ
ング装置が使用されている場合があるが、ゲート酸化シ
リコン膜に対し選択性を確保することができないという
問題点が発生している。
【０００６】その理由を本発明者が検討した結果、イオ
ン入射エネルギーを低下すると選択性が上昇するが、イ
オン入射エネルギーが低下しすぎると急激に多結晶シリ
コン膜のエッチング速度が低減してしまうので、ゲート
酸化シリコン膜に対する多結晶シリコン膜のエッチング
における選択性が低下してしまうという問題点が発生し
ている。
【０００７】本発明の目的は、ゲート絶縁膜などの酸化
シリコン膜に対する選択比を向上できるゲート電極など
の多結晶シリコン膜の選択エッチング方法およびそれを
用いた半導体装置の製造方法を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の多結晶シリコン膜の選
択エッチング方法は、酸化シリコン膜の上の多結晶シリ
コン膜の上にエッチング用マスクを形成した後、マイク
ロ波プラズマエッチング装置を用いて、ＲＦバイアスを
３０Ｗ以下にして、イオン入射エネルギーを低下すると
共にプロセスガスとしての塩素に添加する酸素の添加量
を１０％以下にするものである。
【００１１】また、本発明の半導体装置の製造方法は、
前記の多結晶シリコン膜の選択エッチング方法を使用し
て、半導体基板などの基板の上に形成されている薄膜の
ゲート絶縁膜などの酸化シリコン膜の上のゲート電極な
どの多結晶シリコン膜のパターンを形成する工程を有す
るものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１３】（実施の形態１）本発明者は、マイクロ波
プラズマエッチング装置を用いて、多結晶シリコン膜の
エッチングと酸化シリコン膜のエッチングおよび酸化シ
リコン膜に対する多結晶シリコン膜のエッチングにおけ
る選択比を検討した。
【００１４】図１は、本発明者が検討した結果を示すグ
ラフ図であり、マイクロ波プラズマエッチング装置を用
いて、多結晶シリコン膜をエッチングしたときのエッチ
ング速度とＲＦ（Radio Frequency 高周波）バイアスと
の関係および酸化シリコン膜をエッチングしたときのエ
ッチング速度とＲＦバイアスとの関係を示すグラフ図で
ある。
【００１５】図２は、本発明者が検討した結果を示すグ
ラフ図であり、マイクロ波プラズマエッチング装置を用
いて、多結晶シリコン膜と酸化シリコン膜とをエッチン
グしたときの酸化シリコン膜に対する多結晶シリコン膜
のエッチングにおける選択比とＲＦバイアスとの関係を
示すグラフ図である。
【００１６】この場合、マイクロ波プラズマエッチング
装置におけるプロセスガスの塩素に酸素を添加してお
り、酸素の添加量を０％、6.３％、１０％としている。
なお、従来の技術において、酸素の添加量は１０％以上
であり、ＲＦバイアスは３０Ｗ以上である。
【００１７】また、マイクロ波プラズマエッチング装置
は、従来の装置を使用している。すなわち、マグネトロ
ンから発生したマイクロ波は、導波管を通じて石英ベル
ジャ内に導入される。マイクロ波の電場と、それに対し
て垂直方面に形成された磁場との相乗作用で、プラズマ
中の電子にサイクロトロン運動を生じさせることによ
り、低圧力下でも高密度で均一なプラズマを安定して得
ることができる。
【００１８】また、エッチングされる多結晶シリコン膜
や酸化シリコン膜が形成されている半導体基板からなる
ウエハをセットしている試料台には、高周波電源を使用
してＲＦバイアスが印加されており、そのＲＦバイアス
（高周波電力であり、その値の単位はワットＷである）
を調整することにより、、ウエハに入射するイオンエネ
ルギーをプラズマ生成と独立に制御することができる。
また、ＲＦバイアスを低下（または高化）することによ
り、、ウエハに入射するイオンエネルギー（イオン入射
エネルギー）を低下（または高化）することができる。
【００１９】図１に示すように、多結晶シリコン膜のエ
ッチング速度は、ＲＦバイアスが低下すると、低下する
が、酸素の添加量を低下するとエッチング速度を高める
ことができる。また、多結晶シリコン膜のエッチング速
度の急峻に立ち下がる領域は、酸素の添加量の低下にと
もない低いＲＦバイアス側にシフトすることができる。
さらに、酸素の添加量を０％とすることにより、多結晶
シリコン膜のエッチング速度の急峻な立ち下がりをなく
すことができる。
【００２０】図２に示すように、ＲＦバイアスが１５Ｗ
以下では、酸素の添加量を6.３％とすることにより、酸
素の添加量が１０％である場合に比較して、選択比を高
くすることができる。また、ＲＦバイアスが１０Ｗ以下
では、酸素の添加量を０％とすることにより、酸素の添
加量が１０％である場合に比較して、選択比を高くする
ことができる。また、ＲＦバイアスが５Ｗ以下では、酸
素の添加量を０％とすることにより、酸素の添加量が１
０％および6.３％である場合に比較して、選択比を高く
することができ、選択比を最大の高さにすることができ
る。
【００２１】本実施の形態の多結晶シリコン膜の選択エ
ッチング方法は、酸化シリコン膜の上の多結晶シリコン
膜の上にレジスト膜などのエッチング用マスクを形成し
た後、マイクロ波プラズマエッチング装置を用いて、Ｒ
Ｆバイアスを３０Ｗ以下にして、イオン入射エネルギー
を低下すると共にプロセスガスとしての塩素に添加する
酸素の添加量を１０％以下にするものである。
【００２２】また、本実施の形態の多結晶シリコン膜の
選択エッチング方法は、酸化シリコン膜の上の多結晶シ
リコン膜の上にレジスト膜などのエッチング用マスクを
形成した後、マイクロ波プラズマエッチング装置を用い
て、ＲＦバイアスを１５Ｗ以下にして、イオン入射エネ
ルギーを低下すると共にプロセスガスとしての塩素に添
加する酸素の添加量を１０％以下にして、酸化シリコン
膜に対する多結晶シリコン膜のエッチングの選択比を１
５０以上とするものである。
【００２３】また、本実施の形態の多結晶シリコン膜の
選択エッチング方法は、酸化シリコン膜の上の多結晶シ
リコン膜の上にレジスト膜などのエッチング用マスクを
形成した後、マイクロ波プラズマエッチング装置を用い
て、ＲＦバイアスを１０Ｗ以下にして、イオン入射エネ
ルギーを低下すると共にプロセスガスとしての塩素に添
加する酸素の添加量を6.３％以下にして、酸化シリコン
膜に対する多結晶シリコン膜のエッチングの選択比を２
００以上とするものである。
【００２４】前述した本実施の形態の多結晶シリコン膜
の選択エッチング方法によれば、酸化シリコン膜の上の
多結晶シリコン膜に対して、マイクロ波プラズマエッチ
ング装置を用いた選択エッチングを使用して、多結晶シ
リコン膜のパターンを形成する際に、酸化シリコン膜の
エッチングを極めて少なくすることができるので、酸化
シリコン膜の残膜量を確保した状態で多結晶シリコン膜
のパターンを形成することができる。
【００２５】したがって、ゲート絶縁膜としての酸化シ
リコン膜の上にゲート電極としての多結晶シリコン膜の
パターンを酸化シリコン膜の残膜量を確保した状態で形
成することができることにより、薄膜のゲート絶縁膜と
しての酸化シリコン膜であっても、微細加工ができると
共に高性能で高信頼度のＭＯＳＦＥＴおよびそのＭＯＳ
ＦＥＴを有する半導体集積回路装置などの半導体装置を
製造することができる。
【００２６】また、層間絶縁膜などの酸化シリコン膜の
上に配線層としての多結晶シリコン膜のパターンを酸化
シリコン膜の残膜量を確保した状態で形成することがで
きることにより、薄膜の層間絶縁膜としての酸化シリコ
ン膜であっても、微細加工ができると共に高性能で高信
頼度の配線層およびその配線層を有する半導体集積回路
装置などの半導体装置を製造することができる。
【００２７】（実施の形態２）図３〜図１０は、本発明
の実施の形態２である半導体集積回路装置の製造工程を
示す概略断面図である。本実施の形態の半導体集積回路
装置の製造方法は、前述した実施の形態１の多結晶シリ
コン膜の選択エッチング方法を使用しているものであ
る。同図を用いて、本実施の形態の半導体集積回路装置
の製造方法を具体的に説明する。
【００２８】まず、図３に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
その半導体基板１にｐ型のウエル２とｎ型のウエル３を
形成した後、半導体基板１の表面の選択的な領域を熱酸
化してＬＯＣＯＳ（Local Oxidation of Silicon）構造
の酸化シリコン膜からなる素子分離用のフィールド絶縁
膜４を形成する。
【００２９】次に、半導体基板１の表面を熱酸化して３
nm以下の膜厚の薄膜の酸化シリコン膜（ゲート絶縁膜）
５を形成し、この酸化シリコン膜５の上に、ＣＶＤ（Ch
emical Vapor Deposition ）法を使用して、１５０nm程
度の膜厚の多結晶シリコン膜６を堆積する。この場合、
多結晶シリコン膜６は、ゲート電極となるものである。
【００３０】次に、半導体基板１の上に、ＣＶＤ法を使
用して、１００nm程度の酸化シリコン膜７を形成した
後、酸化シリコン膜７の上に、レジスト膜８を塗布した
後、リソグラフィ技術を使用して、レジスト膜８のパタ
ーン化を行う。この場合、酸化シリコン膜７は、ゲート
電極としての多結晶シリコン膜６の表面を保護する絶縁
膜であり、酸化シリコン膜７以外に窒化シリコン膜など
の絶縁膜を使用することができる。
【００３１】次に、パターン化されたレジスト膜８をエ
ッチング用マスクとして用いて、ドライエッチングなど
の選択エッチング技術を使用して、酸化シリコン膜８の
パターン化を行う。
【００３２】その後、レジスト膜８をエッチング用マス
クとして用いて、前述した実施の形態１の多結晶シリコ
ン膜の選択エッチング方法を使用して、多結晶シリコン
膜６をエッチングして、多結晶シリコン膜６にゲート電
極としてのパターンを形成する（図４）。
【００３３】この場合、前述した実施の形態１の多結晶
シリコン膜の選択エッチング方法を使用して、多結晶シ
リコン膜６をエッチングしていることにより、酸化シリ
コン膜５に対する多結晶シリコン膜６のエッチングの選
択比が高くしかも多結晶シリコン膜６のエッチング速度
を高くすることができるので、３nm以下の薄膜のゲート
絶縁膜としての酸化シリコン膜５のエッチングを防止す
ることができる。したがって、多結晶シリコン膜６のみ
を選択エッチングすることができることにより、３nm以
下の薄膜のゲート絶縁膜としての酸化シリコン膜５であ
っても、３nm以下の薄膜のゲート絶縁膜としての酸化シ
リコン膜５の膜厚を確保することができるので、微細加
工化ができ、高性能で高信頼度のＭＯＳＦＥＴを有する
半導体集積回路装置を製造することができる。
【００３４】次に、半導体基板１の上に、ＣＶＤ法を使
用して、酸化シリコン膜を堆積した後、リソグラフィ技
術と選択エッチング技術とを使用して、不要な領域の酸
化シリコン膜を取り除いて、ゲート電極としての多結晶
シリコン膜６の側壁に、酸化シリコン膜からなる側壁絶
縁膜（サイドウォールスペーサ）９を形成する。
【００３５】その後、半導体基板１の上のｐ型のウエル
２に、例えばリンなどのｎ型の不純物をイオン注入して
ソースおよびドレインとなるｎ型の半導体領域１０を形
成する。また、半導体基板１の上のｎ型のウエル３に、
例えばホウ素などのｐ型の不純物をイオン注入してソー
スおよびドレインとなるｐ型の半導体領域１１を形成す
る（図５）。
【００３６】次に、ソースおよびドレインとなるｎ型の
半導体領域１０およびｐ型の半導体領域１１の上におけ
る表面が露出しているゲート絶縁膜としての酸化シリコ
ン膜５を必要に応じて取り除いた後、半導体基板１の上
に酸化シリコン膜（絶縁膜）１２を形成した後、リソグ
ラフィ技術および選択エッチング技術を用いて、酸化シ
リコン膜１２の選択的な領域にコンタクトホール（スル
ーホール）１３を形成する（図６）。
【００３７】この場合、酸化シリコン膜１２は、例えば
酸化シリコン膜をＣＶＤ法により形成した後、表面研磨
を行いその表面を平坦化処理することにより、平坦化さ
れた酸化シリコン膜１２を形成する。平坦化処理は、酸
化シリコン膜１２の表面を例えばエッチバック法または
ＣＭＰ（Chemical Mechanical Polishing 、化学機械研
磨）法により平坦にする態様を採用することができる。
【００３８】次に、コンタクトホール１３に、例えば導
電性の多結晶シリコン膜またはタングステンなどの導電
性材料を埋め込んで、コンタクトホール１３にプラグ
（plug）１４を形成する。
【００３９】その後、半導体基板１の上に、ＣＶＤ法を
使用して、配線層としての導電性の多結晶シリコン膜１
５を堆積した後、多結晶シリコン膜１５の上に、レジス
ト膜１６を塗布した後、リソグラフィ技術を使用して、
レジスト膜１６のパターン化を行う（図７）。
【００４０】この場合、配線層としての多結晶シリコン
膜１５の他の態様として、導電性の多結晶シリコン膜と
その上のタングステンシリサイド膜、窒化タングステン
膜、タングステン膜などの導電膜とからなる積層構造の
配線層を採用することができる。
【００４１】次に、レジスト膜１６をエッチング用マス
クとして用いて、前述した実施の形態１の多結晶シリコ
ン膜の選択エッチング方法を使用して、多結晶シリコン
膜１５をエッチングして、多結晶シリコン膜１５に配線
層としてのパターンを形成する（図８）。
【００４２】この場合、前述した実施の形態１の多結晶
シリコン膜の選択エッチング方法を使用して、多結晶シ
リコン膜１５をエッチングしていることにより、酸化シ
リコン膜１２に対する多結晶シリコン膜１５のエッチン
グの選択比が高くしかも多結晶シリコン膜１５のエッチ
ング速度を高くすることができるので、薄膜の絶縁膜と
しての酸化シリコン膜１２のエッチングを防止すること
ができる。したがって、多結晶シリコン膜１５のみを選
択エッチングすることができることにより、薄膜の絶縁
膜としての酸化シリコン膜１２であっても、配線構造に
おける絶縁膜としての酸化シリコン膜１２の膜厚を確保
することができるので、微細加工化ができ、高性能で高
信頼度のＭＯＳＦＥＴを有する半導体集積回路装置を製
造することができる。
【００４３】次に、半導体基板１の上に、酸化シリコン
膜などからなる層間絶縁膜としての絶縁膜１７を形成し
た後、リソグラフィ技術および選択エッチング技術を用
いて、絶縁膜１７の選択的な領域にコンタクトホール
（スルーホール）を形成する。
【００４４】この場合、層間絶縁膜としての絶縁膜１７
は、例えば酸化シリコン膜をＣＶＤ法により形成した
後、表面研磨を行いその表面を平坦化処理することによ
り、平坦化された絶縁膜１７を形成する。平坦化処理
は、絶縁膜１７の表面を例えばエッチバック法またはＣ
ＭＰ法により平坦にする態様を採用することができる。
【００４５】また、絶縁膜１７は、例えばリンを含んで
いる酸化シリコン膜であるＰＳＧ（Phospho Silicate G
lass）膜またはホウ素およびリンを含んでいる酸化シリ
コン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)
膜あるいは回転塗布法により形成できるＳＯＧ（Spin O
n Glass)膜などの酸化シリコンを有する絶縁膜を適用す
ることができる。
【００４６】その後、半導体基板１の上に、ＣＶＤ法を
使用して、配線層としての導電性の多結晶シリコン膜１
８を堆積した後、多結晶シリコン膜１８の上に、レジス
ト膜１９を塗布した後、リソグラフィ技術を使用して、
レジスト膜１９のパターン化を行う（図９）。
【００４７】この場合、配線層としての多結晶シリコン
膜１８は、コンタクトホールに埋め込まれていることに
より、表面研磨を行いその表面を平坦化処理することに
より、平坦化された多結晶シリコン膜１８とする。平坦
化処理は、多結晶シリコン膜１８の表面を例えばエッチ
バック法またはＣＭＰ法により平坦にする態様を採用す
ることができる。
【００４８】また、配線層としての多結晶シリコン膜１
８の他の態様として、導電性の多結晶シリコン膜とその
上のタングステンシリサイド膜、窒化タングステン膜、
タングステン膜などの導電膜とからなる積層構造の配線
層を採用することができる。
【００４９】次に、レジスト膜１９をエッチング用マス
クとして用いて、前述した実施の形態１の多結晶シリコ
ン膜の選択エッチング方法を使用して、多結晶シリコン
膜１８をエッチングして、多結晶シリコン膜１８に配線
層としてのパターンを形成する（図１０）。
【００５０】この場合、前述した実施の形態１の多結晶
シリコン膜の選択エッチング方法を使用して、多結晶シ
リコン膜１８をエッチングしていることにより、酸化シ
リコン膜などの絶縁膜１７に対する多結晶シリコン膜１
８のエッチングの選択比が高くしかも多結晶シリコン膜
１８のエッチング速度を高くすることができるので、薄
膜の酸化シリコン膜などの絶縁膜１７のエッチングを防
止することができる。したがって、多結晶シリコン膜１
８のみを選択エッチングすることができることにより、
薄膜の酸化シリコン膜などの絶縁膜１７であっても、配
線構造における層間絶縁膜としての絶縁膜１７の膜厚を
確保することができるので、微細加工化ができ、高性能
で高信頼度のＭＯＳＦＥＴを有する半導体集積回路装置
を製造することができる。
【００５１】その後、設計仕様に応じて、前述した層間
絶縁膜と配線層との製造工程を繰り返し行って、多層配
線層を形成した後、パシベーション膜を形成することに
より、半導体集積回路装置の製造工程を終了する。
【００５２】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、前述した実施の形態１の多結晶
シリコン膜の選択エッチング方法を使用して、多結晶シ
リコン膜６をエッチングして、多結晶シリコン膜６にゲ
ート電極としてのパターンを形成している。
【００５３】その結果、前述した実施の形態１の多結晶
シリコン膜の選択エッチング方法を使用して、多結晶シ
リコン膜６をエッチングしていることにより、酸化シリ
コン膜５に対する多結晶シリコン膜６のエッチングの選
択比が高くしかも多結晶シリコン膜６のエッチング速度
を高くすることができるので、３nm以下の薄膜のゲート
絶縁膜としての酸化シリコン膜５のエッチングを防止す
ることができる。したがって、多結晶シリコン膜６のみ
を選択エッチングすることができることにより、３nm以
下の薄膜のゲート絶縁膜としての酸化シリコン膜５であ
っても、３nm以下の薄膜のゲート絶縁膜としての酸化シ
リコン膜５の膜厚を確保することができるので、微細加
工化ができ、高性能で高信頼度のＭＯＳＦＥＴを有する
半導体集積回路装置を製造することができる。
【００５４】本実施の形態の半導体集積回路装置の製造
方法によれば、前述した実施の形態１の多結晶シリコン
膜の選択エッチング方法を使用して、多結晶シリコン膜
１５をエッチングして、多結晶シリコン膜１５に配線層
としてのパターンを形成している。
【００５５】その結果、前述した実施の形態１の多結晶
シリコン膜の選択エッチング方法を使用して、多結晶シ
リコン膜１５をエッチングしていることにより、酸化シ
リコン膜１２に対する多結晶シリコン膜１５のエッチン
グの選択比が高くしかも多結晶シリコン膜１５のエッチ
ング速度を高くすることができるので、薄膜の絶縁膜と
しての酸化シリコン膜１２のエッチングを防止すること
ができる。したがって、多結晶シリコン膜１５のみを選
択エッチングすることができることにより、薄膜の絶縁
膜としての酸化シリコン膜１２であっても、配線構造に
おける絶縁膜としての酸化シリコン膜１２の膜厚を確保
することができるので、微細加工化ができ、高性能で高
信頼度のＭＯＳＦＥＴを有する半導体集積回路装置を製
造することができる。
【００５６】本実施の形態の半導体集積回路装置の製造
方法によれば、前述した実施の形態１の多結晶シリコン
膜の選択エッチング方法を使用して、多結晶シリコン膜
１８をエッチングして、多結晶シリコン膜１８に配線層
としてのパターンを形成している。
【００５７】その結果、前述した実施の形態１の多結晶
シリコン膜の選択エッチング方法を使用して、多結晶シ
リコン膜１８をエッチングしていることにより、酸化シ
リコン膜などの絶縁膜１７に対する多結晶シリコン膜１
８のエッチングの選択比が高くしかも多結晶シリコン膜
１８のエッチング速度を高くすることができるので、薄
膜の酸化シリコン膜などの絶縁膜１７のエッチングを防
止することができる。したがって、多結晶シリコン膜１
８のみを選択エッチングすることができることにより、
薄膜の酸化シリコン膜などの絶縁膜１７であっても、配
線構造における層間絶縁膜としての絶縁膜１７の膜厚を
確保することができるので、微細加工化ができ、高性能
で高信頼度のＭＯＳＦＥＴを有する半導体集積回路装置
を製造することができる。
【００５８】本実施の形態の半導体集積回路装置の製造
方法によれば、タングステン膜を備えている配線層のパ
ターン化の選択エッチングの際に、そのタングステン膜
の下部に配置されている酸化シリコン膜のエッチングを
極めて少なくすることができることにより、微細加工化
ができる配線層を製造することができるので、ＣＭＯＳ
ＦＥＴなどを有する半導体集積回路装置の高集積化およ
び高性能化ができる。
【００５９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６０】例えば、本発明は、半導体素子を形成して
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
などの種々の基板に変更することができる。
【００６１】また、本発明は、ＣＭＯＳＦＥＴ以外に、
ＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とす
る半導体集積回路装置などの半導体装置の製造方法に適
用できる。
【００６２】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ
（Static Random Access Memory ）などのメモリ系また
はロジック系などの種々の半導体集積回路装置などの半
導体装置の製造方法に適用できる。
【００６３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６４】（１）．本発明の多結晶シリコン膜の選択
エッチング方法によれば、酸化シリコン膜の上の多結晶
シリコン膜に対して、マイクロ波プラズマエッチング装
置を用いた選択エッチングを使用して、多結晶シリコン
膜のパターンを形成する際に、酸化シリコン膜のエッチ
ングを極めて少なくすることができるので、酸化シリコ
ン膜の残膜量を確保した状態で多結晶シリコン膜のパタ
ーンを形成することができる。
【００６５】したがって、ゲート絶縁膜としての酸化シ
リコン膜の上にゲート電極としての多結晶シリコン膜の
パターンを酸化シリコン膜の残膜量を確保した状態で形
成することができることにより、薄膜のゲート絶縁膜と
しての酸化シリコン膜であっても、微細加工ができると
共に高性能で高信頼度のＭＯＳＦＥＴおよびそのＭＯＳ
ＦＥＴを有する半導体集積回路装置などの半導体装置を
製造することができる。
【００６６】また、層間絶縁膜などの酸化シリコン膜の
上に配線層としての多結晶シリコン膜のパターンを酸化
シリコン膜の残膜量を確保した状態で形成することがで
きることにより、薄膜の層間絶縁膜としての酸化シリコ
ン膜であっても、微細加工ができると共に高性能で高信
頼度の配線層およびその配線層を有する半導体集積回路
装置などの半導体装置を製造することができる。
【００６７】（２）．本発明の半導体集積回路装置の製
造方法によれば、前記の多結晶シリコン膜の選択エッチ
ング方法を使用して、多結晶シリコン膜をエッチングし
て、多結晶シリコン膜にゲート電極としてのパターンを
形成している。
【００６８】その結果、前記の多結晶シリコン膜の選択
エッチング方法を使用して、多結晶シリコン膜をエッチ
ングしていることにより、酸化シリコン膜に対する多結
晶シリコン膜のエッチングの選択比が高くしかも多結晶
シリコン膜のエッチング速度を高くすることができるの
で、３nm以下の薄膜のゲート絶縁膜としての酸化シリコ
ン膜のエッチングを防止することができる。したがっ
て、多結晶シリコン膜のみを選択エッチングすることが
できることにより、３nm以下の薄膜のゲート絶縁膜とし
ての酸化シリコン膜であっても、３nm以下の薄膜のゲー
ト絶縁膜としての酸化シリコン膜の膜厚を確保すること
ができるので、微細加工化ができ、高性能で高信頼度の
ＭＯＳＦＥＴを有する半導体集積回路装置を製造するこ
とができる。
【００６９】（３）．本発明の半導体集積回路装置の製
造方法によれば、タングステン膜を備えている配線層の
パターン化の選択エッチングの際に、そのタングステン
膜の下部に配置されている酸化シリコン膜のエッチング
を極めて少なくすることができることにより、微細加工
化ができる配線層を製造することができるので、ＣＭＯ
ＳＦＥＴなどを有する半導体集積回路装置の高集積化お
よび高性能化ができる。
【図面の簡単な説明】
【図１】本発明者が検討した多結晶シリコン膜および酸
化シリコン膜をエッチングしたときのエッチング速度と
ＲＦバイアスとの関係を示すグラフ図である。
【図２】本発明者が検討した酸化シリコン膜に対する多
結晶シリコン膜のエッチングにおける選択比とＲＦバイ
アスとの関係を示すグラフ図である。
【図３】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。
【図４】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。
【図５】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。
【図６】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。
【図７】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。
【図８】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。
【図９】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。
【図１０】本発明の実施の形態２である半導体集積回路
装置の製造工程を示す概略断面図である。
【符号の説明】
１ 半導体基板（基板） ２ ウエル ３ ウエル ４ フィールド絶縁膜 ５ 酸化シリコン膜（ゲート絶縁膜） ６ 多結晶シリコン膜（ゲート電極） ７ 酸化シリコン膜 ８ レジスト膜（エッチング用マスク） ９ 側壁絶縁膜 １０ 半導体領域 １１ 半導体領域 １２ 酸化シリコン膜（絶縁膜） １３ コンタクトホール １４ プラグ １５ 多結晶シリコン膜（配線層） １６ レジスト膜（エッチング用マスク） １７ 絶縁膜 １８ 多結晶シリコン膜（配線層） １９ レジスト膜（エッチング用マスク）

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 酸化シリコン膜の上の多結晶シリコン膜
    の上にエッチング用マスクを形成した後、マイクロ波プ
    ラズマエッチング装置を用いて、ＲＦバイアスを３０Ｗ
    以下にして、イオン入射エネルギーを低下すると共にプ
    ロセスガスとしての塩素に添加する酸素の添加量を１０
    ％以下にすることを特徴とする多結晶シリコン膜の選択
    エッチング方法。
  2. 【請求項２】 請求項１記載の多結晶シリコン膜の選択
    エッチング方法であって、ＲＦバイアスを１５Ｗ以下に
    して、イオン入射エネルギーを低下すると共にプロセス
    ガスとしての塩素に添加する酸素の添加量を１０％以下
    にして、酸化シリコン膜に対する多結晶シリコン膜のエ
    ッチングの選択比を１５０以上とすることを特徴とする
    多結晶シリコン膜の選択エッチング方法。
  3. 【請求項３】 請求項１記載の多結晶シリコン膜の選択
    エッチング方法であって、ＲＦバイアスを１０Ｗ以下に
    して、イオン入射エネルギーを低下すると共にプロセス
    ガスとしての塩素に添加する酸素の添加量を6.３％以下
    にして、酸化シリコン膜に対する多結晶シリコン膜のエ
    ッチングの選択比を２００以上とすることを特徴とする
    多結晶シリコン膜の選択エッチング方法。
  4. 【請求項４】 請求項１〜３のいずれか１項に記載の多
    結晶シリコン膜の選択エッチング方法を使用して、基板
    の上に形成されている酸化シリコン膜の上の多結晶シリ
    コン膜のパターンを形成する工程を有することを特徴と
    する半導体装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体装置の製造方法で
    あって、前記酸化シリコン膜は、ＭＯＳＦＥＴのゲート
    絶縁膜であり、前記多結晶シリコン膜は、ＭＯＳＦＥＴ
    のゲート電極であることを特徴とする半導体装置の製造
    方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法で
    あって、前記酸化シリコン膜の膜厚は、３nm以下である
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項４記載の半導体装置の製造方法で
    あって、前記酸化シリコン膜は、配線層の下部の層間絶
    縁膜などの絶縁膜であり、前記多結晶シリコン膜は、前
    記絶縁膜の上に形成されている配線層であることを特徴
    とする半導体装置の製造方法。
JP21430497A 1997-08-08 1997-08-08 多結晶シリコン膜の選択エッチング方法およびそれを用いた半導体装置の製造方法 Pending JPH1167724A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020050514A (ko) * 2000-12-21 2002-06-27 박종섭 반도체 소자의 플러그 형성방법

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