JPH1165727A - バス切り換え装置およびそれを用いたコンピュータ - Google Patents
バス切り換え装置およびそれを用いたコンピュータInfo
- Publication number
- JPH1165727A JPH1165727A JP9221388A JP22138897A JPH1165727A JP H1165727 A JPH1165727 A JP H1165727A JP 9221388 A JP9221388 A JP 9221388A JP 22138897 A JP22138897 A JP 22138897A JP H1165727 A JPH1165727 A JP H1165727A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- slot
- pci
- buses
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 Ｉ／Ｏスロットの接続を簡単に短時間で任意
のＩ／Ｏバスに変更してＩ／Ｏバスの負荷分担を均一化
し、スループットを大幅に向上する。 【解決手段】 コンピュータ１のＰＣＩバスＢ２にはＰ
ＣＩスロットＳＬ１〜ＳＬ３が接続され、ＰＣＩバスＢ
３はＰＣＩスロットＳＬ５〜ＳＬ７が接続されている。
ＰＣＩスロットＳＬ４は、スイッチＳＷ１，ＳＷ２を介
してＰＣＩバスＢ２またはＰＣＩバスＢ３のいずれかと
接続されている。スイッチＳＷ１，ＳＷ２は、各々のス
イッチＳＷ１，ＳＷ２のＯＮ、ＯＦＦ制御を行う信号生
成部７が設けられ、この信号生成部７のスイッチＳ１を
導通状態または非導通状態に設定することにより、ＰＣ
ＩスロットＳＬ４をＰＣＩバスＢ２，Ｂ３のいずれかと
接続する。
のＩ／Ｏバスに変更してＩ／Ｏバスの負荷分担を均一化
し、スループットを大幅に向上する。 【解決手段】 コンピュータ１のＰＣＩバスＢ２にはＰ
ＣＩスロットＳＬ１〜ＳＬ３が接続され、ＰＣＩバスＢ
３はＰＣＩスロットＳＬ５〜ＳＬ７が接続されている。
ＰＣＩスロットＳＬ４は、スイッチＳＷ１，ＳＷ２を介
してＰＣＩバスＢ２またはＰＣＩバスＢ３のいずれかと
接続されている。スイッチＳＷ１，ＳＷ２は、各々のス
イッチＳＷ１，ＳＷ２のＯＮ、ＯＦＦ制御を行う信号生
成部７が設けられ、この信号生成部７のスイッチＳ１を
導通状態または非導通状態に設定することにより、ＰＣ
ＩスロットＳＬ４をＰＣＩバスＢ２，Ｂ３のいずれかと
接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、バス切り換え装置
およびそれを用いたコンピュータに関し、特に、Ｉ／Ｏ
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）スロットに用いられるＰ
ＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ）バスの接続制御に適用して有
効な技術に関するものである。
およびそれを用いたコンピュータに関し、特に、Ｉ／Ｏ
（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）スロットに用いられるＰ
ＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔ）バスの接続制御に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、ワ
ークステーションやサーバなどのコンピュータシステム
では、高速化に対応するために２系統のＰＣＩバスを採
用することによってＩ／Ｏバスの負荷分散をはかり、シ
ステム全体の性能を向上させている。
ークステーションやサーバなどのコンピュータシステム
では、高速化に対応するために２系統のＰＣＩバスを採
用することによってＩ／Ｏバスの負荷分散をはかり、シ
ステム全体の性能を向上させている。
【０００３】なお、この種のコンピュータシステムのロ
ーカルバスについて詳しく述べてある例としては、１９
９４年６月２１日、日経ＢＰ社発行、日経バイト
（編）、「日経バイト別冊 最新パソコン技術体系」Ｐ
７０，Ｐ７１があり、この文献には、ＰＣＩバスの特徴
などが記載されている。
ーカルバスについて詳しく述べてある例としては、１９
９４年６月２１日、日経ＢＰ社発行、日経バイト
（編）、「日経バイト別冊 最新パソコン技術体系」Ｐ
７０，Ｐ７１があり、この文献には、ＰＣＩバスの特徴
などが記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な２系統のＰＣＩバスによる負荷分散では、次のような
問題点があることを本発明者は見い出した。
な２系統のＰＣＩバスによる負荷分散では、次のような
問題点があることを本発明者は見い出した。
【０００５】すなわち、Ｉ／Ｏ装置の各々を２系統ＰＣ
Ｉバスのいずれかに固定的に接続した場合、実際の使用
時に接続したＩ／Ｏ装置の使用頻度や時間などにより、
２系統の内のいずれかのＰＣＩバスに負荷が偏ってしま
い、充分にコンピュータシステムの性能が発揮できない
という問題がある。
Ｉバスのいずれかに固定的に接続した場合、実際の使用
時に接続したＩ／Ｏ装置の使用頻度や時間などにより、
２系統の内のいずれかのＰＣＩバスに負荷が偏ってしま
い、充分にコンピュータシステムの性能が発揮できない
という問題がある。
【０００６】また、２系統のＰＣＩバスが均等に使用さ
れるように実際の使用の状況に応じて各ＰＣＩバスに接
続されるＩ／Ｏスロットを組み替えることもできるが、
この場合、コンピュータシステムの筺体の分解やケーブ
ルの張り替えなどの作業が発生するので、作業者にハー
ドウェアの専門知識が必要であり、かつ作業効率や工数
が掛かってしまうという問題がある。さらに、作業時の
間違いなどによってコンピュータシステムが動作不能と
なったり部品の破壊などを引き起こしてしまう恐れもあ
る。
れるように実際の使用の状況に応じて各ＰＣＩバスに接
続されるＩ／Ｏスロットを組み替えることもできるが、
この場合、コンピュータシステムの筺体の分解やケーブ
ルの張り替えなどの作業が発生するので、作業者にハー
ドウェアの専門知識が必要であり、かつ作業効率や工数
が掛かってしまうという問題がある。さらに、作業時の
間違いなどによってコンピュータシステムが動作不能と
なったり部品の破壊などを引き起こしてしまう恐れもあ
る。
【０００７】本発明の目的は、Ｉ／Ｏスロットの接続を
実使用時の負荷変動などに応じて簡単に短時間で任意の
Ｉ／Ｏバスに変更することによりＩ／Ｏバスの負荷分担
を均一化し、スループットを大幅に向上することのでき
るバス切り換え装置およびそれを用いたコンピュータを
提供することにある。
実使用時の負荷変動などに応じて簡単に短時間で任意の
Ｉ／Ｏバスに変更することによりＩ／Ｏバスの負荷分担
を均一化し、スループットを大幅に向上することのでき
るバス切り換え装置およびそれを用いたコンピュータを
提供することにある。
【０００８】
【課題を解決するための手段】本発明のバス切り換え装
置は、Ｉ／Ｏスロットと複数のＩ／Ｏバスとの間にあっ
て、スイッチング信号に基づいてＩ／Ｏスロットと複数
のＩ／Ｏバスの各々との間を接続および切断のいずれか
の状態にするスイッチング部と、当該スイッチング部を
制御してＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか
１つと接続するとともに接続したＩ／Ｏバス以外のＩ／
ＯバスとＩ／Ｏスロットとの間を切断し、Ｉ／Ｏスロッ
トと複数のＩ／Ｏバスとの間の接続を切り換えるスイッ
チング制御部とを有するものである。
置は、Ｉ／Ｏスロットと複数のＩ／Ｏバスとの間にあっ
て、スイッチング信号に基づいてＩ／Ｏスロットと複数
のＩ／Ｏバスの各々との間を接続および切断のいずれか
の状態にするスイッチング部と、当該スイッチング部を
制御してＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか
１つと接続するとともに接続したＩ／Ｏバス以外のＩ／
ＯバスとＩ／Ｏスロットとの間を切断し、Ｉ／Ｏスロッ
トと複数のＩ／Ｏバスとの間の接続を切り換えるスイッ
チング制御部とを有するものである。
【０００９】また、本発明のコンピュータは、複数のＩ
／Ｏバスと、Ｉ／Ｏスロットと、Ｉ／Ｏスロットを複数
のＩ／Ｏバスのいずれか１つに接続するバス切り換え装
置とを有しており、そのバス切り換え装置は、Ｉ／Ｏス
ロットと複数のＩ／Ｏバスとの間にあって、スイッチン
グ信号に基づいてＩ／Ｏスロットと複数のＩ／Ｏバスの
各々との間を接続および切断のいずれかの状態にするス
イッチング部と、該スイッチング部を制御してＩ／Ｏス
ロットを複数のＩ／Ｏバスのいずれか１つと接続すると
ともに接続したＩ／Ｏバス以外のＩ／ＯバスとＩ／Ｏス
ロットとの間を切断状態とし、Ｉ／Ｏスロットと複数の
Ｉ／Ｏバスとの間の接続を切り換えるスイッチング制御
部とを有するものである。
／Ｏバスと、Ｉ／Ｏスロットと、Ｉ／Ｏスロットを複数
のＩ／Ｏバスのいずれか１つに接続するバス切り換え装
置とを有しており、そのバス切り換え装置は、Ｉ／Ｏス
ロットと複数のＩ／Ｏバスとの間にあって、スイッチン
グ信号に基づいてＩ／Ｏスロットと複数のＩ／Ｏバスの
各々との間を接続および切断のいずれかの状態にするス
イッチング部と、該スイッチング部を制御してＩ／Ｏス
ロットを複数のＩ／Ｏバスのいずれか１つと接続すると
ともに接続したＩ／Ｏバス以外のＩ／ＯバスとＩ／Ｏス
ロットとの間を切断状態とし、Ｉ／Ｏスロットと複数の
Ｉ／Ｏバスとの間の接続を切り換えるスイッチング制御
部とを有するものである。
【００１０】それらにより、スイッチング制御部により
スイッチング部の切り換えを行うだけで容易に短時間で
Ｉ／Ｏスロットの接続先を任意のＩ／Ｏバスに切り換え
ることができる。
スイッチング部の切り換えを行うだけで容易に短時間で
Ｉ／Ｏスロットの接続先を任意のＩ／Ｏバスに切り換え
ることができる。
【００１１】さらに、本発明のコンピュータは、複数の
Ｉ／Ｏバスと、少なくとも２つのＩ／Ｏスロットと、そ
れらＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか１つ
に接続するバス切り換え装置を有しており、それらバス
切り換え装置は、それぞれのＩ／Ｏスロットと複数のＩ
／Ｏバスとの間にあって、スイッチング信号に基づいて
それぞれのＩ／Ｏスロットと複数のＩ／Ｏバスの各々と
の間を接続および切断のいずれかの状態にするスイッチ
ング部と、当該スイッチング部を制御してそれぞれのＩ
／Ｏスロットを複数のＩ／Ｏバスのいずれか１つと接続
するとともに接続したＩ／Ｏバス以外のＩ／ＯバスとＩ
／Ｏスロットとの間を切断状態とし、Ｉ／Ｏスロットと
複数のＩ／Ｏバスとの間の接続を切り換えるスイッチン
グ制御部とを有するものである。
Ｉ／Ｏバスと、少なくとも２つのＩ／Ｏスロットと、そ
れらＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか１つ
に接続するバス切り換え装置を有しており、それらバス
切り換え装置は、それぞれのＩ／Ｏスロットと複数のＩ
／Ｏバスとの間にあって、スイッチング信号に基づいて
それぞれのＩ／Ｏスロットと複数のＩ／Ｏバスの各々と
の間を接続および切断のいずれかの状態にするスイッチ
ング部と、当該スイッチング部を制御してそれぞれのＩ
／Ｏスロットを複数のＩ／Ｏバスのいずれか１つと接続
するとともに接続したＩ／Ｏバス以外のＩ／ＯバスとＩ
／Ｏスロットとの間を切断状態とし、Ｉ／Ｏスロットと
複数のＩ／Ｏバスとの間の接続を切り換えるスイッチン
グ制御部とを有するものである。
【００１２】それによっても、スイッチング制御部によ
りスイッチング部の切り換えを行うだけで任意のＩ／Ｏ
バスへのＩ／Ｏスロットの増減をフレキシブルに行うこ
とができる。
りスイッチング部の切り換えを行うだけで任意のＩ／Ｏ
バスへのＩ／Ｏスロットの増減をフレキシブルに行うこ
とができる。
【００１３】以上のことにより、Ｉ／ＯスロットのＩ／
Ｏバスの接続先を短時間で容易に、かつフレキシブルに
変えることができるので、コンピュータのスループット
を向上することができる。
Ｏバスの接続先を短時間で容易に、かつフレキシブルに
変えることができるので、コンピュータのスループット
を向上することができる。
【００１４】また、Ｉ／Ｏスロットの接続先の切り換え
時の筺体の解体やケーブルの張り替え作業が不要となる
ので、作業時の間違いなどによるコンピュータの動作不
能や部品の破壊などがなくなり、かつハードウェアの知
識がない作業者でも簡単に短時間で行うことができる。
時の筺体の解体やケーブルの張り替え作業が不要となる
ので、作業時の間違いなどによるコンピュータの動作不
能や部品の破壊などがなくなり、かつハードウェアの知
識がない作業者でも簡単に短時間で行うことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】（実施の形態１）図１は、本発明の実施の
形態１によるコンピュータの要部ブロック図、図２は、
本発明の実施の形態１によるバス切り換え制御手段に設
けられたスイッチの説明図である。
形態１によるコンピュータの要部ブロック図、図２は、
本発明の実施の形態１によるバス切り換え制御手段に設
けられたスイッチの説明図である。
【００１７】本実施の形態１において、ネットワーク機
能を持つワークステーションなどのコンピュータ１は、
４つのプロセッサであるＣＰＵ２〜２ｃを備えており、
これらＣＰＵ２〜２ｃはプロセッサ用のバスであるＳＭ
ＰバスＢ１に接続されている。
能を持つワークステーションなどのコンピュータ１は、
４つのプロセッサであるＣＰＵ２〜２ｃを備えており、
これらＣＰＵ２〜２ｃはプロセッサ用のバスであるＳＭ
ＰバスＢ１に接続されている。
【００１８】また、コンピュータ１には、該コンピュー
タ１のメインメモリの制御を行うメモリコントローラ３
が設けられ、このメモリコントローラ３も同じくＳＭＰ
バスＢ１に接続されている。
タ１のメインメモリの制御を行うメモリコントローラ３
が設けられ、このメモリコントローラ３も同じくＳＭＰ
バスＢ１に接続されている。
【００１９】さらに、コンピュータ１には、２本のＰＣ
Ｉバス（Ｉ／Ｏバス）Ｂ２，Ｂ３ならびにＳＭＰバスＢ
１とＰＣＩバスＢ２，Ｂ３との信号の論理的な整合性を
持たすための信号変換を行うＳＭＰ−ＰＣＩブリッジ
４，５が設けられている。
Ｉバス（Ｉ／Ｏバス）Ｂ２，Ｂ３ならびにＳＭＰバスＢ
１とＰＣＩバスＢ２，Ｂ３との信号の論理的な整合性を
持たすための信号変換を行うＳＭＰ−ＰＣＩブリッジ
４，５が設けられている。
【００２０】さらに、ＰＣＩバスＢ２は、ＳＭＰ−ＰＣ
Ｉブリッジ４を介してＳＭＰバスＢ１に接続され、ＰＣ
ＩバスＢ３は、ＳＭＰ−ＰＣＩブリッジ５を介してＳＭ
ＰバスＢ１に接続されている。
Ｉブリッジ４を介してＳＭＰバスＢ１に接続され、ＰＣ
ＩバスＢ３は、ＳＭＰ−ＰＣＩブリッジ５を介してＳＭ
ＰバスＢ１に接続されている。
【００２１】また、コンピュータ１には、周辺装置など
のＩ／Ｏ装置を挿入実装するＰＣＩスロットＳＬ１〜Ｓ
Ｌ３，ＳＬ５〜ＳＬ７が設けられており、ＰＣＩスロッ
トＳＬ１〜ＳＬ３はＰＣＩバスＢ２に接続され、ＰＣＩ
スロットＳＬ５〜ＳＬ７はＰＣＩバスＢ３に接続されて
いる。
のＩ／Ｏ装置を挿入実装するＰＣＩスロットＳＬ１〜Ｓ
Ｌ３，ＳＬ５〜ＳＬ７が設けられており、ＰＣＩスロッ
トＳＬ１〜ＳＬ３はＰＣＩバスＢ２に接続され、ＰＣＩ
スロットＳＬ５〜ＳＬ７はＰＣＩバスＢ３に接続されて
いる。
【００２２】さらに、コンピュータ１には、スイッチ
（スイッチング部）ＳＷ１，ＳＷ２が設けられており、
ＰＣＩスロット（Ｉ／Ｏスロット）ＳＬ４は、スイッチ
ＳＷ１，ＳＷ２を介してＰＣＩバスＢ２またはＰＣＩバ
スＢ３のいずれかに接続されている。
（スイッチング部）ＳＷ１，ＳＷ２が設けられており、
ＰＣＩスロット（Ｉ／Ｏスロット）ＳＬ４は、スイッチ
ＳＷ１，ＳＷ２を介してＰＣＩバスＢ２またはＰＣＩバ
スＢ３のいずれかに接続されている。
【００２３】ここで、スイッチＳＷ１，ＳＷ２には、図
２に示すように、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで
あるトランジスタＴ１、ＮチャネルトＭＯＳランジスタ
であるトランジスタＴ２ならびにトランジスタＴ１に入
力される信号を反転するインバータＩｖａの電子回路の
みから構成されるＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）Ｍ
ＯＳアナログスイッチが用いられており、リーク電流や
ＯＮ抵抗などを大幅に低減することができる。
２に示すように、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで
あるトランジスタＴ１、ＮチャネルトＭＯＳランジスタ
であるトランジスタＴ２ならびにトランジスタＴ１に入
力される信号を反転するインバータＩｖａの電子回路の
みから構成されるＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）Ｍ
ＯＳアナログスイッチが用いられており、リーク電流や
ＯＮ抵抗などを大幅に低減することができる。
【００２４】そして、コンピュータ１には、ＥＩＳＡバ
スＢ４および該ＥＩＳＡバスＢ４とＰＣＩバスＢ２との
信号の論理的な整合性を持たすための信号変換を行うＰ
ＣＩ−ＥＩＳＡブリッジ６が設けられており、このＰＣ
Ｉ−ＥＩＳＡブリッジ６を介してＥＩＳＡバスＢ４が接
続されている。
スＢ４および該ＥＩＳＡバスＢ４とＰＣＩバスＢ２との
信号の論理的な整合性を持たすための信号変換を行うＰ
ＣＩ−ＥＩＳＡブリッジ６が設けられており、このＰＣ
Ｉ−ＥＩＳＡブリッジ６を介してＥＩＳＡバスＢ４が接
続されている。
【００２５】また、コンピュータ１には、周辺装置など
のＩ／Ｏ装置を挿入実装するＥＩＳＡスロットＥＳＬ１
〜ＥＳＬ３が設けられており、ＥＩＳＡスロットＥＳＬ
１〜ＥＳＬ３がＥＩＳＡバスＢ４に接続されている。
のＩ／Ｏ装置を挿入実装するＥＩＳＡスロットＥＳＬ１
〜ＥＳＬ３が設けられており、ＥＩＳＡスロットＥＳＬ
１〜ＥＳＬ３がＥＩＳＡバスＢ４に接続されている。
【００２６】次に、コンピュータ１には、スイッチＳＷ
１，ＳＷ２の入力部に入力される所定の信号に基づいて
各々のスイッチＳＷ１，ＳＷ２の導通状態、非導通状態
の制御、すなわち、ＯＮ、ＯＦＦさせる信号を生成する
信号生成部（スイッチング制御部）７が設けられてい
る。
１，ＳＷ２の入力部に入力される所定の信号に基づいて
各々のスイッチＳＷ１，ＳＷ２の導通状態、非導通状態
の制御、すなわち、ＯＮ、ＯＦＦさせる信号を生成する
信号生成部（スイッチング制御部）７が設けられてい
る。
【００２７】この信号生成部７は、たとえば、機械式の
切り換え手段からなるスイッチＳ１、電流制限用の抵抗
ＲならびにインバータＩｖから構成されており、抵抗Ｒ
の一方の接続部が電源に接続されている。
切り換え手段からなるスイッチＳ１、電流制限用の抵抗
ＲならびにインバータＩｖから構成されており、抵抗Ｒ
の一方の接続部が電源に接続されている。
【００２８】また、スイッチＳ１の一方の接続部はグラ
ンド電位に接続されており、他方の接続部は抵抗Ｒの他
方の接続部、インバータＩｖの入力部およびスイッチＳ
Ｗ１の入力部と接続されている。さらに、インバータＩ
ｖの出力部はスイッチＳＷ２の入力部と接続されてい
る。
ンド電位に接続されており、他方の接続部は抵抗Ｒの他
方の接続部、インバータＩｖの入力部およびスイッチＳ
Ｗ１の入力部と接続されている。さらに、インバータＩ
ｖの出力部はスイッチＳＷ２の入力部と接続されてい
る。
【００２９】そして、これらスイッチＳ１、抵抗Ｒ、イ
ンバータＩｖからなる信号生成部７によってバス切り換
え制御手段８が構成され、スイッチＳＷ１，ＳＷ２なら
びにバス切り換え制御手段８によりバス切り換え装置が
構成されている。
ンバータＩｖからなる信号生成部７によってバス切り換
え制御手段８が構成され、スイッチＳＷ１，ＳＷ２なら
びにバス切り換え制御手段８によりバス切り換え装置が
構成されている。
【００３０】次に、本実施の形態の作用について説明す
る。
る。
【００３１】まず、コンピュータ１のセッティングが終
了すると、作業者は、ＰＣＩスロットＳＬ４をＰＣＩバ
スＢ２に接続した場合およびＰＣＩスロットＳＬ４をＰ
ＣＩバスＢ３に接続した場合の２通りについてそれぞれ
性能を調べるためにベンチマークテストを行う。
了すると、作業者は、ＰＣＩスロットＳＬ４をＰＣＩバ
スＢ２に接続した場合およびＰＣＩスロットＳＬ４をＰ
ＣＩバスＢ３に接続した場合の２通りについてそれぞれ
性能を調べるためにベンチマークテストを行う。
【００３２】ここで、ＰＣＩスロットＳＬ４の接続につ
いて説明する。
いて説明する。
【００３３】まず、ＰＣＩスロットＳＬ４をＰＣＩバス
Ｂ２に接続する場合、作業者がスイッチＳ１を非導通状
態とする。これにより、抵抗Ｒを介してＨｉ信号がスイ
ッチＳＷ１に入力され、スイッチＳＷ２にはインバータ
Ｉｖにより反転されたＬｏ信号が入力されることにな
る。
Ｂ２に接続する場合、作業者がスイッチＳ１を非導通状
態とする。これにより、抵抗Ｒを介してＨｉ信号がスイ
ッチＳＷ１に入力され、スイッチＳＷ２にはインバータ
Ｉｖにより反転されたＬｏ信号が入力されることにな
る。
【００３４】Ｈｉ信号が入力されたスイッチＳＷ１はＯ
Ｎとなり、Ｌｏ信号が入力されたスイッチＳＷ２はＯＦ
Ｆとなるので、ＰＣＩスロットＳＬ４はＰＣＩバスＢ２
に接続されることになる。
Ｎとなり、Ｌｏ信号が入力されたスイッチＳＷ２はＯＦ
Ｆとなるので、ＰＣＩスロットＳＬ４はＰＣＩバスＢ２
に接続されることになる。
【００３５】また、ＰＣＩスロットＳＬ４をＰＣＩバス
Ｂ３に接続する場合には、作業者がスイッチＳ１を導通
状態とすることにより、抵抗Ｒの一方の接続部の電位は
グランド電位となるのでスイッチＳＷ１にはＬｏ信号が
入力される。
Ｂ３に接続する場合には、作業者がスイッチＳ１を導通
状態とすることにより、抵抗Ｒの一方の接続部の電位は
グランド電位となるのでスイッチＳＷ１にはＬｏ信号が
入力される。
【００３６】さらに、スイッチＳＷ２にはインバータＩ
ｖを介してＨｉ信号が入力され、Ｌｏ信号が入力された
スイッチＳＷ１はＯＦＦとなり、Ｈｉ信号が入力された
スイッチＳＷ２はＯＮとなるので、ＰＣＩスロットＳＬ
４はＰＣＩバスＢ３に接続されることになる。
ｖを介してＨｉ信号が入力され、Ｌｏ信号が入力された
スイッチＳＷ１はＯＦＦとなり、Ｈｉ信号が入力された
スイッチＳＷ２はＯＮとなるので、ＰＣＩスロットＳＬ
４はＰＣＩバスＢ３に接続されることになる。
【００３７】そして、前述したようにそれぞれの場合に
おけるベンチマークテストを行い、処理時間が短い、す
なわち、ベンチマークテスの結果の良好な方の接続の設
定を行う。
おけるベンチマークテストを行い、処理時間が短い、す
なわち、ベンチマークテスの結果の良好な方の接続の設
定を行う。
【００３８】たとえば、ＰＣＩスロットＳＬ４がＰＣＩ
バスＢ２に接続された場合にベンチマークテストの結果
がよいときには、スイッチＳ１を非導通状態に設定し、
ＰＣＩスロットＳＬ４がＰＣＩバスＢ３に接続された場
合にベンチマークテストの結果がよいときには、スイッ
チＳ１を導通状態に設定する。
バスＢ２に接続された場合にベンチマークテストの結果
がよいときには、スイッチＳ１を非導通状態に設定し、
ＰＣＩスロットＳＬ４がＰＣＩバスＢ３に接続された場
合にベンチマークテストの結果がよいときには、スイッ
チＳ１を導通状態に設定する。
【００３９】それにより、本実施の形態１においては、
スイッチＳ１を導通状態または非導通状態にするだけ
で、短時間で容易にＰＣＩスロットＳＬ４の接続先をＰ
ＣＩバスＢ２，Ｂ３のいずれかに切り換えることができ
るので、最適な状態でコンピュータ１を使用することが
できる。
スイッチＳ１を導通状態または非導通状態にするだけ
で、短時間で容易にＰＣＩスロットＳＬ４の接続先をＰ
ＣＩバスＢ２，Ｂ３のいずれかに切り換えることができ
るので、最適な状態でコンピュータ１を使用することが
できる。
【００４０】また、筺体の分解やケーブルの配線変更な
どの作業が不要となるので、作業時の間違いなどによる
コンピュータ１の動作不能や部品の破壊などがなくな
り、かつハードウェアの知識がない作業者でも簡単に短
時間でＰＣＩスロットＳＬ４を最適な状態で接続するこ
とができる。
どの作業が不要となるので、作業時の間違いなどによる
コンピュータ１の動作不能や部品の破壊などがなくな
り、かつハードウェアの知識がない作業者でも簡単に短
時間でＰＣＩスロットＳＬ４を最適な状態で接続するこ
とができる。
【００４１】さらに、本実施の形態１では、信号生成部
７（図）をスイッチＳ１、抵抗Ｒ、インバータＩｖによ
って構成し、スイッチＳ１を切り換えることによってス
イッチＳＷ１，ＳＷ２をＯＮ、ＯＦＦさせていたが、ス
イッチＳＷ１，ＳＷ２の切り換えはハードウェアによる
切り換えだけではなく、たとえば、フリップフロップの
出力信号によりスイッチＳＷ１，ＳＷ２をＯＮ、ＯＦＦ
させるようにしてもよい。
７（図）をスイッチＳ１、抵抗Ｒ、インバータＩｖによ
って構成し、スイッチＳ１を切り換えることによってス
イッチＳＷ１，ＳＷ２をＯＮ、ＯＦＦさせていたが、ス
イッチＳＷ１，ＳＷ２の切り換えはハードウェアによる
切り換えだけではなく、たとえば、フリップフロップの
出力信号によりスイッチＳＷ１，ＳＷ２をＯＮ、ＯＦＦ
させるようにしてもよい。
【００４２】この場合、スイッチＳＷ１，ＳＷ２の切り
換えを行うフリップフロップの出力信号は、ソフトウェ
アによってフリップフロップの入力信号を設定すること
により行う。
換えを行うフリップフロップの出力信号は、ソフトウェ
アによってフリップフロップの入力信号を設定すること
により行う。
【００４３】（実施の形態２）図３は、本発明の実施の
形態２によるコンピュータに設けられたＰＣＩスロット
の切り換えを行うブロック構成の説明図である。
形態２によるコンピュータに設けられたＰＣＩスロット
の切り換えを行うブロック構成の説明図である。
【００４４】本実施の形態２においては、コンピュータ
１に２ビットのフリップフロップ（スイッチング制御
部）ＦＦが設けられており、該フリップフロップＦＦは
ＳＭＰバスＢ１と接続されており、所定のＣＰＵにより
制御が行われている。
１に２ビットのフリップフロップ（スイッチング制御
部）ＦＦが設けられており、該フリップフロップＦＦは
ＳＭＰバスＢ１と接続されており、所定のＣＰＵにより
制御が行われている。
【００４５】また、コンピュータ１には、フリップフロ
ップＦＦに設定されたデータを保持する電源である電池
Ｄ、フリップフロップＦＦから出力されたデータに基づ
いて所定の信号を出力するデコーダＤＣ、ＣＭＯＳアナ
ログスイッチなどからなるスイッチ（スイッチング部）
ＳＷ３，ＳＷ４ならびにスイッチ（スイッチング部）Ｓ
Ｗ５，ＳＷ６が設けられている。
ップＦＦに設定されたデータを保持する電源である電池
Ｄ、フリップフロップＦＦから出力されたデータに基づ
いて所定の信号を出力するデコーダＤＣ、ＣＭＯＳアナ
ログスイッチなどからなるスイッチ（スイッチング部）
ＳＷ３，ＳＷ４ならびにスイッチ（スイッチング部）Ｓ
Ｗ５，ＳＷ６が設けられている。
【００４６】そして、これらフリップフロップＦＦ、デ
コーダＤＣおよびスイッチＳＷ３，ＳＷ４によってバス
切り換え制御手段８ａが構成され、このバス切り換え制
御手段８ａおよびスイッチＳＷ３〜ＳＷ６によりバス切
り換え装置が構成されている。
コーダＤＣおよびスイッチＳＷ３，ＳＷ４によってバス
切り換え制御手段８ａが構成され、このバス切り換え制
御手段８ａおよびスイッチＳＷ３〜ＳＷ６によりバス切
り換え装置が構成されている。
【００４７】また、コンピュータ１には、ＰＣＩスロッ
トＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１４およびＰＣＩス
ロット（Ｉ／Ｏスロット）ＳＬ１０〜ＳＬ１２が設けら
れており、ＰＣＩスロットＳＬ８，ＳＬ９はＰＣＩバス
Ｂ２と接続されており、ＰＣＩスロットＳＬ１３，ＳＬ
１４はＰＣＩバスＢ３と接続されている。
トＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１４およびＰＣＩス
ロット（Ｉ／Ｏスロット）ＳＬ１０〜ＳＬ１２が設けら
れており、ＰＣＩスロットＳＬ８，ＳＬ９はＰＣＩバス
Ｂ２と接続されており、ＰＣＩスロットＳＬ１３，ＳＬ
１４はＰＣＩバスＢ３と接続されている。
【００４８】次に、スイッチＳＷ３はＰＣＩスロットＳ
Ｌ９とＰＣＩスロットＳＬ１０との間に接続され、スイ
ッチＳＷ５はＰＣＩスロットＳＬ１０とＰＣＩスロット
ＳＬ１１の間に接続されている。
Ｌ９とＰＣＩスロットＳＬ１０との間に接続され、スイ
ッチＳＷ５はＰＣＩスロットＳＬ１０とＰＣＩスロット
ＳＬ１１の間に接続されている。
【００４９】さらに、スイッチＳＷ６はＰＣＩスロット
ＳＬ１１とＰＣＩスロットＳＬ１２との間に接続されて
おり、スイッチＳＷ４はＰＣＩスロットＳＬ１２とＰＣ
ＩスロットＳＬ１３の間に接続されており、これらスイ
ッチＳＷ３〜ＳＷ６は、デコーダＤＣから出力される信
号に基づいてＯＮ、ＯＦＦが行われるようになってい
る。
ＳＬ１１とＰＣＩスロットＳＬ１２との間に接続されて
おり、スイッチＳＷ４はＰＣＩスロットＳＬ１２とＰＣ
ＩスロットＳＬ１３の間に接続されており、これらスイ
ッチＳＷ３〜ＳＷ６は、デコーダＤＣから出力される信
号に基づいてＯＮ、ＯＦＦが行われるようになってい
る。
【００５０】次に、本実施の形態の作用について説明す
る。
る。
【００５１】まず、コンピュータ１のセッティングが終
了すると、作業者はコンピュータ１のメモリに起動時の
設定に必要な情報を格納し、該コンピュータ１の初期設
定を行う。
了すると、作業者はコンピュータ１のメモリに起動時の
設定に必要な情報を格納し、該コンピュータ１の初期設
定を行う。
【００５２】そして、切り換え可能なＰＣＩスロットＳ
Ｌ１０〜ＳＬ１２をすべてＰＣＩバスＢ２と接続する場
合、ＰＣＩスロットＳＬ１０をＰＣＩバスＢ２と接続
し、ＰＣＩスロットＳＬ１１，ＳＬ１２をＰＣＩバスＢ
３に接続する場合、ＰＣＩスロットＳＬ１０，ＳＬ１１
をＰＣＩバスＢ２と接続し、ＰＣＩスロットＳＬ１２を
ＰＣＩバスＢ３と接続する場合ならびに切り換え可能な
ＰＣＩスロットＳＬ１０〜ＳＬ１２をすべてＰＣＩバス
Ｂ３と接続する場合の４通りのベンチマークテストをそ
れぞれ実使用状態で行い、どの接続状態が最も効率よく
動作するかを確認する。
Ｌ１０〜ＳＬ１２をすべてＰＣＩバスＢ２と接続する場
合、ＰＣＩスロットＳＬ１０をＰＣＩバスＢ２と接続
し、ＰＣＩスロットＳＬ１１，ＳＬ１２をＰＣＩバスＢ
３に接続する場合、ＰＣＩスロットＳＬ１０，ＳＬ１１
をＰＣＩバスＢ２と接続し、ＰＣＩスロットＳＬ１２を
ＰＣＩバスＢ３と接続する場合ならびに切り換え可能な
ＰＣＩスロットＳＬ１０〜ＳＬ１２をすべてＰＣＩバス
Ｂ３と接続する場合の４通りのベンチマークテストをそ
れぞれ実使用状態で行い、どの接続状態が最も効率よく
動作するかを確認する。
【００５３】そして、ベンチマークテストにおいて最も
効率がよい接続状態に最終的な設定を行う。
効率がよい接続状態に最終的な設定を行う。
【００５４】たとえば、フリップフロップＦＦの出力値
が、’００’、’０１’、’１０’、’１１’のとき、
デコーダＤＣの各々の出力は、Ｌｏ信号となり、他の信
号の場合はＨｉ信号となる。
が、’００’、’０１’、’１０’、’１１’のとき、
デコーダＤＣの各々の出力は、Ｌｏ信号となり、他の信
号の場合はＨｉ信号となる。
【００５５】よって、スイッチＳＷ５のみをＯＦＦと
し、その他のスイッチＳＷ３，ＳＷ４，ＳＷ６をＯＮと
した場合、ＰＣＩスロットＳＬ１０はＰＣＩバスＢ２と
接続され、ＰＣＩスロットＳＬ１１，ＳＬ１２はＰＣＩ
バスＢ３と接続されることになる。
し、その他のスイッチＳＷ３，ＳＷ４，ＳＷ６をＯＮと
した場合、ＰＣＩスロットＳＬ１０はＰＣＩバスＢ２と
接続され、ＰＣＩスロットＳＬ１１，ＳＬ１２はＰＣＩ
バスＢ３と接続されることになる。
【００５６】また、ベンチマークテストにおいて最終的
に設定された各々のＰＣＩスロットＳＬ８〜ＳＬ１４の
接続状態、すなわち、フリップフロップＦＦのデータは
コンピュータ１の電源がＯＦＦされても、電池Ｄにより
バックアップされている。
に設定された各々のＰＣＩスロットＳＬ８〜ＳＬ１４の
接続状態、すなわち、フリップフロップＦＦのデータは
コンピュータ１の電源がＯＦＦされても、電池Ｄにより
バックアップされている。
【００５７】それにより、本実施の形態２では、起動時
のフリップフロップＦＦにおける設定をソフトウェアに
より変更することによって、短時間で容易にＰＣＩスロ
ットＳＬ１０〜ＳＬ１２の接続設定を変更することがで
きるので、フレキシブルに負荷の変動に対応することが
できる。
のフリップフロップＦＦにおける設定をソフトウェアに
より変更することによって、短時間で容易にＰＣＩスロ
ットＳＬ１０〜ＳＬ１２の接続設定を変更することがで
きるので、フレキシブルに負荷の変動に対応することが
できる。
【００５８】なお、図４に示すように、切り換え可能な
ＰＣＩスロットＳＬ１０〜ＳＬ１２をスイッチＳＷ７〜
ＳＷ１０を介して接続し、前記実施の形態２と同様にデ
コーダＤＣによって接続状態の制御を行うようにしても
よい。
ＰＣＩスロットＳＬ１０〜ＳＬ１２をスイッチＳＷ７〜
ＳＷ１０を介して接続し、前記実施の形態２と同様にデ
コーダＤＣによって接続状態の制御を行うようにしても
よい。
【００５９】この場合、スイッチＳＷ７〜ＳＷ１０にお
ける接続状態は、図５に示すように、２通りのスイッチ
接続状態Ｊ１，Ｊ２が前述したデコーダＤＣの制御によ
り得ることができ、これらスイッチＳＷ７〜ＳＷ１０の
接続状態の組合せによって、図６に示すように各々のＰ
ＣＩスロットＳＬ１０〜ＳＬ１２を任意にＰＣＩバスＢ
２，Ｂ３に接続することができる。
ける接続状態は、図５に示すように、２通りのスイッチ
接続状態Ｊ１，Ｊ２が前述したデコーダＤＣの制御によ
り得ることができ、これらスイッチＳＷ７〜ＳＷ１０の
接続状態の組合せによって、図６に示すように各々のＰ
ＣＩスロットＳＬ１０〜ＳＬ１２を任意にＰＣＩバスＢ
２，Ｂ３に接続することができる。
【００６０】本発明は前記実施の形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
【００６１】たとえば、前記実施の形態１，２によれ
ば、ＰＣＩスロットの接続先を切り換えるスイッチにＣ
ＭＯＳアナログスイッチなどの半導体スイッチを用いた
が、トグルスイッチやシーソースイッチなどの機械スイ
ッチを用いるようにしてもよい。
ば、ＰＣＩスロットの接続先を切り換えるスイッチにＣ
ＭＯＳアナログスイッチなどの半導体スイッチを用いた
が、トグルスイッチやシーソースイッチなどの機械スイ
ッチを用いるようにしてもよい。
【００６２】
（１）本発明によれば、切り換え用Ｉ／Ｏスロットをバ
ス切り換え制御手段により最適なＩ／Ｏバスに短時間で
容易に切り換えることができる。
ス切り換え制御手段により最適なＩ／Ｏバスに短時間で
容易に切り換えることができる。
【００６３】（２）また、本発明では、フリップフロッ
プよってスイッチング制御部を構成することにより、ソ
フトウェアにより変更できるので、ハードウェアの知識
がない作業者でも簡単に短時間でＩ／Ｏスロットを最適
な状態で接続することができる。
プよってスイッチング制御部を構成することにより、ソ
フトウェアにより変更できるので、ハードウェアの知識
がない作業者でも簡単に短時間でＩ／Ｏスロットを最適
な状態で接続することができる。
【００６４】（３）さらに、本発明においては、上記
（１）、（２）により、筺体の分解やケーブルの配線変
更などの作業が不要となるので、作業時の間違いなどに
よるコンピュータの動作不能や部品の破壊などを防止で
き、かつフレキシブルに負荷の変動に対応できるので、
コンピュータのスループットを大幅に向上することがで
きる。
（１）、（２）により、筺体の分解やケーブルの配線変
更などの作業が不要となるので、作業時の間違いなどに
よるコンピュータの動作不能や部品の破壊などを防止で
き、かつフレキシブルに負荷の変動に対応できるので、
コンピュータのスループットを大幅に向上することがで
きる。
【図１】本発明の実施の形態１によるコンピュータの要
部ブロック図である。
部ブロック図である。
【図２】本発明の実施の形態１によるバス切り換え制御
手段に設けられたスイッチの説明図である。
手段に設けられたスイッチの説明図である。
【図３】本発明の実施の形態２によるコンピュータに設
けられたＰＣＩスロットの切り換えを行うブロック構成
の説明図である。
けられたＰＣＩスロットの切り換えを行うブロック構成
の説明図である。
【図４】本発明の他の実施の形態によるコンピュータの
要部ブロック図である。
要部ブロック図である。
【図５】本発明の他の実施の形態によるバス切り換え制
御手段に設けられたスイッチの説明図である。
御手段に設けられたスイッチの説明図である。
【図６】本発明の他の実施の形態によるスイッチの接続
状態を示す説明図である。
状態を示す説明図である。
【符号の説明】 １…コンピュータ，２〜２ｃ…ＣＰＵ，３…メモリコン
トローラ，４，５…ＳＭＰ−ＰＣＩブリッジ，７…信号
生成部（スイッチング制御部），８…バス切り換え制御
手段，Ｂ１…ＳＭＰバス，Ｂ２，Ｂ３…ＰＣＩバス，Ｓ
Ｌ１〜ＳＬ３，ＳＬ５〜ＳＬ７…ＰＣＩスロット，ＳＷ
１，ＳＷ２…スイッチ（スイッチング部），ＳＬ４…Ｐ
ＣＩスロット（Ｉ／Ｏスロット），Ｓ１…スイッチ，Ｆ
Ｆ…フリップフロップ（スイッチング制御部），Ｄ…電
池，ＤＣ…デコーダ，ＳＷ３〜ＳＷ６…スイッチ（スイ
ッチング部），ＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１４…
ＰＣＩスロット，ＳＬ１０〜ＳＬ１２…ＰＣＩスロット
（Ｉ／Ｏスロット）。
トローラ，４，５…ＳＭＰ−ＰＣＩブリッジ，７…信号
生成部（スイッチング制御部），８…バス切り換え制御
手段，Ｂ１…ＳＭＰバス，Ｂ２，Ｂ３…ＰＣＩバス，Ｓ
Ｌ１〜ＳＬ３，ＳＬ５〜ＳＬ７…ＰＣＩスロット，ＳＷ
１，ＳＷ２…スイッチ（スイッチング部），ＳＬ４…Ｐ
ＣＩスロット（Ｉ／Ｏスロット），Ｓ１…スイッチ，Ｆ
Ｆ…フリップフロップ（スイッチング制御部），Ｄ…電
池，ＤＣ…デコーダ，ＳＷ３〜ＳＷ６…スイッチ（スイ
ッチング部），ＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１４…
ＰＣＩスロット，ＳＬ１０〜ＳＬ１２…ＰＣＩスロット
（Ｉ／Ｏスロット）。
Claims (3)
- 【請求項１】 複数のＩ／Ｏバスと、前記複数のＩ／Ｏ
バスのいずれか１つに接続されるＩ／Ｏスロットとを有
するコンピュータにおけるバス切り換え装置であって、 前記Ｉ／Ｏスロットと前記複数のＩ／Ｏバスとの間にあ
って、スイッチング信号に基づいて前記Ｉ／Ｏスロット
と前記複数のＩ／Ｏバスの各々との間を接続および切断
のいずれかの状態にするスイッチング部と、 前記スイッチング部を制御して前記Ｉ／Ｏスロットを前
記複数のＩ／Ｏバスのいずれか１つと接続するとともに
接続した前記Ｉ／Ｏバス以外のＩ／Ｏバスと前記Ｉ／Ｏ
スロットとの間を切断し、前記Ｉ／Ｏスロットと前記複
数のＩ／Ｏバスとの間の接続を切り換えるスイッチング
制御部とを有するバス切り換え装置。 - 【請求項２】 複数のＩ／Ｏバスと、Ｉ／Ｏスロット
と、前記Ｉ／Ｏスロットを前記複数のＩ／Ｏバスのいず
れか１つに接続するバス切り換え装置とを有するコンピ
ュータであって、 前記バス切り換え装置は、前記Ｉ／Ｏスロットと前記複
数のＩ／Ｏバスとの間にあって、スイッチング信号に基
づいて前記Ｉ／Ｏスロットと前記複数のＩ／Ｏバスの各
々との間を接続および切断のいずれかの状態にするスイ
ッチング部と、前記スイッチング部を制御して前記Ｉ／
Ｏスロットを前記複数のＩ／Ｏバスのいずれか１つと接
続するとともに接続した前記Ｉ／Ｏバス以外のＩ／Ｏバ
スと前記Ｉ／Ｏスロットとの間を切断状態とし、前記Ｉ
／Ｏスロットと前記複数のＩ／Ｏバスとの間の接続を切
り換えるスイッチング制御部とを有することを特徴とす
るコンピュータ。 - 【請求項３】 複数のＩ／Ｏバスと、少なくとも２つの
Ｉ／Ｏスロットと、前記Ｉ／Ｏスロットを前記複数のＩ
／Ｏバスのいずれか１つに接続するバス切り換え装置と
を有するコンピュータであって、前記バス切り換え装置
は、それぞれの前記Ｉ／Ｏスロットと前記複数のＩ／Ｏ
バスとの間にあって、スイッチング信号に基づいてそれ
ぞれの前記Ｉ／Ｏスロットと前記複数のＩ／Ｏバスの各
々との間を接続および切断のいずれかの状態にするスイ
ッチング部と、前記スイッチング部を制御してそれぞれ
の前記Ｉ／Ｏスロットを前記複数のＩ／Ｏバスのいずれ
か１つと接続するとともに接続した前記Ｉ／Ｏバス以外
のＩ／Ｏバスと前記Ｉ／Ｏスロットとの間を切断状態と
し、前記Ｉ／Ｏスロットと前記複数のＩ／Ｏバスとの間
の接続を切り換えるスイッチング制御部とを有すること
を特徴とするコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22138897A JP3628847B2 (ja) | 1997-08-18 | 1997-08-18 | バス切り換え装置、コンピュータ、および情報処理装置 |
| US09/135,729 US6073202A (en) | 1919-08-18 | 1998-08-18 | Bus switching structure and computer |
| US09/523,738 US6263394B1 (en) | 1997-08-18 | 2000-03-13 | Bus switching structure and computer |
| US09/849,539 US6378028B2 (en) | 1997-08-18 | 2001-05-07 | Computer and a bus structure for switching the I/O slot connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22138897A JP3628847B2 (ja) | 1997-08-18 | 1997-08-18 | バス切り換え装置、コンピュータ、および情報処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001056081A Division JP3749835B2 (ja) | 2001-03-01 | 2001-03-01 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165727A true JPH1165727A (ja) | 1999-03-09 |
| JP3628847B2 JP3628847B2 (ja) | 2005-03-16 |
Family
ID=16765998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22138897A Expired - Fee Related JP3628847B2 (ja) | 1919-08-18 | 1997-08-18 | バス切り換え装置、コンピュータ、および情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6073202A (ja) |
| JP (1) | JP3628847B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7623460B2 (en) | 2006-05-19 | 2009-11-24 | Nec Corporation | Cluster system, load distribution method, optimization client program, and arbitration server program |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19960243A1 (de) * | 1999-12-14 | 2001-07-05 | Infineon Technologies Ag | Bussystem |
| US6839793B2 (en) * | 2001-03-28 | 2005-01-04 | Intel Corporation | Method and apparatus to maximize bandwidth availability to USB devices |
| US6779067B2 (en) * | 2001-05-14 | 2004-08-17 | Iomega Corporation | Method and apparatus for providing extended functionality for a bus |
| US6901525B2 (en) * | 2001-05-25 | 2005-05-31 | Iomega Corporation | Method and apparatus for managing power consumption on a bus |
| US20030046468A1 (en) * | 2001-08-30 | 2003-03-06 | Hsiang-Chan Chen | High-density system having a plurality of system units |
| US20030126346A1 (en) * | 2001-12-31 | 2003-07-03 | Kuo Sung H. | Dynamic load balancing in a multi-bus computer system |
| US7099966B2 (en) * | 2002-06-28 | 2006-08-29 | Hewlett-Packard Development Company, L.P. | Point-to-point electrical loading for a multi-drop bus |
| CA2827984A1 (en) | 2002-08-28 | 2004-03-11 | Heart Leaflet Technologies, Inc. | Method and device for treating diseased valve |
| CN101247773B (zh) | 2005-05-27 | 2010-12-15 | 心叶科技公司 | 无展伸件的支撑构件 |
| US20080028117A1 (en) * | 2006-07-26 | 2008-01-31 | Dell Products L.P. | Method and Apparatus for Notifying User About Non-Optimal Hot-Add Memory Configurations |
| CN103124537B (zh) | 2010-05-10 | 2015-08-26 | 心叶科技公司 | 无支架支撑结构 |
| EP2967861B1 (en) | 2013-03-15 | 2017-11-29 | Hlt, Inc. | Low-profile prosthetic valve structure |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4442502A (en) * | 1981-03-30 | 1984-04-10 | Datapoint Corporation | Digital information switching system |
| US4933846A (en) * | 1987-04-24 | 1990-06-12 | Network Systems Corporation | Network communications adapter with dual interleaved memory banks servicing multiple processors |
| US4918686A (en) * | 1987-07-27 | 1990-04-17 | Hitachi, Ltd. | Data transfer network suitable for use in a parallel computer |
| US4893301A (en) * | 1988-06-27 | 1990-01-09 | Teknekron Infoswitch Corporation | Automatic call distribution (ACD) switching system having distributed processing capability |
| FI85319C (fi) * | 1990-06-21 | 1992-03-25 | Valtion Teknillinen | Kopplingselement. |
| JP2541747B2 (ja) * | 1993-03-31 | 1996-10-09 | 日本電気株式会社 | 通信用スイッチングシステム |
| US5365512A (en) * | 1993-07-02 | 1994-11-15 | Ericsson Ge Mobile Communications Inc. | Multisite trunked RF communication system with reliable control messaging network |
| US5526344A (en) * | 1994-04-15 | 1996-06-11 | Dsc Communications Corporation | Multi-service switch for a telecommunications network |
| JP3014080B2 (ja) * | 1994-12-28 | 2000-02-28 | 三菱電機株式会社 | 交換機アダプタ及び汎用計算機 |
| US5784576A (en) * | 1996-10-31 | 1998-07-21 | International Business Machines Corp. | Method and apparatus for adding and removing components of a data processing system without powering down |
| US5887144A (en) * | 1996-11-20 | 1999-03-23 | International Business Machines Corp. | Method and system for increasing the load and expansion capabilities of a bus through the use of in-line switches |
| US5802333A (en) * | 1997-01-22 | 1998-09-01 | Hewlett-Packard Company | Network inter-product stacking mechanism in which stacked products appear to the network as a single device |
-
1997
- 1997-08-18 JP JP22138897A patent/JP3628847B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-18 US US09/135,729 patent/US6073202A/en not_active Expired - Fee Related
-
2000
- 2000-03-13 US US09/523,738 patent/US6263394B1/en not_active Expired - Fee Related
-
2001
- 2001-05-07 US US09/849,539 patent/US6378028B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7623460B2 (en) | 2006-05-19 | 2009-11-24 | Nec Corporation | Cluster system, load distribution method, optimization client program, and arbitration server program |
Also Published As
| Publication number | Publication date |
|---|---|
| US6073202A (en) | 2000-06-06 |
| US6378028B2 (en) | 2002-04-23 |
| JP3628847B2 (ja) | 2005-03-16 |
| US6263394B1 (en) | 2001-07-17 |
| US20010020258A1 (en) | 2001-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100373994B1 (ko) | 컴퓨터 시스템의 보수 방법과 컴퓨터 시스템의 전력 서브 시스템 | |
| JP3628847B2 (ja) | バス切り換え装置、コンピュータ、および情報処理装置 | |
| US6363452B1 (en) | Method and apparatus for adding and removing components without powering down computer system | |
| US20100017630A1 (en) | Power control system of a high density server and method thereof | |
| JPS5999930A (ja) | 電源システム | |
| US20120137159A1 (en) | Monitoring system and method of power sequence signal | |
| US20070079157A1 (en) | Power control circuit for universal serial bus | |
| KR100373995B1 (ko) | 컴퓨터 시스템의 전압 조정기 모듈 보수 방법 및 파워서브시스템 | |
| US6233692B1 (en) | Power share controller for providing continuous system peripheral bay access between at least two data processing systems on a data network with no interruption to peripheral bay operation | |
| US7933264B2 (en) | Serial multiplexer module for server management | |
| JP2003317456A (ja) | コンピュータ機器および異種電源ディスク装置の実装支援方法 | |
| JP3749835B2 (ja) | 情報処理装置 | |
| US20060265537A1 (en) | Shared-IRQ user defined interrupt signal handling method and system | |
| JPH0728665A (ja) | マイクロコンピュータ用エミュレーション装置 | |
| JPH08137584A (ja) | 電源供給方法 | |
| JP2828331B2 (ja) | 大規模ハードウェアのリセット制御方式 | |
| JPH06309071A (ja) | パワーセーブ回路 | |
| TW202243378A (zh) | 電源控制系統 | |
| JPH05107310A (ja) | 電子回路測定装置 | |
| JP2021196784A (ja) | 情報処理装置、接続ケーブル、及び制御方法 | |
| CN115347757A (zh) | 电源控制系统 | |
| JPS60173639A (ja) | インタ−フエ−ス回路 | |
| JPH06149429A (ja) | プルアップ抵抗切り替え回路 | |
| JPS61128733A (ja) | 電源供給方法 | |
| KR0139964B1 (ko) | 패킷 교환장치의 패킷버스 상태정보 초기점검 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041209 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111217 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |