JPH1154622A - 接続孔の形成方法 - Google Patents
接続孔の形成方法Info
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- JPH1154622A JPH1154622A JP22106897A JP22106897A JPH1154622A JP H1154622 A JPH1154622 A JP H1154622A JP 22106897 A JP22106897 A JP 22106897A JP 22106897 A JP22106897 A JP 22106897A JP H1154622 A JPH1154622 A JP H1154622A
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Abstract
(57)【要約】
【課題】 プラグで埋められるべき接続孔を有する半導
体装置を高い歩留りで製造することができる接続孔の形
成方法を提供する。 【解決手段】 ＳｉＯ2 膜３６内の先細り状の多結晶Ｓ
ｉ膜３５に開口３７を形成し、ＳｉＯ2 膜３６よりも多
結晶Ｓｉ膜３５の除去速度が遅い条件で、ＳｉＮ膜３４
及びＳｉＯ2 膜３３に接続孔３８を形成する。多結晶Ｓ
ｉ膜３５がエッチングされても、開口３７の径は筒状の
多結晶Ｓｉ膜３５の径よりも大きくならず、薄い多結晶
Ｓｉ膜４１を堆積させても、接続孔３８の上方における
多結晶Ｓｉ膜４１の凹部４３が浅く、プラグロス４４の
プラグロス量が少ない。
体装置を高い歩留りで製造することができる接続孔の形
成方法を提供する。 【解決手段】 ＳｉＯ2 膜３６内の先細り状の多結晶Ｓ
ｉ膜３５に開口３７を形成し、ＳｉＯ2 膜３６よりも多
結晶Ｓｉ膜３５の除去速度が遅い条件で、ＳｉＮ膜３４
及びＳｉＯ2 膜３３に接続孔３８を形成する。多結晶Ｓ
ｉ膜３５がエッチングされても、開口３７の径は筒状の
多結晶Ｓｉ膜３５の径よりも大きくならず、薄い多結晶
Ｓｉ膜４１を堆積させても、接続孔３８の上方における
多結晶Ｓｉ膜４１の凹部４３が浅く、プラグロス４４の
プラグロス量が少ない。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体装置の
製造に際して、プラグで埋められるべき接続孔を形成す
る方法に関するものである。
製造に際して、プラグで埋められるべき接続孔を形成す
る方法に関するものである。
【０００２】
【従来の技術】図２が、本願の発明の一従来例を示して
いる。この一従来例では、図２（ａ）に示す様に、Ｓｉ
基板１１の表面にＬＯＣＯＳ法で素子分離用のＳｉＯ2
膜１２を形成し、不純物を含まない厚さ５００ｎｍ程度
のＳｉＯ2 膜１３と厚さ５０ｎｍ程度のＳｉＮ膜１４と
を順次に堆積させて層間絶縁膜を形成する。
いる。この一従来例では、図２（ａ）に示す様に、Ｓｉ
基板１１の表面にＬＯＣＯＳ法で素子分離用のＳｉＯ2
膜１２を形成し、不純物を含まない厚さ５００ｎｍ程度
のＳｉＯ2 膜１３と厚さ５０ｎｍ程度のＳｉＮ膜１４と
を順次に堆積させて層間絶縁膜を形成する。
【０００３】その後、リンを含む厚さ３００ｎｍ程度の
多結晶Ｓｉ膜１５をＳｉＮ膜１４上の全面に堆積させ、
ＳｉＮ膜１４上にレジスト（図示せず）を塗布する。そ
して、レジストのうちで接続孔を形成すべき部分にリソ
グラフィで開口を形成し、レジストをマスクにすると共
にＳｉＮ膜１４をストッパにしたエッチングで多結晶Ｓ
ｉ膜１５に開口１６を形成した後、レジストを剥離す
る。
多結晶Ｓｉ膜１５をＳｉＮ膜１４上の全面に堆積させ、
ＳｉＮ膜１４上にレジスト（図示せず）を塗布する。そ
して、レジストのうちで接続孔を形成すべき部分にリソ
グラフィで開口を形成し、レジストをマスクにすると共
にＳｉＮ膜１４をストッパにしたエッチングで多結晶Ｓ
ｉ膜１５に開口１６を形成した後、レジストを剥離す
る。
【０００４】次に、図２（ｂ）に示す様に、リンを含む
厚さ１００ｎｍ程度の多結晶Ｓｉ膜１７を堆積させる。
そして、図２（ｃ）に示す様に、多結晶Ｓｉ膜１７の全
面をエッチバックし、多結晶Ｓｉ膜１７から成る側壁ス
ペーサを開口１６内に形成して、開口１６よりも径の縮
小された開口１８を開口１６の内側に形成する。
厚さ１００ｎｍ程度の多結晶Ｓｉ膜１７を堆積させる。
そして、図２（ｃ）に示す様に、多結晶Ｓｉ膜１７の全
面をエッチバックし、多結晶Ｓｉ膜１７から成る側壁ス
ペーサを開口１６内に形成して、開口１６よりも径の縮
小された開口１８を開口１６の内側に形成する。
【０００５】次に、図２（ｄ）に示す様に、多結晶Ｓｉ
膜１５、１７をマスクにしてＳｉＮ膜１４及びＳｉＯ2
膜１３をエッチングして、開口１８に連なってＳｉ基板
１１に達する接続孔２１を形成する。そして、図２
（ｅ）に示す様に、リンを含む厚さ２００ｎｍ程度の多
結晶Ｓｉ膜２２を堆積させ、図２（ｆ）に示す様に、Ｓ
ｉＮ膜１４上の多結晶Ｓｉ膜１５、１７が除去されるま
で多結晶Ｓｉ膜２２、１７、１５の全面をエッチバック
して、多結晶Ｓｉ膜２２から成るプラグ２３を接続孔２
１内に形成する。
膜１５、１７をマスクにしてＳｉＮ膜１４及びＳｉＯ2
膜１３をエッチングして、開口１８に連なってＳｉ基板
１１に達する接続孔２１を形成する。そして、図２
（ｅ）に示す様に、リンを含む厚さ２００ｎｍ程度の多
結晶Ｓｉ膜２２を堆積させ、図２（ｆ）に示す様に、Ｓ
ｉＮ膜１４上の多結晶Ｓｉ膜１５、１７が除去されるま
で多結晶Ｓｉ膜２２、１７、１５の全面をエッチバック
して、多結晶Ｓｉ膜２２から成るプラグ２３を接続孔２
１内に形成する。
【０００６】以上の様な一従来例では、開口１６の径は
リソグラフィで決定されているが、開口１８の径は開口
１６の径よりも縮小されている。そして、開口１８を有
する多結晶Ｓｉ膜１５、１７をマスクにしたエッチング
で接続孔２１を形成しているので、リソグラフィの限界
解像度よりも微細な接続孔２１を形成することができ
る。
リソグラフィで決定されているが、開口１８の径は開口
１６の径よりも縮小されている。そして、開口１８を有
する多結晶Ｓｉ膜１５、１７をマスクにしたエッチング
で接続孔２１を形成しているので、リソグラフィの限界
解像度よりも微細な接続孔２１を形成することができ
る。
【０００７】
【発明が解決しようとする課題】ところが、接続孔２１
を形成するためのＳｉＮ膜１４及びＳｉＯ2 膜１３のエ
ッチングに伴って、マスクである多結晶Ｓｉ膜１５、１
７もある程度はエッチングされ、特に多結晶Ｓｉ膜１
５、１７の肩部が後退する。この結果、図２（ｃ）と図
２（ｄ）との比較からも明らかな様に、多結晶Ｓｉ膜１
５の上面近傍における開口１８の径が広がる。
を形成するためのＳｉＮ膜１４及びＳｉＯ2 膜１３のエ
ッチングに伴って、マスクである多結晶Ｓｉ膜１５、１
７もある程度はエッチングされ、特に多結晶Ｓｉ膜１
５、１７の肩部が後退する。この結果、図２（ｃ）と図
２（ｄ）との比較からも明らかな様に、多結晶Ｓｉ膜１
５の上面近傍における開口１８の径が広がる。
【０００８】このため、図２（ｅ）に示した様に、接続
孔２１を形成した後に堆積させた多結晶Ｓｉ膜２２のう
ちで接続孔２１の上方の部分に深い凹部２４が形成され
る。その結果、図２（ｆ）に示した様に、ＳｉＮ膜１４
上の多結晶Ｓｉ膜１５、１７が除去されるまで多結晶Ｓ
ｉ膜２２、１７、１５の全面をエッチバックして接続孔
２１内に形成したプラグ２３の上面がその周囲よりも低
く且つその差であるプラグロス量の多いプラグロス２５
が発生する。
孔２１を形成した後に堆積させた多結晶Ｓｉ膜２２のう
ちで接続孔２１の上方の部分に深い凹部２４が形成され
る。その結果、図２（ｆ）に示した様に、ＳｉＮ膜１４
上の多結晶Ｓｉ膜１５、１７が除去されるまで多結晶Ｓ
ｉ膜２２、１７、１５の全面をエッチバックして接続孔
２１内に形成したプラグ２３の上面がその周囲よりも低
く且つその差であるプラグロス量の多いプラグロス２５
が発生する。
【０００９】この様にプラグロス量の多いプラグロス２
５が発生すると、その後にＳｉＮ膜１４上に形成する配
線（図示せず）とプラグ２３とを確実に接続することが
容易ではなく、半導体装置を高い歩留りで製造すること
が困難である。
５が発生すると、その後にＳｉＮ膜１４上に形成する配
線（図示せず）とプラグ２３とを確実に接続することが
容易ではなく、半導体装置を高い歩留りで製造すること
が困難である。
【００１０】これに対して、厚い多結晶Ｓｉ膜２２を堆
積させると、この多結晶Ｓｉ膜２２には凹部２４が形成
されにくくて、プラグロス２５のプラグロス量も少なく
なる。しかし、多結晶Ｓｉ膜２２が厚いと、その厚さの
ばらつきも多く、多結晶Ｓｉ膜２２のエッチバック等に
おける加工余裕が小さくなる。
積させると、この多結晶Ｓｉ膜２２には凹部２４が形成
されにくくて、プラグロス２５のプラグロス量も少なく
なる。しかし、多結晶Ｓｉ膜２２が厚いと、その厚さの
ばらつきも多く、多結晶Ｓｉ膜２２のエッチバック等に
おける加工余裕が小さくなる。
【００１１】このため、何れにしても、図２に示した一
従来例では、半導体装置を高い歩留りで製造することが
困難であった。従って、本願の発明は、プラグで埋めら
れるべき接続孔を有する半導体装置を高い歩留りで製造
することができる接続孔の形成方法を提供することを目
的としている。
従来例では、半導体装置を高い歩留りで製造することが
困難であった。従って、本願の発明は、プラグで埋めら
れるべき接続孔を有する半導体装置を高い歩留りで製造
することができる接続孔の形成方法を提供することを目
的としている。
【００１２】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、第１の膜から成る先細り状の柱体を層
間絶縁膜上に形成する工程と、前記柱体の上底面を露出
させた状態でこの柱体を埋没させる第２の膜を前記層間
絶縁膜上に形成する工程と、前記第２の膜をマスクにし
て前記柱体を異方的にエッチングして、この柱体の外側
面を覆っている前記第２の膜の内側面に、前記第１の膜
から成る筒状の側壁スペーサを形成する工程と、前記第
２の膜の除去速度よりも前記第１の膜の除去速度の方が
遅く且つこれら第１及び第２の膜をマスクにしたエッチ
ングで、前記層間絶縁膜のうちで前記側壁スペーサに囲
まれている部分に接続孔を形成する工程とを具備するこ
とを特徴としている。
置の製造方法は、第１の膜から成る先細り状の柱体を層
間絶縁膜上に形成する工程と、前記柱体の上底面を露出
させた状態でこの柱体を埋没させる第２の膜を前記層間
絶縁膜上に形成する工程と、前記第２の膜をマスクにし
て前記柱体を異方的にエッチングして、この柱体の外側
面を覆っている前記第２の膜の内側面に、前記第１の膜
から成る筒状の側壁スペーサを形成する工程と、前記第
２の膜の除去速度よりも前記第１の膜の除去速度の方が
遅く且つこれら第１及び第２の膜をマスクにしたエッチ
ングで、前記層間絶縁膜のうちで前記側壁スペーサに囲
まれている部分に接続孔を形成する工程とを具備するこ
とを特徴としている。
【００１３】請求項１に係る接続孔の形成方法では、第
１の膜から成る柱体を先細り状にするので、第２の膜内
に柱体を埋没させても、第２の膜をマスクにした異方的
なエッチングで、第１の膜から成る筒状の側壁スペーサ
を第２の膜の内側面に形成することができる。
１の膜から成る柱体を先細り状にするので、第２の膜内
に柱体を埋没させても、第２の膜をマスクにした異方的
なエッチングで、第１の膜から成る筒状の側壁スペーサ
を第２の膜の内側面に形成することができる。
【００１４】そして、第１及び第２の膜をマスクにした
エッチングで層間絶縁膜に接続孔を形成する際に、第２
の膜の除去速度よりも第１の膜の除去速度を遅くするの
で、第１の膜から成る筒状の側壁スペーサが第２の膜か
ら突出する。このため、接続孔を形成するためのエッチ
ングによって第１の膜の特に先端部がエッチングされて
も、第１の膜の先端部における開口径は筒状の側壁スペ
ーサの径よりも大きくならない。
エッチングで層間絶縁膜に接続孔を形成する際に、第２
の膜の除去速度よりも第１の膜の除去速度を遅くするの
で、第１の膜から成る筒状の側壁スペーサが第２の膜か
ら突出する。このため、接続孔を形成するためのエッチ
ングによって第１の膜の特に先端部がエッチングされて
も、第１の膜の先端部における開口径は筒状の側壁スペ
ーサの径よりも大きくならない。
【００１５】請求項２に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記層
間絶縁膜上に堆積させた前記第１の膜に対する選択的且
つ異方的なドライエッチングによって前記柱体を形成す
ることを特徴としている。
請求項１に係る半導体装置の製造方法において、前記層
間絶縁膜上に堆積させた前記第１の膜に対する選択的且
つ異方的なドライエッチングによって前記柱体を形成す
ることを特徴としている。
【００１６】請求項２に係る接続孔の形成方法では、異
方的なドライエッチングによって先細り状の柱体を形成
するが、異方的なドライエッチングではそのエッチング
ガスを選択することによって先細り形状を容易に制御す
ることができるので、第１の膜から成る筒状の側壁スペ
ーサを第２の膜の内側面に容易に形成することができ
る。
方的なドライエッチングによって先細り状の柱体を形成
するが、異方的なドライエッチングではそのエッチング
ガスを選択することによって先細り形状を容易に制御す
ることができるので、第１の膜から成る筒状の側壁スペ
ーサを第２の膜の内側面に容易に形成することができ
る。
【００１７】請求項３に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記接
続孔を形成する前に前記側壁スペーサの内側面に更に側
壁スペーサを形成する工程を具備することを特徴として
いる。
請求項１に係る半導体装置の製造方法において、前記接
続孔を形成する前に前記側壁スペーサの内側面に更に側
壁スペーサを形成する工程を具備することを特徴として
いる。
【００１８】請求項３に係る接続孔の形成方法では、第
２の膜の内側面に側壁スペーサを多重に形成するので、
単一の側壁スペーサしか形成しない場合に比べて、側壁
スペーサに囲まれる領域を狭くすることができる。
２の膜の内側面に側壁スペーサを多重に形成するので、
単一の側壁スペーサしか形成しない場合に比べて、側壁
スペーサに囲まれる領域を狭くすることができる。
【００１９】
【発明の実施の形態】以下、本願の発明の一実施形態
を、図１を参照しながら説明する。本実施形態では、図
１（ａ）に示す様に、Ｓｉ基板３１の表面にＬＯＣＯＳ
法で素子分離用のＳｉＯ2 膜３２を形成し、不純物を含
まない厚さ３５０ｎｍ程度のＳｉＯ2 膜３３と厚さ１０
０ｎｍ程度のＳｉＮ膜３４とを順次に堆積させて層間絶
縁膜を形成する。
を、図１を参照しながら説明する。本実施形態では、図
１（ａ）に示す様に、Ｓｉ基板３１の表面にＬＯＣＯＳ
法で素子分離用のＳｉＯ2 膜３２を形成し、不純物を含
まない厚さ３５０ｎｍ程度のＳｉＯ2 膜３３と厚さ１０
０ｎｍ程度のＳｉＮ膜３４とを順次に堆積させて層間絶
縁膜を形成する。
【００２０】その後、リンを含む厚さ３００ｎｍ程度の
多結晶Ｓｉ膜３５をＳｉＮ膜３４上の全面に堆積させ、
ＳｉＮ膜３４上にレジスト（図示せず）を塗布する。そ
して、レジストのうちで接続孔を形成すべき部分のみを
リソグラフィで残し、下記の条件で、レジストをマスク
にすると共にＳｉＮ膜３４をストッパにして多結晶Ｓｉ
膜３５を異方的にドライエッチングした後、レジストを
剥離する。
多結晶Ｓｉ膜３５をＳｉＮ膜３４上の全面に堆積させ、
ＳｉＮ膜３４上にレジスト（図示せず）を塗布する。そ
して、レジストのうちで接続孔を形成すべき部分のみを
リソグラフィで残し、下記の条件で、レジストをマスク
にすると共にＳｉＮ膜３４をストッパにして多結晶Ｓｉ
膜３５を異方的にドライエッチングした後、レジストを
剥離する。
【００２１】多結晶Ｓｉ膜のエッチング条件 ガス系：Ｃｌ2 ／Ｏ2 ＝７５／６ｓｃｃｍ 反応室圧力：４００ｍＰａ 高周波電力：３０Ｗ
【００２２】この条件では、エッチングの進行と同時に
ＳｉＣｌＯ系のエッチング生成物が多結晶Ｓｉ膜３５の
側面に付着して、多結晶Ｓｉ膜３５が先細り状の柱体に
なる。なお、Ｏ2 の流量を増加させればエッチング生成
物も増加するので、Ｏ2 の流量を制御することによっ
て、多結晶Ｓｉ膜３５の先細り形状を容易に制御するこ
とができる。
ＳｉＣｌＯ系のエッチング生成物が多結晶Ｓｉ膜３５の
側面に付着して、多結晶Ｓｉ膜３５が先細り状の柱体に
なる。なお、Ｏ2 の流量を増加させればエッチング生成
物も増加するので、Ｏ2 の流量を制御することによっ
て、多結晶Ｓｉ膜３５の先細り形状を容易に制御するこ
とができる。
【００２３】次に、図１（ｂ）に示す様に、不純物を含
まない厚さ４００ｎｍ程度のＳｉＯ2 膜３６を堆積さ
せ、図１（ｃ）に示す様に、時間を固定した化学的機械
的研磨等でＳｉＯ2 膜３６の表面を平坦化して、多結晶
Ｓｉ膜３５の上底面を露出させる。
まない厚さ４００ｎｍ程度のＳｉＯ2 膜３６を堆積さ
せ、図１（ｃ）に示す様に、時間を固定した化学的機械
的研磨等でＳｉＯ2 膜３６の表面を平坦化して、多結晶
Ｓｉ膜３５の上底面を露出させる。
【００２４】次に、図１（ｄ）に示す様に、下記の条件
で多結晶Ｓｉ膜３５を異方的にドライエッチングして、
多結晶Ｓｉ膜３５の外側面を覆っているＳｉＯ2 膜３６
の内側面に、多結晶Ｓｉ膜３５から成る筒状の側壁スペ
ーサを形成する。つまり、柱状の多結晶Ｓｉ膜３５の軸
部に開口３７を形成する。
で多結晶Ｓｉ膜３５を異方的にドライエッチングして、
多結晶Ｓｉ膜３５の外側面を覆っているＳｉＯ2 膜３６
の内側面に、多結晶Ｓｉ膜３５から成る筒状の側壁スペ
ーサを形成する。つまり、柱状の多結晶Ｓｉ膜３５の軸
部に開口３７を形成する。
【００２５】多結晶Ｓｉ膜のエッチング条件 ガス系：Ｃｌ2 ／Ｈｅ＝２００／１００ｓｃｃｍ 反応室圧力：１Ｐａ 高周波電力：８０Ｗ
【００２６】この条件では、ＳｉＯ2 に対する多結晶Ｓ
ｉのエッチング選択比が２０程度であるので、ＳｉＯ2
膜３６がエッチングのマスクになっている。また、Ｓｉ
Ｎに対する多結晶Ｓｉのエッチング選択比が１０以上で
あるので、ＳｉＮ膜３４がエッチングのストッパになっ
ているが、ＳｉＮ膜３４が必ずしもエッチングのストッ
パになる必要はない。次に、図１（ｅ）に示す様に、下
記の条件でＳｉＮ膜３４をエッチングする。
ｉのエッチング選択比が２０程度であるので、ＳｉＯ2
膜３６がエッチングのマスクになっている。また、Ｓｉ
Ｎに対する多結晶Ｓｉのエッチング選択比が１０以上で
あるので、ＳｉＮ膜３４がエッチングのストッパになっ
ているが、ＳｉＮ膜３４が必ずしもエッチングのストッ
パになる必要はない。次に、図１（ｅ）に示す様に、下
記の条件でＳｉＮ膜３４をエッチングする。
【００２７】ＳｉＮ膜のエッチング条件 ガス系：ＣＨＦ3 ／ＣＯ＝２０／１８０ｓｃｃｍ 反応室圧力：４Ｐａ 高周波電力：１３００Ｗ
【００２８】この条件では、多結晶Ｓｉに対するＳｉＮ
のエッチング選択比が４０程度であり、多結晶Ｓｉ膜３
５がエッチングのマスクになって、ＳｉＮ膜３４のうち
で開口３７内に露出している部分がエッチングされる。
その後、下記の条件でＳｉＯ2 膜３３をエッチングす
る。
のエッチング選択比が４０程度であり、多結晶Ｓｉ膜３
５がエッチングのマスクになって、ＳｉＮ膜３４のうち
で開口３７内に露出している部分がエッチングされる。
その後、下記の条件でＳｉＯ2 膜３３をエッチングす
る。
【００２９】ＳｉＯ2 膜のエッチング条件 ガス系：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2 ＝１５／１５０／
３００／７ｓｃｃｍ 反応室圧力：４Ｐａ 高周波電力：１５００Ｗ
３００／７ｓｃｃｍ 反応室圧力：４Ｐａ 高周波電力：１５００Ｗ
【００３０】この条件では、多結晶Ｓｉに対するＳｉＯ
2 のエッチング選択比が１３程度であり、ＳｉＮに対す
るＳｉＯ2 のエッチング選択比が４程度である。また、
ＳｉＯ2 膜３３のエッチングと同時にＳｉＯ2 膜３６も
エッチングされる。更に、ＳｉＮ膜３４上に残っている
ＳｉＯ2 膜３６の厚さを３００ｎｍとし、ＳｉＯ2 膜３
３に対して３０％のオーバエッチングを行うことにす
る。
2 のエッチング選択比が１３程度であり、ＳｉＮに対す
るＳｉＯ2 のエッチング選択比が４程度である。また、
ＳｉＯ2 膜３３のエッチングと同時にＳｉＯ2 膜３６も
エッチングされる。更に、ＳｉＮ膜３４上に残っている
ＳｉＯ2 膜３６の厚さを３００ｎｍとし、ＳｉＯ2 膜３
３に対して３０％のオーバエッチングを行うことにす
る。
【００３１】すると、ＳｉＯ2 膜３３の厚さが３５０ｎ
ｍ程度であるので、開口３７内に露出していない部分の
ＳｉＮ膜３４を残して、このＳｉＮ膜３４下のＳｉＯ2
膜３３のエッチングを防止するために必要なＳｉＮ膜３
４の厚さは、（３５０×１．３−３００）／４の計算か
ら、４０ｎｍ程度である。そして、エッチング時のその
他の余裕や加工のし易さ等を考慮して、本実施形態で
は、ＳｉＮ膜３４の厚さを既述の様に１００ｎｍ程度に
している。
ｍ程度であるので、開口３７内に露出していない部分の
ＳｉＮ膜３４を残して、このＳｉＮ膜３４下のＳｉＯ2
膜３３のエッチングを防止するために必要なＳｉＮ膜３
４の厚さは、（３５０×１．３−３００）／４の計算か
ら、４０ｎｍ程度である。そして、エッチング時のその
他の余裕や加工のし易さ等を考慮して、本実施形態で
は、ＳｉＮ膜３４の厚さを既述の様に１００ｎｍ程度に
している。
【００３２】以上の様なＳｉＮ膜３４及びＳｉＯ2 膜３
３に対するエッチングによって、開口３７に連なってＳ
ｉ基板３１に達する接続孔３８を形成する。なお、接続
孔３８を形成するためのエッチングでＳｉＮ膜３４上か
らＳｉＯ2 膜３６を除去しているが、ＳｉＮ膜３４上に
ＳｉＯ2 膜３６が残っても特に支障はない。
３に対するエッチングによって、開口３７に連なってＳ
ｉ基板３１に達する接続孔３８を形成する。なお、接続
孔３８を形成するためのエッチングでＳｉＮ膜３４上か
らＳｉＯ2 膜３６を除去しているが、ＳｉＮ膜３４上に
ＳｉＯ2 膜３６が残っても特に支障はない。
【００３３】次に、図１（ｆ）に示す様に、リンを含む
厚さ２００ｎｍ程度の多結晶Ｓｉ膜４１を堆積させ、図
１（ｇ）に示す様に、ＳｉＮ膜３４上の多結晶Ｓｉ膜４
１が除去されるまで多結晶Ｓｉ膜４１の全面をエッチバ
ックして、多結晶Ｓｉ膜４１から成るプラグ４２を接続
孔３８内に形成する。
厚さ２００ｎｍ程度の多結晶Ｓｉ膜４１を堆積させ、図
１（ｇ）に示す様に、ＳｉＮ膜３４上の多結晶Ｓｉ膜４
１が除去されるまで多結晶Ｓｉ膜４１の全面をエッチバ
ックして、多結晶Ｓｉ膜４１から成るプラグ４２を接続
孔３８内に形成する。
【００３４】以上の様な実施形態でも、接続孔３８を形
成するためのＳｉＮ膜３４及びＳｉＯ2 膜３３のエッチ
ングに伴って、マスクである多結晶Ｓｉ膜３５の特に先
端部がある程度はエッチングされる。しかし、多結晶Ｓ
ｉ膜３５が筒状であるので、多結晶Ｓｉ膜３５の先端部
がエッチングされても、開口３７の径は筒状の多結晶Ｓ
ｉ膜３５の径よりも大きくならない。
成するためのＳｉＮ膜３４及びＳｉＯ2 膜３３のエッチ
ングに伴って、マスクである多結晶Ｓｉ膜３５の特に先
端部がある程度はエッチングされる。しかし、多結晶Ｓ
ｉ膜３５が筒状であるので、多結晶Ｓｉ膜３５の先端部
がエッチングされても、開口３７の径は筒状の多結晶Ｓ
ｉ膜３５の径よりも大きくならない。
【００３５】このため、図１（ｆ）に示した様に、プラ
グ４２を形成するために、図２に示した一従来例におけ
る多結晶Ｓｉ膜２２と同じ厚さの多結晶Ｓｉ膜４１を堆
積させても、接続孔３８の上方における多結晶Ｓｉ膜４
１の凹部４３が浅く、図１（ｇ）に示した様に、プラグ
ロス４４のプラグロス量が少ない。
グ４２を形成するために、図２に示した一従来例におけ
る多結晶Ｓｉ膜２２と同じ厚さの多結晶Ｓｉ膜４１を堆
積させても、接続孔３８の上方における多結晶Ｓｉ膜４
１の凹部４３が浅く、図１（ｇ）に示した様に、プラグ
ロス４４のプラグロス量が少ない。
【００３６】なお、図１（ｇ）に示した様に、プラグ４
２を形成した後も多結晶Ｓｉ膜３５、４１から成る凸部
がＳｉＮ膜３４上に残るが、ＤＲＡＭのメモリセルにお
ける記憶ノード電極やＤＲＡＭ以外の半導体装置におけ
る配線の一部等としてこの凸部を利用することができる
ので、この凸部が残っても特に支障はない。
２を形成した後も多結晶Ｓｉ膜３５、４１から成る凸部
がＳｉＮ膜３４上に残るが、ＤＲＡＭのメモリセルにお
ける記憶ノード電極やＤＲＡＭ以外の半導体装置におけ
る配線の一部等としてこの凸部を利用することができる
ので、この凸部が残っても特に支障はない。
【００３７】また、図１（ｄ）に示した様に、開口３７
の形成に際して、この開口３７の底部における径が柱状
の多結晶Ｓｉ膜３５の上底面における径よりも小さくな
っており、後に、開口３７に連なる接続孔３８を形成す
るので、図２に示した一従来例と同様に、リソグラフィ
の限界解像度よりも微細な接続孔３８を形成することが
できる。
の形成に際して、この開口３７の底部における径が柱状
の多結晶Ｓｉ膜３５の上底面における径よりも小さくな
っており、後に、開口３７に連なる接続孔３８を形成す
るので、図２に示した一従来例と同様に、リソグラフィ
の限界解像度よりも微細な接続孔３８を形成することが
できる。
【００３８】しかも、開口３７及び接続孔３８の径が十
分には小さくなければ、図１（ｄ）の状態から、不純物
を含む多結晶Ｓｉ膜（図示せず）を堆積させ且つ多結晶
Ｓｉ膜の全面をエッチバックし、この多結晶Ｓｉ膜から
成る側壁スペーサを開口３７内に形成してもよい。この
様にすれば、側壁スペーサに囲まれる領域を更に狭くす
ることができるので、更に微細な接続孔３８を形成する
ことができる。
分には小さくなければ、図１（ｄ）の状態から、不純物
を含む多結晶Ｓｉ膜（図示せず）を堆積させ且つ多結晶
Ｓｉ膜の全面をエッチバックし、この多結晶Ｓｉ膜から
成る側壁スペーサを開口３７内に形成してもよい。この
様にすれば、側壁スペーサに囲まれる領域を更に狭くす
ることができるので、更に微細な接続孔３８を形成する
ことができる。
【００３９】更に、上述の実施形態では多結晶Ｓｉ膜４
１でプラグ４２を形成しているが、他の材料から成る膜
でプラグ４２を形成してもよく、例えば、高温の熱処理
によるＳｉ基板３１との反応がなければ、タングステン
等の金属でプラグ４２を形成してもよい。
１でプラグ４２を形成しているが、他の材料から成る膜
でプラグ４２を形成してもよく、例えば、高温の熱処理
によるＳｉ基板３１との反応がなければ、タングステン
等の金属でプラグ４２を形成してもよい。
【００４０】
【発明の効果】請求項１に係る接続孔の形成方法では、
第１の膜の先端部における開口径は筒状の側壁スペーサ
の径よりも大きくならないので、接続孔を埋めるプラグ
を形成するための導電膜を堆積させ且つこの導電膜が薄
くても、接続孔の上方の導電膜に凹部が形成されにく
い。
第１の膜の先端部における開口径は筒状の側壁スペーサ
の径よりも大きくならないので、接続孔を埋めるプラグ
を形成するための導電膜を堆積させ且つこの導電膜が薄
くても、接続孔の上方の導電膜に凹部が形成されにく
い。
【００４１】このため、導電膜の全面をエッチバックし
てプラグを形成してもプラグロス量が少なく、その後に
形成する配線とプラグとを確実に接続することができ
る。しかも、薄い導電膜では厚さのばらつきが少なくて
エッチバック等における加工余裕が大きい。従って、接
続孔を有する半導体装置を高い歩留りで製造することが
できる。
てプラグを形成してもプラグロス量が少なく、その後に
形成する配線とプラグとを確実に接続することができ
る。しかも、薄い導電膜では厚さのばらつきが少なくて
エッチバック等における加工余裕が大きい。従って、接
続孔を有する半導体装置を高い歩留りで製造することが
できる。
【００４２】請求項２に係る接続孔の形成方法では、第
１の膜から成る筒状の側壁スペーサを第２の膜の内側面
に容易に形成することができるので、接続孔を有する半
導体装置を更に高い歩留りで製造することができる。
１の膜から成る筒状の側壁スペーサを第２の膜の内側面
に容易に形成することができるので、接続孔を有する半
導体装置を更に高い歩留りで製造することができる。
【００４３】請求項３に係る接続孔の形成方法では、側
壁スペーサに囲まれる領域を狭くすることができるの
で、微細な接続孔を有する集積度の高い半導体装置を製
造することができる。
壁スペーサに囲まれる領域を狭くすることができるの
で、微細な接続孔を有する集積度の高い半導体装置を製
造することができる。
【図１】本願の発明の一実施形態を工程順に示す側断面
図である。
図である。
【図２】本願の発明の一従来例を工程順に示す側断面図
である。
である。
３３…ＳｉＯ2 膜（層間絶縁膜）、３４…ＳｉＮ膜（層
間絶縁膜）、３５…多結晶Ｓｉ膜（第１の膜）、３６…
ＳｉＯ2 膜（第２の膜）、３８…接続孔
間絶縁膜）、３５…多結晶Ｓｉ膜（第１の膜）、３６…
ＳｉＯ2 膜（第２の膜）、３８…接続孔
Claims (3)
- 【請求項１】 第１の膜から成る先細り状の柱体を層間
絶縁膜上に形成する工程と、 前記柱体の上底面を露出させた状態でこの柱体を埋没さ
せる第２の膜を前記層間絶縁膜上に形成する工程と、 前記第２の膜をマスクにして前記柱体を異方的にエッチ
ングして、この柱体の外側面を覆っている前記第２の膜
の内側面に、前記第１の膜から成る筒状の側壁スペーサ
を形成する工程と、 前記第２の膜の除去速度よりも前記第１の膜の除去速度
の方が遅く且つこれら第１及び第２の膜をマスクにした
エッチングで、前記層間絶縁膜のうちで前記側壁スペー
サに囲まれている部分に接続孔を形成する工程とを具備
することを特徴とする接続孔の形成方法。 - 【請求項２】 前記層間絶縁膜上に堆積させた前記第１
の膜に対する選択的且つ異方的なドライエッチングによ
って前記柱体を形成することを特徴とする請求項１記載
の接続孔の形成方法。 - 【請求項３】 前記接続孔を形成する前に前記側壁スペ
ーサの内側面に更に側壁スペーサを形成する工程を具備
することを特徴とする請求項１記載の接続孔の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22106897A JPH1154622A (ja) | 1997-08-01 | 1997-08-01 | 接続孔の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22106897A JPH1154622A (ja) | 1997-08-01 | 1997-08-01 | 接続孔の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154622A true JPH1154622A (ja) | 1999-02-26 |
Family
ID=16760997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22106897A Pending JPH1154622A (ja) | 1997-08-01 | 1997-08-01 | 接続孔の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021100093A (ja) * | 2019-12-20 | 2021-07-01 | 東京エレクトロン株式会社 | エッチング方法、基板処理装置、及び基板処理システム |
-
1997
- 1997-08-01 JP JP22106897A patent/JPH1154622A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021100093A (ja) * | 2019-12-20 | 2021-07-01 | 東京エレクトロン株式会社 | エッチング方法、基板処理装置、及び基板処理システム |
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