JPH1153889A

JPH1153889A - 半導体記憶装置

Info

Publication number: JPH1153889A
Application number: JP9220888A
Authority: JP
Inventors: Hiroisa Nakamura; 博功中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-08-01
Filing date: 1997-08-01
Publication date: 1999-02-26
Anticipated expiration: 2017-08-01
Also published as: JP3161378B2

Abstract

(57)【要約】【課題】しきい値電圧の状態、電源電圧Ｖｃｃ、温度等
のワースト条件時の動作状態を知り、その状態に相当し
たデータ取り込みタイミングでデータを取り込むことを
可能とし、高速かつ正確に動作させるしきい値電圧検出
補正回路を備えた半導体記憶装置の提供。【解決手段】拡散によるしきい値電圧の依存性の少ない
ノンドープトランジスタと通常のＮｃｈもしくはＰｃｈ
トランジスタとを流れる電流とを比較することによりし
きい値電圧の出来を知り、その結果をＡＴＤのパルス幅
等にフィードバックし動作マージンの最適化を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に半導体記憶装置における記憶保持される信号
の読み出し等に用いられＣＭＯＳトランジスタで構成さ
れたしきい値電圧のばらつき検出補正回路に関する。

【０００２】

【従来の技術】図１１は、従来の半導体記憶装置のデー
タ読み出し回路の構成の一例を示すブロック図である。
図１１を参照すると、アドレスバッファ８０１、アドレ
ス入力の変化を検出するアドレス遷移検出回路（以下
「ＡＴＤ回路」という）８０２、データラッチタイミン
グを決めるラッチパルス生成器８０３、データラッチ回
路８０４、メインセルのデータをセンシングするセンス
アンプ８０６、データを出力する出力バッファ８０５か
らなる。

【０００３】図１２は、図１１に示したデータ読み出し
回路の動作を説明するためのタイミング図であり、図１
１の〜の信号波形を示す図である。なお、図１２の
※２の部分を拡大して示した波形図を図２１、図２２に
示す。図１２に示すように、アドレスが入力されるとア
ドレス変化を検知してＡＴＤパルスを発生し、その信
号からデータ取り込みタイミングを決めるラッチパルス
を生成する。

【０００４】一方、アドレスの入力からそのアドレスに
相当するメインセルのデータをセンスアンプ８０６によ
りセンシングする。このデータをラッチパルスがＬｏ
ｗの期間にラッチし、そのデータを出力バッファ８０５
からデータ出力として出力する。

【０００５】図１３は、従来のセンスアンプ８０６の概
略構成を示す図である。Ｍ１０１、Ｍ１０２はメモリセ
ルであり、読み出し動作時には、それぞれソースをグラ
ンド、ドレインをビット線ＢＬ１０１、ゲートをそれぞ
れワード線ＷＬ１０１、１０２に接続している。Ｒ１０
１はリファレンスセルでメインセルと同様にソースをグ
ランド、ドレインをビット線ＢＬ１０２に接続している
が、ゲートには定電圧Ｖ１０２を印加しており一定の電
流が流れるようになっている。ビット線は、それぞれフ
ィードバックＮＯＲ回路Ｆ１０１、Ｆ１０２に接続して
おり、これはＮｃｈトランジスタＮ１０１、Ｎ１０２と
インバータＩＮＶ１０１、ＩＮＶ１０２から構成され、
メモリセル、リファレンスセルのドレインに印加する電
圧が一定になるように制御している。

【０００６】Ｐ１０１、Ｐ１０２は負荷トランジスタで
ありＰｃｈトランジスタからなりゲートとソースをそれ
ぞれＦ１０１、Ｆ１０２のＮｃｈトランジスタＮ１０
１、Ｎ１０２のドレインに接続しドレインをＶｃｃに接
続している。

【０００７】Ｓ．Ａ１０１はセンスアンプであり、Ｆ１
０１、１０２のＮｃｈトランジスタＮ１０１、Ｎ１０２
のドレインの電圧を比較し、メモリセルのＯＮ、ＯＦＦ
を検出している。

【０００８】図１３に示したセンスアンプの動作につい
て説明すると、リファレンスセルのゲートに定電圧Ｖ１
０２、ドレインにフィードバックＮＯＲ回路Ｆ１０２を
接続しているため、しきい値電圧、電源電圧Ｖｃｃ、温
度には依存するがほぼ一定の電流が流れる。メインセル
側も同様な構成になっているが、ゲートにはＶｃｃ電源
電圧またはそれを昇圧した定電圧Ｖ１０１を印加してい
る。ＯＦＦセルは、しきい値電圧が高いため電流が流れ
ず、ＯＮセルはしきい値電圧が低く電流が流れる仕組み
になっている。

【０００９】センスアンプＳ．Ａ１０１への入力電圧
は、セルを流れる電流に依存し、電流が流れると低電
圧、流れないと高電圧が印加される。この入力電圧とリ
ファレンスセル側の入力電圧を比較することにより、セ
ンスアンプＳ．Ａ１０１にて、ＯＮ，ＯＦＦ判定を行っ
ている。

【００１０】センスアンプの動作は上記のようである
が、実際、ビット線は非常に長く、このため寄生の抵
抗、容量が存在する。またセルのドレインにもＰＮ接合
による寄生容量が存在する。

【００１１】このため、電源電圧Ｖｃｃが低くなると、
及び高温にて、センスアンプ自身の各ノードの確定スピ
ードはより遅くなる。また、しきい値電圧の出来によっ
てもスピードは左右される。Ｎｃｈトランジスタのしき
い値電圧が高くなると、フィードバックＮＯＲ回路の能
力が低下するため、スピードは遅くなる。同様に、Ｐｃ
ｈトランジスタのしきい値電圧もフィードバックＮＯＲ
回路、負荷トランジスタの能力に影響し、スピードを遅
くする要因である。

【００１２】図１４は、ＡＴＤパルスジェネレータ回路
８０２の回路構成の一例を示す図である。ＡＴＤパルス
ジェネレータ回路８０２は、アドレスの変化を検知して
ワンショットパルスを発生するものであり、アドレス入
力信号とアドレス入力信号を複数個のインバータを接続
した遅延回路１１１により遅延させた信号をそれぞれ２
入力のＮＯＲ回路ＮＯＲ１１１とＮＡＮＤ回路ＮＡＮＤ
１１１に入力する。ＮＯＲ回路ＮＯＲ１１１の出力にイ
ンバータＩＮＶ１１１を通したものとＮＡＮＤ回路ＮＡ
ＮＤ１１１の出力を２入力のＮＡＮＤ回路ＮＡＮＤ１１
２に入力し、その出力を遅延回路１１２を通すような構
成とされている。

【００１３】パルス作成は２つ目のＮＡＮＤ回路ＮＡＮ
Ｄ１１２までで行っており、遅延回路１１１、１１２は
パルス幅を調節する。図１５は、図１４に示したＡＴＤ
パルスジェネレータ回路の動作を説明するためのタイミ
ング波形図であり、図１４の各ノードの信号波形を示し
たものであり、アドレス入力波形がＡＴＤＩＮ１１１、
遅延回路１１１の出力が１１１、ＮＯＲ回路ＮＯＲ１１
１、ＮＡＮＤ回路ＮＡＮＤ１１１の出力がそれぞれ１１
２、１１３、ＡＴＤパルスの波形がＡＴＤＯＵＴ１１１
である。

【００１４】図１６、図１７、図１８は、上記したセン
スアンプ回路８０６によるデータ確定スピード及びＡＴ
Ｄパルスジェネレータ回路８０２に依存するデータラッ
チ時間のしきい値電圧、電源電圧Ｖｃｃ、温度依存性を
それぞれ示す図である。

【００１５】センスアンプデータ確定等のアナログ回路
における依存性とデータラッチ回路等のディジタル回路
における依存性は、図１６、図１７、図１８に示すよう
に、異なっている。このため、センスアンプのデータ確
定タイミングとそのデータをラッチするタイミングがず
れ、誤動作を起こす可能性がある。

【００１６】前記のような問題点を除去するために、図
１９に示すようなしきい値電圧検出補正回路が、例えば
特開昭５８−１００２９４号公報に提案されている。図
１６は、上記公報に提案されるダイナミックメモリにお
ける差動型センス回路の構成を示すもので、Ｎ１６１，
Ｎ１６２はセンス用のＮｃｈトランジスタであり、ドレ
インは相補のビット線ＢＬ１６１、ＢＬ１６２に接続さ
れている。このビット線ＢＬ１６１，ＢＬ１６２に沿っ
て、それぞれ複数個のメモリセルと、１個のダミーセル
が設けられている。

【００１７】メモリセル及びダミーセルはＭＯＳトラン
ジスタＭ１６１、Ｄ１６１及びキャパシタＣＳ１６１、
ＣＳ１６２からなり記憶情報はキャパシタに蓄えられた
電荷のかたちで保持される。ＭＯＳキャパシタＣＣ１６
１、ＣＣ１６２はゲート、ドレインのみを有するトラン
ジスタでキャパシタの役割をする。Ｎｃｈトランジスタ
Ｎ１６３，Ｎ１６４，Ｎ１６５，Ｎ１６６はそれぞれス
イッチングの役割をする。

【００１８】図２０に、図１９に示すしきい値電圧検出
補正回路の動作を説明するためのタイムチャートを示
す。時刻ｔ１までφ１６１、φ１６３にそれぞれＶＤＤ
＋Ｖ１、ＶＤＤに電圧を印加しているためＮｃｈトラン
ジスタＮ１６１，Ｎ１６２，Ｎ１６３，Ｎ１６４がそれ
ぞれＯＮし、ビット線ＢＬ１６１、ＢＬ１６２がプリチ
ャージされ、キャパシタＣＣ１６１、ＣＣ１６２に電荷
が蓄えられる。ただしＶＤＤはＨｉｇｈレベル電圧、Ｖ
１はＮ１６３，Ｎ１６４，Ｎ１６５，Ｎ１６６のしきい
値電圧以上の電圧、ＶＳＳはＬｏｗレベル電圧とする。

【００１９】次に、ｔ１後、φ１６１をＶＳＳに低下す
るとキャパシタＣＣ１６１，ＣＣ１６２の電荷がビット
線ＢＬ１６１，ＢＬ１６２に注入される。その後、信号
φ１６２をＶＤＤレベルとすると、ワード線ＷＬ１６
１、ダミーワード線ＷＬＤ１６１をプルアップレベルま
で引き上げ、平衡状態に達する。

【００２０】その後、メインセルの出力電圧及びダミー
セルの出力電圧を比較する差動増幅によってメモリセル
のＯＮ、ＯＦＦを判定している。

【００２１】この回路では、ワード線をプルアップする
ことによって、差動増幅する前のＮｃｈトランジスタＮ
１６１，Ｎ１６２の状態を等しくし、しきい値電圧の差
に依存しないセンシングが可能になる。

【００２２】この方式は、センスアンプ内のセンス用の
２つのＮＭＯＳトランジスタにおいてしきい値のばらつ
きを検出補正し、しきい値電圧のばらつきによらないセ
ンシングを行っている。しかし、拡散ロット、時季変動
等によるしきい値電圧の変動を補正するものではない。

【００２３】

【発明が解決しようとする課題】上記した従来技術は下
記記載の問題点を有している。

【００２４】第１の問題点は、しきい値電圧、温度、電
源電圧Ｖｃｃの値が変動した場合、誤動作をおこす可能
性がある、ということである。

【００２５】その理由は、ディジタル系（例えばデータ
ラッチ回路）の動作とアナログ系（例えばセンスアンプ
回路）の動作では、図１６乃至図１８に示したように、
しきい値電圧、温度、Ｖｃｃ等に対して異なる異存性を
持つためである。このため、しきい値電圧等が振れるこ
とにより、動作スピードの変化の割合がセンスアンプの
データ出力確定時間とデータ取り込み時間とで異なって
しまうため、動作マージンがなくなり、誤動作を起こす
可能性がある。

【００２６】図２１は、図１１のデータ読み出し回路に
おいて、正常動作時、図２２は誤動作時のラッチタイミ
ングの波形を示す図である（図１２の※２の部分を拡大
した図）。図２１においては、ラッチパルスのエンド
エッジの前にセンスアンプ８０６の出力データが確定
しており、正常にラッチできている。一方、誤動作時、
図２２に示すように、センスアンプ８０６のデータ確定
がラッチパルスのエンドエッジの後になっており、中
間レベルの不定センシングを行っていることがわかる。

【００２７】第２の問題点は、上述の誤動作を回避する
ために、動作マージンをもたせると、スピードを満足す
ることが出来なくなるということである。

【００２８】その理由は、動作スピードは、ラッチによ
るセンスアンプデータの取り込みに依存する、というこ
とにある。動作マージンを確保するため、ラッチパルス
のエンドエッジを遅らせることにより確実に動作するよ
うになるが、その分スピードも遅くなり、特性を満足す
ることができなくなる可能性がある。

【００２９】したがって本発明は、上述の問題点に鑑み
てなされたものであって、その目的は、しきい値電圧の
状態、電源電圧Ｖｃｃ、温度等のワースト条件時の動作
状態を知り、その状態に相当したデータ取り込みタイミ
ングでデータを取り込むことを可能とし、高速かつ正確
に動作させるしきい値電圧検出補正回路を備えた半導体
記憶装置を提供することにある。

【００３０】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、拡散によるしきい値電
圧の依存性の少ないチャネル部の基板濃度が通常のトラ
ンジスタよりも少ないトランジスタ（以下「ノンドープ
トランジスタ」という）と通常のＮｃｈトランジスタと
を流れる電流を比較することによりしきい値電圧の状態
を知り、この結果をＡＴＤ回路にフィードバックし動作
マージンの最適化を行う。

【００３１】［作用］本発明の作用について説明する
と、読み出し動作タイミングの最適化を周辺回路のトラ
ンジスタのしきい値電圧の出来を検出することにより行
う。それにより必要以上にスピードを落とすことがなく
動作マージンの最適化が可能である。

【００３２】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の実施の形
態のしきい値電圧検出回路の構成を示す図である。図１
を参照すると、本発明の実施の形態において、しきい値
電圧の検出の基準となるのがノンドープトランジスタＮ
Ｄ１１であり、ゲートに定電圧Ｖ１１を入力し、ソース
をＮｃｈトランジスタＮ１２のドレインに接続し、ドレ
インをＰｃｈトランジスタＰ１３のドレイン及びゲート
と接続している。しきい値電圧の測定に用いるＮｃｈの
トランジスタＮ１１は、ゲートに定電圧Ｖ１２を入力
し、ソースをノンドープトランジスタＮＤ１１と同様
に、ＮｃｈトランジスタＮ１２のドレインに接続し、ソ
ースをＰｃｈトランジスタＰ１４のドレインに接続して
いる。ＮｃｈトランジスタＮ１２は、ゲートをＶｃｃ、
ソースをグランドに接続している。

【００３３】ＰｃｈトランジスタＰ１３，Ｐ１４は、大
きさが同じで、ソースを電源電圧Ｖｃｃに接続し、ゲー
トを共通接続し、トランジスタＰ１３のドレイン及びノ
ンドープトランジスタのソースに接続している。Ｐｃｈ
トランジスタＰ１４のドレインはＮｃｈトランジスタＮ
１１のソース及び出力Ｏ１１に接続している。

【００３４】図１に示すように、しきい値電圧検出回路
は、ソースが共通接続され定電流源Ｎ１２に接続される
差動対トランジスタＮＤ１１，Ｎ１１、差動対の能動負
荷を構成するカレントミラー回路Ｐ１３，Ｐ１４からな
る差動増幅回路として構成されている。すなわち、この
回路の動作は、基本的に差動増幅回路で、負荷トランジ
スタＰ１３，Ｐ１４は同じ大きさで、ソースには共通の
電源電圧Ｖｃｃ、ゲートを共通にしているためそれぞれ
のソースであるノンドープトランジスタＮＤ１１及びＮ
ｃｈトランジスタＮ１１のソースには同等の電圧が印加
される。

【００３５】トランジスタＮＤ１１，Ｎ１１のゲートに
は、電圧は異なるが定電圧が印加されているため、基本
的に、それぞれのトランジスタのしきい値電圧およびゲ
ートに印加する電圧に比例した電流が流れる。

【００３６】しかし、トランジスタＮＤ１１，Ｎ１１の
ソースは共通接続されて定電流として機能するＮｃｈト
ランジスタＮ１２に接続しているため、それぞれのトラ
ンジスタＮＤ１１，Ｎ１１に流れる電流の合計は、トラ
ンジスタＮ１２の能力により制限されてしまう。このた
め、トランジスタＮＤ１１，Ｎ１１を流れる電流は、多
く流れる方は、さらに多くの電流が流れ、流れない方は
より流れなくなるため、２つのトランジスタを流れる電
流の差が増幅される。実際、しきい値電圧の出来を知る
ためには、基準のトランジスタＮＤ１１の大きさ及びゲ
ートに印加する電圧を調節し基準となる電流を決める。
そして、しきい値電圧の高低を知るためには、トランジ
スタＮ１１の電流が基準電流よりも多いか、少ないかを
比較する。

【００３７】しきい値電圧が低い場合、トランジスタＮ
１１には、多くの電流が流れ、トランジスタＮＤ１１に
は電流が流れなくなる。このため、トランジスタＮＤ１
１のドレイン、負荷トランジスタＰ１３，Ｐ１４に印加
している電圧がＨｉｇｈレベルになり、トランジスタＰ
１４はＯＦＦする。このため、出力は、Ｌｏｗレベルに
なる。

【００３８】逆に、トランジスタＮ１１のしきい値電圧
が高い場合、トランジスタＮ１１には電流が流れず、ト
ランジスタＮＤ１１に電流が多く流れるため、負荷トラ
ンジスタＰ１４はＯＮし、出力はＨｉｇｈレベルとな
る。

【００３９】しきい値電圧検出回路を用いた回路の一例
を図３、図４に示す。図３は、本発明の一実施例のＡＴ
Ｄパルスジェネレータの構成を示す図である。図４は、
図３の遅延回路３１、３２の構成の一例を示す図であ
る。図１に示したしきい値電圧検出回路によりＮｃｈト
ランジスタのしきい値電圧が高いか低いかを判断し、そ
の出力信号より、ＡＴＤパルスの幅を調節するという構
成になっている。センスアンプ出力のデータ確定スピー
ドは、データ取り込みを行うラッチパルスエンドよりも
しきい値電圧の依存性が大きい。このため、しきい値電
圧が高くできていると、データ確定前にデータを取り込
むため誤ラッチになる。

【００４０】そこで、しきい値電圧が高くできていると
判断した場合（しきい値電圧検出回路の出力がＨｉｇ
ｈ）、ＡＴＤパルスジェネレータの遅延回路のインバー
タの段数を増やすことにより、ラッチパルスの幅が長く
なりデータ取り込み時間が遅くなるため、正確に読みと
り動作を行うことが可能になる。一方、しきい値電圧が
低い場合、ＡＴＤパルスジェネレータの遅延回路のイン
バータの段数が少ないものを使用する。データ読みとり
マージンが確保出来る場合はスピードを落すことなく読
み出し動作を行う。

【００４１】図２は、遅延回路変更後のセンスアンプデ
ータ確定スピード及びデータラッチスピードのしきい値
電圧依存性を示す図である。ラッチ回路を切り替えるこ
とにより、しきい値電圧の低い領域では、遅延の少ない
回路を選択する。またしきい値電圧の高い領域では、遅
延をつけスピードを遅くし、確実に動作するように変更
する。これにより、確実な動作を保証し、適切なスピー
ドにて動作させることが可能である。

【００４２】本発明の実施の形態のしきい値電圧検出補
正回路は、テストモードで、ウエハーテストもしくは選
別工程にて行う。このため、スピード、動作マージンの
最適化を行ったサンプルの出荷が可能である。スピー
ド、動作マージンの最適化を行う遅延回路の選択は、従
来通り、ヒューズセルによる切替により行う。

【００４３】なお読み出しのマージンは温度、電源電圧
Ｖｃｃにも依存しているので、このしきい値電圧の検出
は読み出しマージンのなくなる方向である電源電圧ＶＣ
Ｃ高、温度高の条件で行うのがよい。

【００４４】しかし、温度、電源電圧Ｖｃｃ、しきい値
電圧の読み出し動作に関する依存性は、回路構成によっ
て異なるため、ワースト条件の評価も回路によって必要
である。

【００４５】本発明の別の実施の形態について説明す
る。図５は、本発明の第２の実施の形態の回路構成を示
す図である。図５に示した構成は、Ｐｃｈトランジスタ
のしきい値電圧検出補正回路である。図５を参照して、
構成は、図１に示した構成とトランジスタの極性が相違
するだけでほぼ同じである。

【００４６】能動負荷を構成するＮｃｈトランジスタＮ
５１、Ｎ５２のゲートには同電位、ソースにもグランド
を接続しているためグランドに流れる電流はノンドープ
トランジスタＮＤ５１の能力及びＰｃｈトランジスタＰ
５２の能力に比例する。ノンドープトランジスタＮＤ５
１のゲートに定電圧Ｖ５１を印加し、ドレインをＰｃｈ
トランジスタＰ５１のソースに接続し、ソースをＮｃｈ
トランジスタＮ５１のゲート及びドレインに接続してい
る。一方、そのしきい値電圧を検出するＰｃｈトランジ
スタＰ５２のゲートには定電圧５２を印加し、ドレイン
をノンドープトランジスタと同様に、Ｐｃｈトランジス
タＰ５１のソースに接続し、ソースはＮｃｈトランジス
タＮ５２のドレインに接続している。出力Ｏ５１はＰｃ
ｈトランジスタＰ５２のソースに接続している。

【００４７】本発明の実施の形態の動作について説明す
ると、ＮｃｈトランジスタＮ５１，Ｎ５２のゲート及び
ソースは同電位のため、それぞれを流れる電流はＮＤ５
１，Ｐ５２を流れる電流に比例する。Ｐｃｈトランジス
タのしきい値電圧が低かった場合、Ｐｃｈトランジスタ
Ｐ５２に多くの電流が流れるため、Ｎｃｈトランジスタ
Ｎ５２を電流が流れ、ＮｃｈトランジスタＮ５１には電
流が流れないため、トランジスタＮ５１，Ｎ５２のゲー
ト電圧が上がり、出力Ｏ１１はＬｏｗに引かれる。

【００４８】逆にＰｃｈトランジスタＰ５２のしきい値
電圧が高い場合、ＮｃｈトランジスタＮ５１により多く
の電流が流れ、ＮｃｈトランジスタＮ５１，Ｎ５２のゲ
ート電圧が下がり、出力Ｏ１１はＨｉｇｈを出力する。
以上のようにして、Ｐｃｈトランジスタのしきい値電圧
の高低を検出する。

【００４９】補正方法は、Ｎｃｈトランジスタの場合と
同様に、図３、及び図４の回路を使用する。Ｐｃｈトラ
ンジスタＰ５２のしきい値が低い場合、図４の遅延回路
を用い、スピードを遅くし動作マージンを広げる。一
方、ＰｃｈトランジスタＰ５２のしきい値が高い場合、
動作マージンが確保されているため、遅延を通さない。
これにより、スピード及び動作マージンの最適化が可能
である。

【００５０】上記第１、第２の実施の形態において、動
作マージンの拡大の方法として、図３に示すようにＡＴ
Ｄパルス幅を広げるということを行っている。動作マー
ジンを広げ正確に読み出しを行うためには、ラッチパル
スのエンドエッジが時間的に遅くなればよい。そのため
スピード調節方法として、センスアンプのデータ出力を
遅らせずに、ラッチパルスのエンドエッジを遅らせる場
所に、遅延回路を設置することが可能である。

【００５１】本発明の応用例の一例として、図８に示す
ような回路構成が挙げられる。これは、図１または図５
に示した回路において、しきい値電圧測定の基準となる
ノンドープトランジスタＮＤ１に印加する定電圧Ｖ１１
（Ｖ５１）を変えたしきい値電圧検出回路を複数個用意
することで、しきい値電圧の状態を細かく検知し、スピ
ード調節を細かく行うというものである。この出力２０
１から、図６に示すような複数の遅延回路を選択するこ
とで、図７に示すように、より最適なラッチスピードが
調節できる。

【００５２】また同様な効果が得られる方法として、図
９、及び図１０に示すような方法がある。これは図１ま
たは図５に示したしきい値電圧検出回路（図９の２１
１）におけるしきい値電圧測定の基準となるノンドープ
トランジスタＮＤ１のゲートに、図１０に示すように、
大きさの異なる複数の電圧を時間差をつけて印加すると
いう方法である。この出力から、図６に示すような複数
の遅延回路を選択することで、図７に示すように、より
適切なラッチスピードが調節できる。

【００５３】

【発明の効果】以上説明したように本発明によれば下記
記載の効果を奏する。

【００５４】本発明の第１の効果は、しきい値電圧等の
製造ばらつきを検知する事ができる、ということであ
る。

【００５５】その理由は、本発明においては、製造ばら
つきの少ないノンドープトランジスタを流れる電流を基
準とし、周辺回路にて使用するＮｃｈ、Ｐｃｈトランジ
スタを流れる電流にてしきい値電圧の出来を検知するた
めである。

【００５６】本発明の第２の効果は、適切な動作マージ
ンにて動作させることが可能であるということである。

【００５７】その理由は、本発明においては、上記効果
にて検知されたしきい値電圧の値を用い、動作マージ
ン、スピードを調節するためである。

【図面の簡単な説明】

【図１】本発明の一実施例の回路構成を示す図である。

【図２】本発明の一実施例における読み出しスピードの
しきい値電圧依存性を示すグラフである。

【図３】本発明の実施例におけるＡＴＤ回路の構成を示
す図である。

【図４】本発明の実施例におけるＡＴＤ回路の遅延回路
の回路構成を示す図である。

【図５】本発明の第２の実施例の回路構成を示す図であ
る。

【図６】本発明の別の実施例における遅延回路の回路構
成を示す図である。

【図７】本発明の実施例における半導体記憶装置におけ
る読み出しスピードのしきい値電圧依存性を示すグラフ
である。

【図８】本発明の第３の実施例の構成を示す図である。

【図９】本発明の第４の実施例の構成を示す図である。

【図１０】本発明の第４の実施例における入力電圧のタ
イムチャートの一例を示す図である。

【図１１】従来の半導体記憶装置の読み出し回路の構成
を示すブロック図である。

【図１２】図１１に示した従来の回路の読み出し動作時
の主信号のタイムチャートである。

【図１３】従来のセンスアンプ回路の構成を示す図であ
る。

【図１４】従来のＡＴＤパルスジェネレータ回路の構成
を示す図である。

【図１５】従来のＡＴＤパルスジェネレータ回路の動作
を示すタイムチャートである。

【図１６】読み出しスピードのしきい値電圧依存性のグ
ラフである。

【図１７】読み出しスピードの電源電圧Ｖｃｃ依存性の
グラフである。

【図１８】読み出しスピードの温度依存性のグラフであ
る。

【図１９】従来の半導体記憶装置の構成を示す図であ
る。

【図２０】図１９に示した従来の半導体記憶装置の主信
号のタイムチャートである。

【図２１】図１１に示した回路の読み出し動作時の主信
号のタイムチャートである。

【図２２】図１１に示した回路の読み出し動作時の主信
号のタイムチャートである。

【符号の説明】

Ｎ１１、Ｎ１２ＮＭＯＳトランジスタＮＤ１１ノンドープトランジスタＰ１３、Ｐ１４ＰＭＯＳトランジスタＶｃｃ電源電圧Ｖ１１、Ｖ１２定電圧Ｏ１１しきい値電圧検出回路の出力ＮＯＲ３１ＮＯＲ回路ＮＡＮＤ３１、３２ＮＡＮＤ回路ＤＥＬＡＹ回路３１、３２インバータを複数接続した
回路ＡＴＤＩＮ３１ＡＴＤパルス作成回路の入力信号ＡＴＤＯＵＴ３２ＡＴＤパルス作成回路の出力信号ＤＥＬＡＹＩＮ４１遅延回路入力ＤＥＬＡＹＯＵＴ４１遅延回路出力Ｎ５１、Ｎ５２ＮＭＯＳトランジスタＰ５１、Ｐ５２ＰＭＯＳトランジスタＮＤ５１ノンドープトランジスタＶｃｃ電源電圧Ｖ５１、Ｖ５２定電圧Ｏ５１しきい値電圧検出回路の出力Ｍ１０１、Ｍ１０２メモリセルトランジスタＲ１０１リファレンスセルトランジスタＶ１０１メモリセルのゲート印加電圧ＷＬ１０１、１０２ワード線ＢＬ１０１、１０２ビット線Ｆ１０１、Ｆ１０２フィードバックＮＯＲ回路Ｖ１０２リファレンスセルのゲート印加電圧Ｐ１０１、Ｐ１０２ＰＭＯＳトランジスタＶｃｃ電源電圧Ｓ．Ａ１０１従来のセンスアンプＳ．Ａ出力センスアンプの出力ＮＯＲ１１１ＮＯＲ回路ＮＡＮＤ１１１、１１２ＮＡＮＤ回路ＤＥＬＡＹ回路１１１、１１２インバータを複数接続
した回路ＡＴＤＩＮ１１１ＡＴＤパルス作成回路の入力信号１１１ＤＥＬＡＹ回路４１の出力信号１１２ＮＯＲ４１の出力信号１１３ＮＡＮＤ４１回路の出力信号ＡＴＤＯＵＴ１１１ＡＴＤパルス作成回路の出力信号ＡＴＤＩＮ１１１ＡＴＤパルス作成回路の入力信号１１１ＤＥＬＡＹ回路４１の出力波形１１２ＮＯＲ４１の出力波形１１３ＮＡＮＤ４１回路の出力波形ＡＴＤＯＵＴ１１１ＡＴＤパルス作成回路の出力波形Ｎ１６１、Ｎ１６２ＮＭＯＳトランジスタＮ１６３、Ｎ１６４ＮＭＯＳトランジスタＮ１６５、Ｎ１６６ＮＭＯＳトランジスタＭ１６１、Ｄ１６１メモリセルＣＳ１６１、ＣＳ１６２キャパシタＣＣ１６１、ＣＣ１６２キャパシタＢＬ１６１、ＢＬ１６２ビット線ＷＬ１６１、ＷＬＤ１６１ワード線ＬＡＴＣＨＰＵＬＳＥラッチパルスの波形ＳＥＮＳＥＡＭＰＯＵＴＰＵＴセンスアンプの出
力波形ＬＡＴＣＨＰＵＬＳＥラッチパルスの波形ＳＥＮＳＥＡＭＰＯＵＴＰＵＴセンスアンプの出
力波形２０１、２０２、２０３しきい値電圧検出回路２０１、２０２、２０３しきい値電圧検出回路２１１しきい値電圧検出回路

Claims

【特許請求の範囲】

【請求項１】拡散により変動するパラメータであるしき
い値電圧を有するトランジスタを用いて内部回路を構成
する半導体記憶装置において、前記拡散により変動するパラメータを検出し補正するし
きい値電圧検出補正手段を備えたことを特徴とする半導
体記憶装置。
【請求項２】前記しきい値電圧検出補正手段が、前記ト
ランジスタのしきい値電圧の高低を判断し、前記しきい
値電圧を補正する手段を有することを特徴とする請求項
１記載の半導体記憶装置。
【請求項３】前記しきい値電圧検出補正手段が、前記ト
ランジスタに流れる電流値にて前記トランジスタのしき
い値電圧の検出を行うことを特徴とする請求項２記載の
半導体記憶装置。
【請求項４】前記しきい値電圧検出補正手段が、前記し
きい値電圧を検出する際、チャネル部の基板濃度が通常
のトランジスタよりも少なく、拡散によるしきい値電圧
変動が前記通常のトランジスタより小さい第一のトラン
ジスタを用い、ゲート及びドレインにそれぞれ定電圧を
印加し、前記第一のトランジスタに流れる電流を基準電
流として用いる、ことを特徴とする請求項３記載の半導
体記憶装置。
【請求項５】前記しきい値電圧検出補正手段が、前記し
きい値電圧の検出を、前記第一のトランジスタと通常の
周辺回路を構成する第二のＮｃｈトランジスタもしくは
Ｐｃｈトランジスタを流れる電流を比較することにより
行うことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】前記しきい値電圧検出補正手段における前
記基準電流として、前記第一のトランジスタを複数用意
し前記複数の第一のトランジスタのゲートに各々に異な
る定電圧を印加するか、もしくは１つの前記第一のトラ
ンジスタのゲートに時間差を設けて電圧の異なる定電圧
を複数回印加することによって、前記基準電流を得るこ
とを特徴とする請求項３、又は４記載の半導体記憶装
置。
【請求項７】前記しきい値電圧検出補正手段にてしきい
値電圧を検出した後、アドレス遷移検出回路（ＡＴＤ）
のパルス幅を調節することにより補正を行う、ことを特
徴とする請求項１乃至６のいずれか一に記載の半導体記
憶装置。
【請求項８】前記しきい値電圧検出補正手段にて、しき
い値電圧の検出をテストモードにて行い、その結果より
読み出しマージンの最適化をヒューズセルにて記憶する
ことを特徴とする請求項１乃至７のいずれか一に記載の
半導体記憶装置。
【請求項９】拡散によるしきい値電圧の依存性の少ない
ノンドープ型の第一のトランジスタに流れる電流と、周
辺回路等に用いられる通常の第二のトランジスタに流れ
る電流とを比較することによりしきい値電圧の高低を判
断するしきい値電圧検出手段を備え、しきい値電圧が高
と判断した際に、センスアンプの出力をラッチするデー
タラッチ回路のラッチパルスを広げて動作マージンを広
げるようにしたことを特徴とする半導体記憶装置。