JPH11507749A - 分割バッファアーキテクチュア - Google Patents

Abstract

(57)【要約】 区分化メモリ（４５）は複数の大バッファ（６０）に分割され、１つまたはそれ以上の大バッファは分割されて同数の小バッファ（６５）を作成する。残りの大バッファの各々は１つの小バッファと関連させられ、その対を成すバッファが１つの１つのポインタによってアドレス指定される。ポインタは先入れ先出しユニットに記憶され、使用可能なバッファ対のプールを作成する。

Description

【発明の詳細な説明】 分割バッファアーキテクチュア 発明の背景 １． 産業上の利用分野 本発明はメモリの区分化に関するものであり、さらに詳細には、プロトコルの 送受信に使用するためのメモリのバッファ対への区分化に関するものである。 ２． 関連技術の説明 コンピュータシステムは多くの場合、システムの通信コンポーネント間に設置 されたメモリを含んでいる。このメモリは、送信、受信、またはコンポーネント の処理速度における差を補正する。メモリがデータを記憶するため、速度の遅い コンポーネントを圧倒することなく、また速度の早いコンポーネントを他のタス クに使用することができる。さらに、メモリは適切な受信コンポーネントにデー タを送るスイッチボードの役割を果たす。各送信コンポーネントはメモリ内にメ ッセージを設置することができるため、メモリの制御回路がメッセージ内のアド レスヘッダを読出し、どのコンポーネントがメッセージを受信するかを決定する ことができる。 多くの場合メモリは、コンポーネント間のデータ転送を容易にするためにブロ ックまたはバッファに区分化される。区分化の主な利点は、各バッファがメッセ ージを１つ（または１つの一部）だけ含み、これがメモリ制御プログラムの速度 を加速させる。さらに、多くの通信プロトコルにおいて、各メッセージはフレー ムサイズと呼ばれる最大の長さを有している。バッファのサイズをこのフレーム のサイズと等しくすることにより各メッセージがバッファを１つだけ使用し、さ らに速度の増加が可能になる。 メモリをバッファに区分化する従来の方法は、ブロックを等しいサイズの複数 のバッファに分割するものであった。バッファの数とサイズの数は一般に２の累 乗である。例えば、３２キロバイトのメモリブロックを１６キロバイトのブロッ ク要素の２つのバッファ、８キロバイトのブロック要素の４つのバッファ、４キ ロバイトのブロック要素の８つのバッファ等に区分化することができる。各バッ ファはコンピュータシステムのコンポーネント間の転送のためのデータユニット を一時的に保持するために使用される。 転送されたデータブロックの一般的なサイズがブロック要素よりも僅かに大き いだけで、データ転送におけるメモリの使用上の問題が起きてしまう。例えば、 各バッファが２０４８バイトであり、一般の転送が２０７２バイトである場合、 第２バッファにさらに２４バイトを追加する必要がある。また、ブロック要素は ２つの要素により４０９６バイトに増加することができる。どちらの場合におい ても、使用可能なメモリの重要部分が無駄にされている。 この非効率的なメモリ使用上の問題は、データへの制御情報の追加のためにデ ータ転送システムにおいては一般的である。第１図および第２図に示すように、 通常データはパケット３０でコンピュータシステム１０のコンポーネント間で転 送される。コンピュータシステム１０は典型的には、コンピュータ、プリンタ、 サーバといった、ローカルエリアネットワーク１５によってリンクしているノー ド１２を含んでいる。ローカルエリアネットワーク（ＬＡＮ）１５は、それ自体 がワイドエリアネットワーク（ＷＡＮ）１７によってリンクされていても良い。 さらに、各コンピュータ２０は、通信リンク２５を介してディスクドライブまた は他の周辺コンポーネントのような装置２２に接続されている。通信リンク２５ は、ＳＣＳＩまたは周辺コンポーネント相互結合（ＰＣＩ）といった類似するイ ンターフェースであることができる。各装置２２は、バスインターフェースユニ ット（ＢＩＵ）２７によって、通信リンク２５に接続される。 典型的なパケット３０はデータ部分３２、ヘッダ３４、トレーラ３６を含んで いる。ヘッダ３４はデータ３２の発信元と宛先を識別し、また他の制御情報を含 むことができる。特定のデータ転送のエンドポイント（即ち、発信元と宛先）は 、効率的なメモリ記憶を確実にするために効率的なブロック要素を使用する傾向 がある。パケット３０がコンピュータシステム１０内に転送される度に、追加 情報がヘッダ３４に追加される。 データパケット３０がデータ転送のエンドポイント間のバッファ内に記憶され る際に、３つの問題がある。第１の問題は、ヘッダ３４がデータ３２に追加され るため、パケット全体が効率的で統括的なブロック要素を有することができない ことである。そのため、上述したメモリ使用の問題が起こり易い。第２の問題は 、バッファからパケットデータの複数のブロックを転送する際に、ヘッダ３４に あっていくつかの干渉する制御情報が読飛ばされなければならないことである。 このため、直接メモリアクセス（ＤＭＡ）状態機械が新規のバッファ転送の各々 において再び初期化設定される必要がある際等に、非効率を引き起こす。データ パケット３０が同じリンク２５に接続した装置２２間で転送されても、あるいは ＷＡＮ１７によって接続されたホスト間で転送されてもバッファの非効率的使用 が発生する。 メモリブロックは、データ転送目的のため関連情報を保持するバッファの対に 分割される。バッファ間のリンクを確実にし、処理を簡易化するために、１つの アドレスを使用してバッファの対を参照することが望ましい。バッファの対をア ドレス指定する一般的な方法としてルックアップテーブルを使用するものである が、これにはソフトウェアの介入が必要である。別の方法として、バッファＮが 制御情報を保持し、バッファＮ＋１がデータを保持する、連続アクセスルールを 使用するものがあるが、これには同一サイズの２つのバッファが必要である。ま た別の方法として、１つのバッファ内で制御情報とデータを連結して、制御情報 から既知のオフセット位置からデータがスタートするという方法ものがあるが、 これには非効率的なオーバーサイズのバッファが必要である。上述した方法のい くつかにおいては、１つのメモリコンポーネントの追加がアドレス指定スキーム の機器再構成を要するという問題もある。 分割バッファに可変長アドレス指定を割当てる最も単純な方法は、最小構成に おける２つのバッファセット間にアドレスギャップを設けるものであるため、バ ッファ対をリンクするハードウェアベースの構造は物理的に別々のメモリを要す る。 前述の説明を考慮し、本発明の目的は、データを保持する大バッファと、制御 情報を保持する少なくとも１つの関連する小バッファとの分離バッファ対をサポ ートするメモリを区分化する単純な方法を提供することである。 本発明の別の目的は、そのような分割バッファ対を１つのアドレスでアドレス 指定することである。 本発明のさらなる目的は、メモリは、各メモリブロックが第１ブロックと同一 の区分を有して可変長であり、また１つのメモリコンポーネントの追加によって トータルメモリを容易に増加することができる分割バッファモデルを提供するこ とである。 本発明のさらなる目的は、使用可能な分割バッファを管理する先入れ先出し装 置を提供することである。 本発明はこれらの要求を満たすものである。 発明の概要 本発明はメモリを区分化するためのものである。詳細には、メモリは大バッフ ァに分割される。分割された１つまたはそれ以上の大バッファは小バッファに分 割される。残りの大バッファの各々は少なくとも１つの小バッファと関連し、関 連するバッファは１つのアドレスによってアドレス指定される。 好ましい実施例においては、大バッファと小バッファの数は同じであり、各大 バッファは厳密に１つの小バッファと対を成す。 本発明の好ましい実施例の詳細は、添付の図面と後述する説明によって述べら れている。本発明の説明を理解すれば、追加の改良および変更が当業者に明らか になるであろう。 図面の簡単な説明 第１図は典型的な従来のコンピュータシステムを示すブロック図である。 第２図は、コンピュータシステムのコンポーネント間で転送される従来のパケ ットを示す略図である。 第３図は、フレームバッファ間のデータフロー、状態機械、バスインターフェ ースユニット通信リンクを示すブロック図である。 第４図は、本発明によって区分化されたメモリの略図である。 第５図は好ましい区分を示す略図である。 第６図はフリーバッファプールの実現を示すブロック図である。 同じ要素を示す参照番号および名称については、全図面を通して同一のものを 使用している。 発明の詳細な説明 本発明を通じ、ここで示す好ましい実施例および例は本発明を限定するものと いうよりは模範として考慮されるべきである。 第３図は本発明が有利に使用されるシステムの例を示すものである。データパ ケットが、バスインターフェースユニット（ＢＩＵ）２７といったコンピュータ システムのコンポーネントと通信リンクエンコーダ／デコーダ（ＥＮＤＥＣ）２ ８といった別のコンポーネントとの間で転送される。メモリ４５がＢＩＵ２７と ＥＮＤＥＣ２８との間（即ちこの２つのデータパスにおいて）に設置されており 、フレームバッファ４０に分割されている。メモリ４５はアクセス時間が早く、 ＲＡＭであることが好ましい。典型的なデータ転送において、データは送信コン ポーネントからフレームバッファ４０へと転送され、次にフレームバッファ４０ から受信コンポーネントへと転送される。このように、メモリ４５内のフレーム バッファ４０は、ＢＩＵ２７とＥＮＤＥＣ２８間を通過するデータを記憶するた めの一時的な記憶装置として使用される。 第１図の各リンク２５（またはノード２０）は、典型的には複数の状態機械を 含むマイクロプロセッサを備えており、これは第３図に非常に詳細に示されてい る。一般に、ソフトウェアまたはハードウェアであるこれらの状態機械は、従来 の方法により実現することができる。ＢＩＵ２７がデータを転送する際、状態機 械ＴＸＢＩＵＳＭ５０がＢＩＵ２７から転送フレームバッファ４７へとデータを 転送し、また状態機械ＴＸＦＳＭ５１が転送フレームバッファ４７からＥＮＤＥ Ｃ２８へとデータを転送する。ＢＩＵ２７がデータを受信すると、状態機械ＲＸ ＱＳＭ５３がＥＮＤＥＣ２８から受信フレームバッファ４８へとデータを転送し 、また状態機械ＲＸＢＩＵＳＭ５４が受信フレームバッファ４８からＢＩＵ２７ へとデータを転送する。状態機械ＦＣ２エンジン４７は転送プロトコル及びより 低レベルの状態機械を管理する。 ＡＲＭＳＭ５６で示されたＲＩＳＣマイクロプロセッサは、好ましくは語の境 界にあるバッファ４０の内容にアクセスする。ＲＩＳＣプロセッサＡＲＭＳＭ５ ６はホストと本発明システムとの間のインターフェースを管理する。ＡＲＭＳＭ ５６は、制御および初期化の目的で全ての状態機械とバッファＲＡＭにアクセス する一方で、バッファと状態機械との間のデータ転送には直接関係しない。 本発明によるバッファメモリ４５の分割を第４図に示す。初期化の最中にメモ リ４５がブロックアレイ６０に区分化される。１つまたはそれ以上のブロック６ ０が、さらにサブブロック６５に区分化される。サブブロック６５の各々は独立 したワード６６で構成されている。 ブロック６３で示されるように残りのブロック６０は分割されない。好ましい 実施例において、メモリ４５が区分化され、合計ｎ個のサブブロック６５とｎ個 のブロック６０ができる。このため、各サブブロック６５はブロック６０の１／ ｎのサイズである（再区分化されたブロック６０に等しい数の非関連サブブロッ ク６５の過剰数ｍがあることに注意のこと）。残りのブロック６３の各々は、サ ブブロック６５の１つと１対１対応に関連させられて、フレームバッファ４０を 形成する。このように、区分化がｎ−ｍフレームバッファ４０を生じ、各フレー ムバッファ４０は大バッファ６７（残りのブロック６３）と小バッファ６８（サ ブブロック６５）を含む。 当然、他の区分化も可能である。例えば、ブロック６０とサブブロック６５の 数が等しくなくても良い。例えば、サブブロックの数がブロック６０の２倍であ っても良く、この場合、各フレームバッファ５０は単一の大バッファ６７と２つ の小バッファ６８を含むことができる。しかしながら、好ましい区分化によれば 、１つのアドレスによって各フレームバッファ４０がアクセスされることができ る。 メモリ４５は複数のメモリモジュール７０を備えていても良い。各メモリモジ ュール７０には、例えば市販の１２８キロバイトチップを使用することができる 。後述の説明にもあるように、メモリ４５が区分化されるため、区分化スキーム を変更することなくメモリモジュール７０を追加することができる。詳細には、 各モジュール７０が設定された数のブロック６０に分割され、各モジュール７０ 内の１つのみのブロック６２がさらにサブブロック６５に分割される。このよう に、追加モジュールの各々がそれまでのモジュールと同様の区分を有する。 本発明を実行するための特に好ましい実施例を第５図に示す。各モジュール８ ０は６４ブロックに分割される。各ブロックは例えば５１２ ３２ビットワード の同サイズであるが、各ブロックのサイズはメモリ４５のトータルサイズとモジ ュールの数に依存することができる。例えば、１２８キロバイトモジュール８０ の各々は、ｍｏｄ−５１２ワード（２０４８バイト）境界にアドレス指定された ６４のブロックに分割されることができる。ブロックのメモリロケーションの上 段（アッパ−）８アドレスビットを使用してブロックにバッファポインタ（ＢＰ ＴＲ）を割当てることにより、ブロックがアドレス指定される。 ブロック８０のいくつかは、ヘッダブロック８２またはＥＤ＿ＴＯＶタイマー エンジンバッファ８４として使用するために割当てられる。残りのブロック８４ は、データ３２を記憶するためのペイロードバッファ８６としての使用が可能で ある。好ましくは、各メモリブロック内の第１バッファはフレームヘッダバッフ ァエリア６２として使用され、第１メモリブロック内の第２バッファはタイマー エンジンバッファエリア６６として使用される。 各ペイロードバッファは５１２語長（２０４８バイト）であることが好ましい 。各ヘッダブロック８２は、小ヘッダバッファ８８にさらに分割されてヘッダ３ ４およびトレーラ３６からの制御情報を記憶する。ヘッダバッファエリア８２は 、各々が８語（３２バイト）の長さである、６４のより小さなバッファ８８に分 割されることが好ましい。 好ましい実施例において、ブロックの数は、メモリ４５のサイズにより合計で ６４、１２８、１９２、２５６であることができる。モジュール８０が４つで合 計２５６のブロックと２５６のヘッダバッファが存在する。しかしながら、各モ ジュール８０を６４よりも少なくまたは多く分割することができる。メモリ４５ は２の累乗の数のブロックに分割されることが好ましい。これによりペイロード バッファ８６およびヘッダバッファ８８に、簡単なシフト操作で変更される１つ のアドレスによってアクセスできるようになり、複雑なアドレスＡＬＵの必要が なくなる。 各大ペイロードバッファ８６は対応する小ヘッダバッファ８８と関連している 。メモリ４５が物理的に「分割」されていても、大および小バッファは論理的に 結合しており、１つのフレームバッファ４０としてアドレス指定されることがで きる。単にバッファポインタをシフトするだけで、各小バッファ８８と大バッフ ァ８６のアドレス指定の間の交換が行われる。好ましい実施例において、メモリ ４５は公称の３２ビットアドレスによってアドレス指定可能であるが、各アドレ スは好ましい実施例における下位の２０ビットしか使用しない（上位の１２ビッ トは固定している）。２０ビットの内の上位の８ビットはバッファポインタとし て働き、下位の１２ビットは大バッファ８６のオフセット値として働く（小バッ ファ８８は、下位の１２ビットの内３ビットをオフセット値として使用する） 大バッファ８６内の第１語は、各ポインタを表現する上位８ビットをペイロー メモリアドレス語の上位８ビットに置き、残りのビットをゼロにすることでアク セス可能である。小バッファ８８の第１語は、各大バッファポインタを表現する ８ビットの上位２ビットをヘッダメモリアドレス語の最も上位のビット位置に置 き、次の６ビットをゼロに設置し、次にポインタの残りの６ビットを、ゼロに設 定した６ビットの後に置き、残りのビットをゼロにすることでアクセスが可能で ある。このように、２ビットをコピーし、次の６ビットを右にシフトするだけで 、ヘッダバッファ８８のアドレスをペイロードバッファ８６から容易に引き出す ことができる。このアドレス指定スキームの例を下に示す。 状態機械５０−５７は、各パケットからヘッダ３４およびトレーラ３６内の制 御情報をストリップし、これを小バッファ８８に記憶し、一方で関連データ３２ を関連する大バッファ８２に記憶する。特に、要求状態機械はバッファプールか ら１つのアドレスポインタを受信することができる。次に状態機械は、従来のプ ロトコルによって制御情報とペイロードを分け、アドレスによって表示されたペ イロードバッファにデータを記憶する。そして状態機械はアドレスを上述した通 りに計算し、制御情報をそのアドレスに記憶する。 データ転送プロトコルが固定サイズのペイロード３２を送ると、メモリブロッ ク要素がペイロードのサイズと等しく設定されるため、ペイロードがメモリ４５ に効率的にパックされる。例えばペイロードが２ｎバイトの場合、各ペイロード バッファのサイズを２ｎバイトにでき、これはディスクとネットワークトラフィ ックにとってさらに効率的である。 本発明による好ましいアドレス指定スキームの結果として、メモリのトータル サイズは増加に可変で、好ましくは１２８キロバイトである。メモリを追加する と、ペイロードバッファ８６とヘッダバッファ８２の両方がメモリブロック区分 の一部として追加される。このように、可変長最小構造バッファシステムは、１ つのメモリコンポーネントで構成できる。そして、そのシステムは追加メモリモ ジュールで拡張することができる。 好ましい区分フォーマットを以下に示す表に要約する。 バッファの対は、第６図に示すフリーバッファ制御システム１００の使用によ り管理される。制御システム１００は先入れ先出し（ＦＩＦＯ）記憶ユニット１ １０を含む。ＦＩＦＯユニット１１０は、使用可能なバッファを表示するバッフ ァポインタ１１４のリスト１１２を記憶する。状態機械の１つまたはＲＩＳＣマ イクロプロセッサが送信または受信するデータを有する場合、バッファは、リス ト１１２の最高部からポインタ１１４ａを除き、それを割当てることにより割当 てられる。状態機械またはＲＩＳＣマイクロプロセッサがタスクを完了すると、 バッファは解放され、リスト１１２の最低部にポインタ１１４ｂを追加すること でバッファプールへと戻される。制御システム１００はバッファを浮動プールと して扱い、状態機械またはマイクロプロセッサにバッファがオンデマンドベース で供給され、任意の順位においてプールに戻される。 初期化設定において、フレームバッファ４０と対応するポインタはＦＩＦＯユ ニット１１０内にロードされる。第５図に示す実施例において、ヘッダバッファ ８８と整合し得るペイロードバッファ８６と対応するポインタＢＰＴＲ２−６３ 、６５−１２７、１２９−１９１、及び１９３−２５５がＦＩＦＯユニット１１ ０にロードされる。このようにしてリスト１１２は合計２５１のフレームバッ ファを含む。 第６図において、ＦＩＦＯユニット１１０はハードウェア装置であることが好 ましい。ＦＩＦＯユニット１１０はソフトウェアで実行できるが、ソフトウェア はハードウェアよりも速度が遅く、バッファの状態を決定するメモリサイクルを 必要とするため好ましくない。ハードウェアでの実行において、ＦＩＦＯは読出 しと書込みの両方が同時にできる（即ちデュアルポート）。好ましい実施例にお いて、ＦＩＦＯユニット１１０は２５６ ８ビットポインタを記憶できるが、サ イズはいかなるサイズでも良い。 実施例において、ＦＩＦＯユニット１１０の処理はライン１１６、１１７の各 々からのＦＩＦＯ１１０へのＲＥＡＤ、ＷＲＩＴＥコマンドによって実行される 。ＲＥＡＤコマンドはバッファポインタ１１４ａをバッファプールの最高部から 除き、読出し操作を実行する装置へと割当てる。ＦＩＦＯ１１０へのＷＲＩＴＥ コマンドはバッファポインタ１１４ｂをプールの最低部に戻す。状態機械とＲＩ ＳＣマイクロプロセッサの両方はＦＩＦＯ１１０の読出しと書込みができる。 実施例において、ＲＥＡＤ、ＷＲＩＴＥコマンドが、制御論理１２０によって ＦＩＦＯユニット１１０に出される。制御論理１２０はクロック信号１２２によ って時間決めされ、リセット信号１２３によってリスタートされる。制御論理１ ２０は、ＦＩＦＯユニット１１０へのコマンド発行を要求する状態機械またはＲ ＩＳＣマイクロプロセッサを認識する信号１２５を受信し、信号１２７によって 要求に応答する。 実施例において、ＲＩＳＣマイクロプロセッサは制御システム１００を１つの セットのＲＥＡＤ／ＷＲＩＴＥレジスタとして扱い、ＲＩＳＣマイクロプロセッ サによる読出しまたは書込みのいかなるコマンドも２つのクロックサイクルで実 行され、ＦＩＦＯユニット１１０が空であってもＲＩＳＣマイクロプロセッサに よる要求は常に応答される。しかしながら、全てのＲＩＳＣＲＥＡＤ要求は読出 しデータペイロードに送られた「空き」状態によって処理される。 実施例において、状態機械からのＲＥＡＤ、ＷＲＩＴＥ要求に対しては応答前 に仲介が入る。状態機械によるＲＥＡＤ、ＷＲＩＴＥの要求は、ＦＩＦＯユニッ ト１１０に使用可能なバッファができるまで制御論理１２０によって認識されな い。これにより各要求をした状態機械が、認識された際に、有効なバッファポイ ンタを確実に受信する。状態機械は、その実行前の要求が認識されるまでは処理 を継続することができないように構成されていることが好ましい。 リスト１１２内のバッファは、ＢＩＵ２７によって送信されるデータを記憶す る送信バッファとして、また通信リンク２８から受信されるデータを記憶する受 信バッファとして使用されることが可能である。受信バッファのみを要求する、 ＲＸ状態機械のような要求元もある。また、送信バッファのみを要求する、ＴＸ 状態機械のような要求元もある。これらの場合において、制御論理１００は、要 求元の種類から要求されたバッファのタイプを推論する。また、どちらのバッフ ァのタイプも要求できる、ＲＩＳＣマイクロプロセッサのような要求元もある。 この場合、要求元は制御論理１００に追加信号を送り、要求されたバッファのタ イプを識別する。 実施例において、制御システム１００は制御論理１２０によって使用される６ つのレジスタまたはカウンタを含む。制御／状態レジスタ１３０は基本的な情報 を保持する。送信バッファカウンタ１３５は複数の使用可能な送信バッファを含 む。ＲＩＳＣデータレジスタ１４０は、送信または受信バッファのどちらへのも のかにより、また、ＣＲＥＤＩＴ＃信号を起こすかどうかにより要求のタイプを 分類する４つのレジスタを含む。制御／状態レジスタ１３０およびカウンタ１３ ５の内容は読出しマルチプレクサ（ＲＤ ＭＵＸ）１５０に入力されるため、Ｒ ＩＳＣマイクロプロセッサでアクセス可能である。 実施例において、制御／状態レジスタ１３０は１語（３２ビット）まで保持可 能であるが、好ましい実施例においてはこのビットの内の５ビットのみを使用す る。残りのビットは後の発展のために保留される。ゼロビットはデフォールト値 として”０”をとり、ＲＩＳＣマイクロプロセッサのＦＩＦＯユニット１１０へ の排他的アクセスを承認するために”１”に設定される。第１ビットはデフォー ルト値として”０”をとり、フリーバッファの送信バッファと受信バッファへの 分割を不可能にするために”１”に設定される。これが起こるとＲＩＳＣマイク ロプロセッサが、アクセスレジスタのいずれかによってフリーバッファポインタ にアクセスする。第２ビットはデフォールト値として”０”をとるが、ＦＩＦＯ 全体が再初期化されるようにＦＩＦＯユニット１１０内のポインタをクリアにす るために”１”に設定されることができる。第２ビットは、ＦＩＦＯユニット１ １０が再び機能できる前にクリアされなければならない。第３ビットは１度だけ 読出され、送信ＦＩＦＯが空の時には”１”に設定され、また送信ＦＩＦＯが空 でない時には”０”に設定される。第４ビットも１度だけ読出され、受信ＦＩＦ Ｏが空の時には”１”に設定され、受信ＦＩＦＯが空でない時には”０”に設定 される。 送信バッファカウンタ１３５は複数の使用可能な送信バッファを含んでいる。 カウンタ１３５は、送信バッファのためのＲＥＡＤコマンドがＦＩＦＯユニット １１０へ送られる度に減少し、送信バッファのためのＷＲＩＴＥコマンドがＦＩ ＦＯユニット１１０へ送られる度に増加する。実施例において、送信バッファカ ウンタ１３５の長さは１語であるが、複数の使用可能な送信バッファを記憶する ために使用するビットは８ビットである。初期化設定の最中、ＲＩＳＣマイクロ プロセッサは送信バッファカウンタ１３５に最高数の送信バッファを書込む。フ ィールドはハードウェアのリセットによって、また、第２ビット設定によってＲ ＩＳＣマイクロプロセッサによる制御レジスタ１３０へのＷＲＩＴＥによってク リアされる。所望であれば、送信バッファカウンタ１３５がスレッショルド数以 下に減少する際にアラームが鳴るように制御論理１２０を設定することができる 。 状態機械によるコマンドは比較的簡単である。ＲＥＡＤコマンドが実行される と、ＦＩＦＯユニット１１０からラインＤＯＵＴにバッファポインタ１１４ａが 出力される。要求を出す状態機械はＤＯＵＴラインと接続しており、表示された バッファを使用するために動作する。ＷＲＩＴＥコマンドが実施されると、状態 機械からバッファポインタが書込みマルチプレクサ（ＷＲ ＭＵＸ）１５５にロ ードされる。次にラインＤＩＮによりバッファポインタがＦＩＦＯユニット１１ ０に入力される。 実施例において、ＲＩＳＣデータレジスタ１４０は４つのレジスタ１４１−１ ４４を含んでいる。独立したレジスタの各々は１語を含むことが可能であるが、 バッファポインタの記憶のために８ビットのみを使用する。レジスタＸＢＰＴＲ １４１とＣ１ＸＢＰＴＲ１４２は、送信バッファの読出しまたは書込みに使用さ れる。送信ＦＩＦＯが空の時、レジスタＸＢＰＴＲ１４１とＣ１ＸＢＰＴＲ１４ ２も空であり、制御レジスタ１３０内の第３ビットが、ＲＩＳＣマイクロプロセ ッサにより１に設定される。レジスタＲＢＰＴＲ１４３とＣ１ＲＢＰＴＲ１４４ は受信バッファの読出しと書込みに使用される。ＦＩＦＯユニット１１０の全体 が空であり、リスト１１２に送信、受信バッファポインタが残っていない場合、 レジスタＲＢＰＴＲ１４３とＣ１ＲＢＰＴＲ１４４も空であり、制御レジスタ１ ３０内の第３および第４ビットがＲＩＳＣマイクロプロセッサによって１に設定 される。 実施例において、バッファがＸＢＰＴＲレジスタ１４１またはＲＢＰＴＲレジ スタ１４３のいずれかに戻される度に、制御論理１１０がＣＲＥＤＩＴ＃信号を 起こす。バッファがＣ１ＸＢＰＴＲレジスタ１４２またはＣ１ＲＢＰＴＲレジス タ１４４に戻されると、制御論理１１０はＣＲＥＤＩＴ＃信号を起こさない。Ｃ ＲＥＤＩＴ＃信号はフレームロー制御気候を使用するプロトコルに使用されるこ とができる。データレジスタ１４０にレジスタを追加することが可能である。複 合的な異なるタイプの信号が制御論理１１０によって起こされる。 バッファ調整システム１００はまた、状態機械とバッファポインタ読出しポー ト上のＲＩＳＣマイクロプロセッサに使用可能な２つの状態信号を保持している 。送信バッファカウンタ１３５がゼロであり、使用可能な送信バッファがない場 合、ライン１６１上の状態信号ＴＸＳＴＡＴＵＳが真に設定される。ＦＩＦＯユ ニット１１０が空であり、使用可能なバッファ、送信、受信がない場合、ライン １６２上の第２状態信号ＲＸＳＴＡＴＵＳが真に設定される。これらの状態信号 は制御レジスタ１３０の第３、第４ビットにも供給される。 要約すれば、本発明は、分割バッファの対をサポートすることによりメモリを 効率的に区分化する単純な方法を提供するものである。大バッファはデータを保 持するために効率的にサイジングされ、少なくとも１つの関連する小バッファが 情報を制御するために効率的にサイジングされる。本発明はさらに、このような 分割バッファの対をアドレス指定する単純な方法を提供する。本発明の好ましい 実施例において、分割バッファモデルは、各メモリブロックが第１ブロックと同 一の区分を有して可変長であり、１つのメモリコンポーネントを追加することに よってトータルメモリを容易に増加することができる。 本発明の複数の実施例を説明した。しかし、本発明の精神および範囲を逸脱す ることなく様々な改良が可能であることが理解されるであろう。例えば、好まし い実施例においてメモリがＢＩＵと通信リンクの間に配置されているが、本発明 はいかなるコンピュータシステムにおける２つのコンポーネント間のデータ転送 にも適応できる。従って、本発明は説明した特定の実施例によって限定されるの ではなく、添付の請求の範囲によってのみ限定されるものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 チャウ，ヴィ アメリカ合衆国 92677 カリフォルニア 州 ラグナニグエル，チェイモニックス 11

Claims (1)

1. 【特許請求の範囲】 １． （ａ） メモリを第１数の大ブロックに分割し、 （ｂ） 少なくとも１つの該大ブロックを第２数の小ブロックに分割し、 （ｃ） 残りの前記大ブロックの各々を少なくとも１つの前記小ブロック と関連させ、 （ｄ） 関連させられた大および小ブロックの各々を１つのポインタによ りアドレス指定する、 ことを特徴とするバッファ区分化方法。 ２． 第１数が第２数と等しいことを特徴とする請求の範囲１に記載の方法。 ３． 残りの大バッファの各々が１つの小バッファと関連させられることを特徴 とする請求の範囲２に記載の方法。 ４． さらに、小バッファと大バッファとの間の切換えを行うためにポインタの 一部をシフトすることを特徴とする請求の範囲３に記載の方法。 ５． 大バッファの各々が同じバイト数を有し、小バッファの各々が同じバイト 数を有することを特徴とする請求の範囲３に記載の方法。 ６． 第１数が６４の倍数である整数であることを特徴とする請求の範囲２に記 載の方法。 ７． （ａ） メモリを複数の大ブロックに分割し、 （ｂ） 少なくとも１つの該大ブロックを複数の小ブロックに分割し、 （ｃ） 残りの前記大ブロックの各々を少なくとも１つの前記小ブロック と関連させ、 （ｄ） 関連させられた大および小ブロックの各々を１つのポインタによ りアドレス指定する、 ことを特徴とするバッファ区分化方法。 ８． （ａ） メモリモジュールを第１数の大バッファに分割し、 （ｂ） 少なくとも１つの該大バッファを第２数の小バッファに分割し、 （ｃ） 前記メモリモジュール内の残りの前記大バッファを前記メモリモ ジュール内の少なくとも１つの前記小バッファと関連させ、 （ｄ） 関連させられた大および小バッファの各々を１つのポインタによ りアドレス指定する、 ことを特徴とするメモリ分割方法。 ９． 前記大バッファの１つのみが第２数の前記小バッファに分割されることを 特徴とする請求の範囲８に記載の方法。 １０． 第１数が第２数に等しいことを特徴とする請求の範囲９に記載の方法。 １１． さらに、前記メモリに新しいメモリモジュールを追加し、該新しいメモ リモジュールをそれまでのメモリモジュールと同じ方法で区分化することを特徴 とする請求の範囲８に記載の方法。 １２．（ａ） 第１数の大ブロックに分割されているメモリであって、少なくと も１つの該大ブロックは第２数の小ブロックに分割されており、残りの前記大ブ ロックの各々は少なくとも１つの前記小ブロックに関連させられているメモリと 、 （ｂ） 関連させられた大および小ブロックの各々が１つのバッファポイ ンタによりアドレス指定される複数のバッファポインタと、 を有することを特徴とするバッファ。 １３． 第１数が第２数に等しいことを特徴とする請求の範囲１２に記載のバッ ファ。 １４． 前記小バッファのメモリアドレスは前記大バッファのメモリアドレスの 一部をシフトしたものであることを特徴とする請求の範囲１３に記載のバッファ 。 １５． 大バッファの各々が同じバイト数を有し、小バッファの各々が同じバイ ト数を有することを特徴とする請求の範囲１３に記載のバッファ。 １６．（ａ） 第１および第２送信レジスタと、 （ｂ） 第１および第２受信レジスタと、 （ｃ） バッファポインタのリストを記憶するための先入れ先出しメモリ と、 （ｄ） ソースレジスタからバッファポインタを戻し、バッファポインタ を該ソースレジスタから前記先入れ先出しメモリへ転送するための制御論理と、 （ｅ） バッファポインタが第１送信バッファレジスタまたは第１受信バ ッファレジスタへ戻される場合に信号を起こすが、バッファポインタが第２送信 バッファレジスタまたは第２受信バッファレジスタへ戻される場合には信号を起 こさない手段とを有することを特徴とするバッファ制御装置。 １７． さらに、前記リストからバッファポインタを除く手段を有することを特 徴とする請求の範囲１３に記載の装置。 １８． さらに、信号が起こされる度に増加するカウンタを有することを特徴と する請求の範囲１３に記載の装置。 １９．（ａ） 第１数の大バッファに分割されているメモリであって、少なくと も１つの該大バッファは第２数の小バッファに分割されており、残りの前記大バ ッファの各々は少なくとも１つの前記小バッファに関連させられているメモリと 、 （ｂ） 関連させられた大および小バッファの各々が１つのバッファポイ ンタによりアドレス指定される複数のバッファポインタと、 （ｃ） 第１および第２送信レジスタと、 （ｄ） 第１および第２受信レジスタと、 （ｅ） バッファポインタのリストを記憶するための先入れ先出しメモリ と、 （ｆ） ソースレジスタからバッファポインタを戻し、バッファポインタ を該ソースレジスタから前記先入れ先出しメモリへ転送するための制御論理と、 （ｇ） バッファポインタが第１送信バッファレジスタまたは第１受信バ ッファレジスタへ戻される場合に信号を起こすが、バッファポインタが第２送信 バッファレジスタまたは第２受信バッファレジスタへ戻される場合には信号を起 こさない手段とを有することを特徴とする装置。