JPH11507190A - 一連のデジタルデータを含む入力信号を再生するための回路装置 - Google Patents

Abstract

(57)【要約】 それぞれのデジタル位置の種々の許容される非連続の値Ｎ＞１で特徴的な一連のデジタルデータを含む入力信号を再生するための特にＤＥＣＴシステムにおける回路装置であって、一少なくともＮ−１基準レベル（Ｕ_IGN）と前記入力信号（Ｕ_E）を比較することにより再生されるデジタル出力信号（Ｕ_A）を発生させる変換手段（Ｋ）と、一前記入力信号（Ｕ_E）の前記特徴的な一連のデータからなる部分の積分により少なくともＮ−1基準レベル（Ｕ_DCN）を得るための積分部（ＩＧ）と、一前記入力信号（Ｕ_E）の積分のためのスイッチを入れたり切ったりするための制御可能な開閉装置（Ｓ）と、一信号経過における特徴的な一連のデータの開始にそのつど前記開閉装置の制御により積分過程のスイッチを入れ、一連のデータの最後が認識されると再びスイッチを切り、少なくともＮ−１基準レベル（Ｕ_DCN）の変位を回避する制御装置（ＣＴＲＬ）と、一前記変換手段（Ｋ）への入力信号（Ｕ_E）の導入に対して、少なくとも１個の積分部（ＩＧ）への入力信号（Ｕ_E）の導入の遅延が行われ、レベルの質が落ちる積分が特徴的な一連のデータの最後を超えて阻止される少なくとも１個の遅延装置（ＶＺ）と、を有する。

Description

【発明の詳細な説明】 一連のデジタルデータを含む入力信号を再生するための回路装置 技術分野 本発明は、特にＤＥＣＴ標準に従って作動するコードレス電気通信機のために 、特徴的な一連のデジタルデータを含む入力信号を再生するための回路装置に関 する。 背景技術 現在のデータ処理装置、通信機及び通信システムにおいて、データすなわち情 報の伝送、記憶及び処理はますますデジタル技術を用いて行われるようになって いる。こうしたデジタルコード化はほとんどの場合において、許容される値の備 蓄が通常「ハイ」又は「１」及び「ロー」又は「０」で表わされる２つの異なる 非連続の値に制限される２進表示に基づくものである。このようにコード化され た一連のデータにおけるそのつど許容される値の１つを表わす個々の部分又は位 置は、２進コード化において「ビット」（英語のｂｉｎａｒｙ ｄｉｇｉｔ（２ 進数字））と呼ばれる。さらに、３つ以上の異なる非連続の値を有するデジタル 表示も許容される値の備蓄において用いられる。 デジタル値の連続を、例えば電気信号で表わすと、そのつど基礎となる一連の 値を表わす一連の信号パルスから信号経過が生じる。この場合、理想的なケース では同じデジタル値を示すパルスはすべて互いに同一であり、例えば形式又はレ ベルの高さにおいて、別のデジタル値を表わすパルスと明確に区別される。それ ぞれのデジタル値はこのようにして可逆的に明らかに特殊なパルスの種類に関係 づけられている。 デジタル技術においては、それぞれのパルスが公差範囲の一定の信号レベルを 示し、その高さがパルスを特徴づける互いに同じ長さのいわゆる「方形 パルス」の形でのコード化がきわめて頻繁に使用される。このとき、この信号レ ベルに対して、その数が基礎となるデジタル値の備蓄における種々の値の数Ｎに 等しい非連続の値のみが許容され、それぞれのデジタル値は可逆的に明らかに信 号レベルのひとつに関係づけられる。 ほとんどの場合に電気信号又は光学信号を用いて行われるデジタルコード化さ れたデータ又は情報の伝送、記憶又は処理では、実際にはつねに障害が発生し、 理想的な信号経過の狂いにつながる。このような狂いが、例えば信号の数回の伝 送により大きくなると、基礎となる一連のデジタル値がもはや信号から明らかに 取り戻すことができず、故障をきたす。この問題は通常、例えば伝送区間を介し た伝送後又は記憶装置からの読み取りに際して、対応する装置により対応する信 号を再生することによって遭遇し、このとき本来の信号経過は十分に再現される 。 欧州特許出願公開公報ＥＰ０１３３０６７Ａ１により、読み取り信号を修正す るために読み取りプロセッサに接続した変形回路を備えた光学読み取りディスク の読み取り信号を再生するための装置が知られている。 デジタル信号の再生は、例えばデジタルＤＥＣＴ標準に従って作動されるコー ドレス電気通信機においても使用され、無線によって基地局と移動部（又は移動 部と基地局）との間に伝送される信号をその際に発生する障害から解放する。 ＤＥＣＴシステムに対応する回路装置−図１−がドイツ特許公報ＤＥ４２３６ ７７４Ｃ２において開示されている。この場合、再生する２進コード化信号は以 下において入力信号Ｕ_Eで表わされ、アナログコンパレータＫに導入される。ア ナログコンパレータＫは入力信号Ｕ_Eを基準レベルＵ_IGと比較し、出力部におい て同一のビット構造を有する一連の同じ長さの方形パルスを再生する信号Ｕ_Aを 出力する。基準レベルＵ_IGは積分部ＩＧによる入力信号Ｕ_Eの部分ごとの積分に より得られる。 このとき、各伝送チャンネルではＤＥＣＴ標準に従い、同期のためにそれ に続く１６ビットを包括する同期確認語とともに利用する４２０ビットからなる 伝送枠の最初の１６ビットを包括する同期導入語が特徴的な一連のデータを表わ すことが利用される。これは伝送方向「移動局−基地局」では「１０１０．．． 」で始まり、逆の伝送方向「基地局−移動局」では「０１０１．．．」で始まる ハイ値とロー値との周期的な交互の一連のビットからなる。入力信号Ｕ_Eの積分 −図３ａ−はそのつどこの特徴的な一連のビット上のみに及び、同期導入語の後 に初めて２つの同じビット値が連続すると、値制御装置ＣＴＲＬにより制御され るスイッチＳ₁が切られる。これにより−図３ｂ−連続する信号経過の再生中に 安定した基準レベルＵ_IGが入力信号Ｕ_Eの高低のレベルからおよそ平均値Ｕ_DCの 高さで生じる。しかし、開示された解決において、直接上記のレベルと同一の最 初のビット値は、すでに所属する信号パルスを介して積分され、その前の値Ｕ_DC に対して延びた基準レベルＵ_IGが生じると初めて認識されるという欠点がある。 基準レベルのこうした望ましくないオフセットＵ_OFFはスイッチＳ₂を閉鎖するこ とによるオフセット補償ステップＯＫにより補正される。このとき、補正すべき Ｕ_OFFの大きさは入力信号Ｕ_Eのレベルにより決まる。 この入力信号Ｕ_Eが、ＤＥＣＴコードレスの場合でも、無線信号の復調により 生じると、補償すべきオフセットＵ_OFFの大きさは復調される信号Ｕ_Eのレベルに より決まると同時に、復調の種類に応じて、例えば送信機の振幅偏差または周波 数偏差により決まる。このとき、送信機の変調偏差は別の変動域を包括すること がある。 少なくともＤＥＣＴコードレス電気通信機においては、さらに別の欠点がある 。というのは、要求される補償の極性は両方の伝送方向「移動局−基地局」と「 基地局−移動局」の互いに逆の同期導入語に基づき相対していなければならない からである。 したがって、本発明の課題は、特徴的な一連のデジタルデータを含む入力信号 を再生するために改良された回路装置を提供し、上記の欠点を回避する ことである。 発明の開示 この課題は、請求の範囲１に記載された特徴を有する回路装置により解決され る。 それぞれのデジタル位置の種々の許容される非連続の値Ｎ＞１で特徴的な一連 のデジタルデータを含む入力信号を再生するための本発明による回路装置は、 −少なくともＮ−１基準レベルと前記入力信号とを比較することにより再生さ れるデジタル出力信号を発生させる変換手段と、 −入力信号の特徴的な一連のデータからなる部分の積分により少なくともＮ− １基準レベルを得るための積分部と、 −入力信号の積分のためのスイッチを入れたり切ったりするための制御可能な 開閉装置と、 −信号経過における特徴的な一連のデータの開始にそのつど前記開閉装置の制 御により積分過程のスイッチを入れ、一連のデータの最後が認識されると再びス イッチを切り、少なくともＮ−１基準レベルの変位を回避する制御装置と、 −変換手段への入力信号の導入に対して、少なくとも１個の積分部への入力信 号の導入の遅延が行われ、レベルの質が落ちる積分が特徴的な一連のデータの最 後を超えて阻止される少なくとも１個の遅延装置と、を含む。 これにより、オフセット補償に関連した欠点がすべて回避される。そのほか、 本発明では補償ステップの使用に比べて、通常、材料やコストの出費が少なくな る。 本発明の以下の有利な実施形態は従属クレームの対象である。 本発明による回路装置の第１の構造によれば、少なくとも１個の遅延部がＲＣ 部の形で形成されている。 または、遅延部は本発明の第２の構造により直列に接続した多数のＲＣ部 の形で形成され、コストの安い商慣習上の標準部品でほぼ任意の遅延時間を設定 することができる。 本発明の別の構造によれば、交換手段は少なくとも１個のアナログコンパレー タの形で形成されている。この場合、特に２進デジタルシステムにおいてコスト の安い標準部品を使用することができる。 本発明による回路装置の有利な別の構造においては、Ｎ＞２の場合に少なくと もＮ−１基準レベルの少なくとも１つは固有の積分部によってではなく、少なく とも１個の積分部により生じる別の基準レベルの誘導により発生する。これは例 えば１個以上の分圧器を用いて行うことができる。これにより、一方で材料と場 所が節約され、他方で電流を移動する積分部による入力信号の負荷を軽減するこ とができる。 図面の簡単な説明 図１は、ドイツ特許公報ＤＥ４２３６７７４Ｃ２に開示された入力信号の再生 回路装置を示す図である。 図２は、特にＤＥＣＴシステムにおける２進コード化データを含む信号を再生 するための本発明による回路装置を示す図である。 図３は、 （ａ）ＤＥＣＴ同期導入語の例における再生すべき入力信号Ｕ_Eの時間経過 （ｂ）図１による技術状態に対応した回路装置において生じた基準レベル （ｃ）図２による本発明による回路装置における対応する基準レベル を示す図である。 発明を実施するための最良の形態 以下、図２及び図３を参考にして、ＤＥＣＴ通信機に関する実施例の１つをも とに本発明を詳細に説明する。 図２において、例えばＤＥＣＴシステムにおける２進コード化データ（Ｎ＝２ ）の場合の本発明による回路装置の有利な実施形態が例示されている。再生すべ き入力信号Ｕ_Eは一方でアナログコンパレータＫの非反転入力Ｅ₁ に直接導入され、他方で遅延部ＶＺを介してＲＣ部として形成されている積分部 ＩＧに遅延信号Ｕ_vzとして導入される。積分により生じる基準レベルＵ_IGはコン パレータの第２の入力Ｅ₂に導入される。コンパレータＫは入力信号Ｕ_Eを基準レ ベルＵ_IGと比較し、その出力に同一のビット構造を有する同じ長さの一連の方形 パルスに再生された信号Ｕ_Aを伝達する。接続された制御装置ＣＴＲＬはこの再 生される信号Ｕ_Aの経過においてそのつど積分のために規定される特徴的な一連 のビットを、ＤＥＣＴシステムにおいては同期導入語をも認識する。基準レベル Ｕ_IGを得るための入力信号Ｕ_Eの積分は、この一連のビットの最初または最後が 認識されると、制御装置ＣＴＲＬが回路装置を制御し、そのつどスイッチを入れ たり切ったりすることにより、このような特徴的な一連のビットを含む信号部分 に限定される。 再生すべき入力信号Ｕ_E及びそのつど積分により生じる基準レベルＵ_IGの信号 経過は、ＤＥＣＴ同期導入語における図１及び図２による両方の回路装置につい て図３に示されている。このとき、図３における一連のビットはＤＥＣＴシステ ムの伝送方向「基地局−移動局」に関連し、そのつどの回路装置は受信する移動 局に使用される。入力信号Ｕ_Eにおける同期導入語の開始の時点ｔ₁でスイッチＳ （または図１のＳ₁）は閉じられる。入力信号Ｕ_Eが直接即ち、時点ｔ₁で積分さ れる図１による回路とは異なり、図２による本発明による回路においては、遅延 部ＶＺにより、積分が時間間隔τでＵ_E遅延信号Ｕ_VZに対して行われる。次に、 そのつどの積分経過において、両方の場合の基準レベルＵ_IGは飽和値Ｕ_DCまで入 力信号Ｕ_Eのハイ値及びロー値からおよそ平均値の高さに基づく。同期導入語の 最後は、制御装置ＣＴＲＬが時点ｔ₂で初めて１ビットを受信し、それが直前の ビットと同じ値を示すときに、制御装置ＣＴＲＬにより認識される。しかし、図 １による回路では、このビットはさらに積分に流れ込み、ｔ₂で積分が切れる前 に、基準レベルＵ_IGで望ましくないオフセットＵ_offとなる。これに対して、図 ２による本発明による回路における上記のビットは、制御装置ＣＴＲＬがスイッ チＳの 対応する制御により積分が終了しているときに、時点ｔ₂ではまだ積分部ＩＧに はない。したがって、基準レベルの望ましいレベルの高さＵ_DCは依然として維持 され、オフセット補正が不要となる。

───────────────────────────────────────────────────── 【要約の続き】 のデータの最後を超えて阻止される少なくとも１個の遅 延装置（ＶＺ）と、を有する。

Claims (1)

1. 【特許請求の範囲】 １． それぞれのデジタル位置の種々の許容される非連続の値Ｎ＞１で特徴的な 一連のデジタルデータを含む入力信号（Ｕ_E）を再生するための特にＤＥＣＴシ ステムにおける回路装置であって、 −少なくともＮ−１基準レベル（Ｕ_IGN）と前記入力信号（Ｕ_E）とを比較する ことにより再生されるデジタル出力信号（Ｕ_A）を発生させる変換手段（Ｋ）と 、 −前記入力信号（Ｕ_E）の前記特徴的な一連のデータからなる部分の積分によ り少なくともＮ−１基準レベル（Ｕ_DCN）を得るための積分部（ＩＧ）と、 −前記入力信号（Ｕ_E）の積分のためのスイッチを入れたり切ったりするため の制御可能な開閉装置（Ｓ）と、 −信号経過における特徴的な一連のデータの開始にそのつど前記開閉装置の制 御により積分過程のスイッチを入れ、一連のデータの最後が認識されると再びス イッチを切り、少なくともＮ−１基準レベル（Ｕ_DCN）の変位を回避する制御装 置（ＣＴＲＬ）と、 −前記変換手段（Ｋ）への入力信号（Ｕ_E）の導入に対して、少なくとも１個 の積分部（ＩＧ）への入力信号（Ｕ_E）の導入の遅延が行われ、レベルの質が落 ちる積分が特徴的な一連のデータの最後を超えて阻止される少なくとも１個の遅 延装置（ＶＺ）と、 を有することを特徴とする回路装置。 ２． 前記少なくとも１個の遅延装置（ＶＺ）はＲＣ部（ＲＣ）の形で構成され ていることを特徴とする請求項１に記載の回路装置。 ３． 前記少なくとも１個の遅延装置（ＶＺ）は直列に接続された多数のＲＣ部 （ＲＣ）の形で構成されていることを特徴とする請求の範囲１に記載の回路装置 。 ４． 前記変換手段（Ｋ）は少なくとも１個のアナログコンパレータの形で構成 されていることを特徴とする請求項１乃至３のいずれか１つに記載の回路装置。 ５． Ｎ＞２の場合、少なくともＮ−１基準レベルの１つが固有の積分部により 直接ではなく、少なくとも１個の積分部により生じる別の基準レベルの誘導によ り発生されることを特徴とする請求項１乃至４のいずれか１つに記載の回路装置 。