JPH11503569A - Integrated circuit package - Google Patents

Integrated circuit package

Info

Publication number
JPH11503569A
JPH11503569A JP8530806A JP53080696A JPH11503569A JP H11503569 A JPH11503569 A JP H11503569A JP 8530806 A JP8530806 A JP 8530806A JP 53080696 A JP53080696 A JP 53080696A JP H11503569 A JPH11503569 A JP H11503569A
Authority
JP
Japan
Prior art keywords
integrated circuit
base
substrate
circuit package
package according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8530806A
Other languages
Japanese (ja)
Inventor
アームストロング，デイビッド・ヨーク
Original Assignee
ハイブリッド・メモリー・プロダクツ・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GB9507360A external-priority patent/GB9507360D0/en
Application filed by ハイブリッド・メモリー・プロダクツ・リミテッド filed Critical ハイブリッド・メモリー・プロダクツ・リミテッド
Publication of JPH11503569A publication Critical patent/JPH11503569A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

(57)【要約】 集積回路メモリパッケージは、ベース６３に取り付けられた複数の集積回路アセンブリ６２からなり、各集積回路アセンブリ６２は、その下縁に沿って配置された複数の接点端子３３を有する平坦な基板３１と、その両面（１０Ｒ、１０Ｓ）に取り付けられた集積回路メモリデバイスとからなる。集積回路アセンブリ６２は、ベース６３に取り付ける前に、その各下縁が基板３１に対して直角に延長する平面内に配置されるように、互いに接着される。接点端子３３は、導電性バットジョイントによりベース６４の上面の各接点端子６３に接続される。集積回路アセンブリ６２を一体に接着することにより、各基板３１の接点端子３３が確実にベース６４の対応する端子６３に正確に整合するので、基板３１とベース６４との間が良好に接続される。 (57) Abstract: An integrated circuit memory package comprises a plurality of integrated circuit assemblies 62 mounted on a base 63, each integrated circuit assembly 62 having a plurality of contact terminals 33 disposed along its lower edge. It comprises a flat substrate 31 and integrated circuit memory devices mounted on both sides (10R, 10S). Before being attached to the base 63, the integrated circuit assemblies 62 are glued together so that their lower edges are located in a plane extending perpendicular to the substrate 31. The contact terminals 33 are connected to the respective contact terminals 63 on the upper surface of the base 64 by a conductive butt joint. By integrally bonding the integrated circuit assembly 62, the contact terminals 33 of each substrate 31 are surely accurately aligned with the corresponding terminals 63 of the base 64, so that a good connection is made between the substrate 31 and the base 64. .

Description

【発明の詳細な説明】 集積回路パッケージ 技術分野 本発明は集積回路パッケージに関し、より詳細に言えば、集積回路パッケージ 及びその組立方法に関する。 背景技術 マイクロプロセッサのような電子システムの性能を、その構成部品間の分離を 減らすことにより向上させることは公知である。例えば、集積回路（ＩＣ）メモ リデバイスとＣＰＵ間での信号の遅れは、その物理的な分離が減少すると大幅に 小さくなる。性能の改善は、その大部分がより良いデバイスの設計によってなさ れるが、デバイスをパッケージ化することで改善がなされる場合がある。 米国特許第５，２７９，０２９号明細書には、電子システム内部のスペースを 最大に利用し、それ故に遅延を減少させるように、スタック即ち積層体に配置し た複数のＩＣメモリデバイスからなるパッケージが開示されている。 ＩＣの多くは、ガラス繊維、セラミック又はプラスチック製ボディの内部に収 容された半導体ウエハからなる。前記ウエハへの外部電気接続は、前記ボディか ら延長するリードによって行われる。上記米国特許第５，２７９，０２９号明細 書に開示される構成の欠点は、製造コストが高い非標準ＩＣを用いていることで ある。更に、ＩＣのいかなる設計の変更も費用を要しかつ複雑である。 そこで、本願発明者は、上述した問題を解消する集積回路パッケージを案出し た。 発明の開示 本発明によれば、ベースに取り付けられた複数の集積回路アセンブリからなり 、前記各集積回路アセンブリが、その下縁に沿って配置された複数の接点端子を 有する平坦な基板と集積回路デバイスとからなり、前記ベースに取り付けられる 前 に、その前記各基板が、その各下縁を前記基板に対して直角に延長する或る平面 内に配置して、平行な平面内に位置するように互いに固定され、前記各接点端子 が、導電性バットジョイントにより前記ベースの表面の各接点端子に接続されて いることを特徴とする集積回路パッケージが提供される。 このパッケージは、基板に取り付けられた標準の集積回路デバイスを用いて、 安価にかつ簡単に製造される。各デバイス間の接続は、ベース上で行うことがで きる。前記アセンブリが、ベースに取り付ける前に一体に固定されているため、 各基板上のそれぞれの接点端子が適正に整合するように、基板とベースとの間に は良好で強力な導電性突合わせ接続（conductive butt connection）が形成され る。また、前記アセンブリは、個々のアセンブリが撓曲したり前記ベースから外 れることがないように剛固な構造を形成している。前記導電性バットジョイント （butt joint）は、はんだ又は導電性接着剤で構成することができる。 前記集積回路デバイスが前記各基板の両面に取り付けられていると好都合であ る。 隣接する前記集積回路アセンブリの前記集積回路デバイスが面対面に接着され ていると好都合である。 前記各基板の両面の前記集積回路デバイスが該基板に関して対称であると好都 合である。 前記集積回路アセンブリの前記集積回路デバイスからの信号を制御しかつ／又 は処理するために前記ベースに集積回路デバイスが設けられていると好都合であ る。 前記アセンブリの集積回路デバイスがメモリデバイスからなると好都合である 。 或る実施例では、前記ベースに電子システムの他の構成要素に接続するための 端子を設けることができる。 各基板がプリント回路基板、又はセラミック若しくはポリイミドフィルムから なると好都合である。 それぞれに各集積回路アセンブリを担持する複数のベースがマザーボードに取 り付けられていると好都合である。 或る変形実施例では、それぞれに各集積回路アセンブリが取り付けられたベー スの複数の群が、電子システムの他の構成要素に接続するための端子を設けた基 板に取り付けられている。 また、本発明によれば、それぞれに、その下縁に沿って配置された複数の接点 端子を有する平坦な基板に取り付けられた集積回路デバイスからなる複数の集積 回路アセンブリを形成する過程と、前記複数の集積回路アセンブリを、その各基 板が、その各下縁を前記基板に対して直角に延長する或る平面内に配置して、平 行な平面内に位置するように、互いに固定する過程と、前記集積回路アセンブリ をベース上に、その下縁が前記ベースの上面に位置するように配置する過程と、 前記集積回路アセンブリの各接点端子を前記ベースの上面の各接点端子に機械的 かつ電気的に接続する過程とからなることを特徴とする集積回路パッケージの製 造方法が提供される。 前記ベースの上面の前記接点端子を、前記集積回路アセンブリをその上に配置 する前に、はんだ又は導電性接着剤で印刷すると好都合である。好適には、熱を ベースの下面に加えて、該ベースの上面のはんだ又は接着剤を溶融させ、各アセ ンブリとベースとの間を機械的及び電気的に良好に接続する。 集積回路デバイスが基板の両面に取り付けられていると好都合である。 前記アセンブリが互いに接着されていると好都合である。 前記集積回路アセンブリを、隣接する集積回路デバイスの面間に接着剤を塗布 することにより、互いに接着すると好都合である。 図面の簡単な説明 以下に本発明の具体的態様を、添付図面を参照しつつ実施例を用いて詳細に説 明する。 第１図は、本発明による集積回路メモリパッケージに使用する集積回路メモリ デバイスの側面図である。 第２図は、第１図の集積回路メモリデバイスの平面図である。 第３図は、本発明によるメモリパッケージに使用する中間（interposed）プリ ント回路板の平面図である。 第４図乃至第６図は、本発明による集積回路メモリパッケージの組立第１段階 をそれぞれ示す斜視図である。 第７図は、組立後の第６図の矢印VIIの方向から見た矢視図である。 第８図及び第９図は、本発明による集積回路メモリパッケージの組立最終段階 をそれぞれ示す斜視図である。 発明を実施するための最良の形態 第１図及び第２図には、半導体ウエハを収容する薄い矩形プラスチックボディ １１からなる従来の集積回路（ＩＣ）メモリデバイス１０が示されている。前記 半導体ウエハに接続された複数の電気リード１２が、ボディ１１の両端縁から外 向きに突出している。電気リード１２は、その自由端がボディ１１の裏面の平面 内に位置するように、下向きかつ外向きに屈曲されている。 このようなメモリデバイス即ち所謂ＴＳＯＰ（thin-small outline package） が上述した標準型フットプリント及びリバースフットプリントバージョンについ て使用可能である。このリバースフットプリントバージョンでは、電気リード１ ２が、その自由端がボディ１１の前面の平面内に位置するように、上向きかつ外 向きに屈曲される。 第３図には、本発明によるメモリパッケージに使用する中間（interposer）プ リント回路板（ＰＣＢ）３０が示されている。ＰＣＢ３０は、ガラス繊維、セラ ミック又はプラスチック材料から形成された矩形の基板３１を備える。複数の電 気接点パッド３２が、前記ＰＣＢの両面に基板３１の両端縁に沿って配置されて いる。複数の接続パッド３３が、前記ＰＣＢの両面に基板３１の一方の側縁に沿 って配置されている。接点パッド３２は、前記ＰＣＢの両面を横切るように延長 するトラック３４によって接続パッド３３に接続されている。 第４図に関して、中間ＰＣＢ３０の両面におけるパッド３２、３３は、はんだ ペーストで印刷される。次に、本発明によれば、標準及びリバースメモリＩＣ１ ０Ｓ、１０Ｒが、該ＩＣのリード１２がそれぞれ接点パッド３２に接続されるよ うに、前記はんだペーストをリフローさせることにより前記ＰＣＢの両面にそれ ぞれ取り付けられている。このようにして、標準及びリバースフットプリントＩ Ｃ１０Ｓ、１０Ｒ上の対応する電気リード１２が、前記ＰＣＢの両面において互 いに丁度反対側に位置することになる。メモリパッケージにおいて、パッケージ の一方のメモリＩＣ上の行及び列選択リードと読出し／書込み用リードとを該パ ッケージの他の同様のＩＣ上の対応するリードに接続することは一般的である。 従って、各ＩＣは、他のデバイスのリードに接続されていないデバイス選択リー ドを用いて、個々に選択することができる。接続しなければならない標準及びリ バースフットプリントＩＣ１０Ｓ、１０Ｒのリードは、前記ＰＣＢの両面の間に めっきスルーホールを設けることにより接続することができる。 第５図に関して、４つのこのような中間アセンブリ３５を組み立てると、これ らは、隣接するＩＣ１０Ｓ、１０Ｒの全面に、例えば位置３６に接着剤を塗布す ることにより、並行に接着される。各アセンブリ３５は、接続パッド３３を有す る側縁が同じ平面内に位置するように接着される。また、各アセンブリ３５の対 応する接続パッド３３が、中間基板３１の平面に対して垂直に延長する直線上に 位置するように注意しなければならない。 第６図及び第７図に関して、ＬＣＣ（leadless-chip-carrier）６０は、ガラ ス繊維、セラミック又はプラスチック材料から形成された矩形の基板６１を備え る。複数列の接続パッド６３が、ＬＣＣ６０の上面に配置されている。接続パッ ド６３は、各エッジパッド６４及び前記ＬＣＣの下面のパッド（図示せず）に接 続されている。デコーダ／バッファＩＣ６５が、ＬＣＣ６０の上面のパッドに接 続され、かつそれに金属カバー６６によって密閉されている。次に、ＬＣＣ６０ の上面のパッド６３がはんだペーストで印刷される。次に、メモリブロックアセ ンブリ６２が、各中間アセンブリ３５の端縁の接続パッド３３がＬＣＣ６０の各 接続パッド６３と接触するように、ＬＣＣ６０の上面に配置される。ここで、前 記メモリブロックアセンブリは、ベースの前記ＰＣＢの下面に熱を加えて、それ によりその上面に印刷された前記はんだペーストをリフローさせることにより、 ＬＣＣ６０に接続される。従って、各中間アセンブリ３５とＬＣＣ６０の各パッ ド３３、６３間が機械的かつ電気的に強固に接続される。 第８図及び第９図に関して、マザーボード即ち所謂ＰＧＡ（pin grid array） ８０は、その下面にピン８２のアレイ即ち配列を有するセラミック基板８１から なる。複数の接点パッド８３が、ＰＧＡ８０の上面に配列されている。パッド８ ３は、導電性エポキシ樹脂でスクリーン印刷される。４個のＬＣＣアセンブリ８ ４がＰＧＡ８０の上面に、そのエッジ接続パッド６４が前記ＰＧＡのパッド８３ と接触するように配置される。ここで、前記エポキシ樹脂を硬化させて、ＬＣＣ アセンブリ８４をＰＧＡ８０に強固に接着させる。次に、金属蓋体９０をＰＧＡ ８０の上にシールして、前記メモリＩＣを内部にカバーする。デカップリングコ ンデンサ８５を、前記ＬＣＣの下面の端子（図示せず）に取り付けることができ る。別の実施例では、前記マザーボードをボールグリッドアレイ（ball grid ar ray）で構成することができる。 前記メモリパッケージは、低コストの標準オフザシェルフメモリデバイスを使 用し、それにより高価な製造設備及び製造プロセスが回避されることが理解され る。前記パッケージがプリント回路板上に占有する面積は、それに対して垂直に メモリデバイスが積層されるため、最小である。更に、前記パッケージの構成に よって、メモリデバイスの各行及び列選択リード間の接続を形成するのに好都合 かつ簡単な手段が得られる。Description: TECHNICAL FIELD The present invention relates to an integrated circuit package, and more particularly, to an integrated circuit package and a method of assembling the same. BACKGROUND ART It is known to improve the performance of electronic systems, such as microprocessors, by reducing the separation between its components. For example, the signal lag between an integrated circuit (IC) memory device and a CPU is significantly reduced as its physical separation is reduced. Most of the improvement in performance is made by designing better devices, but packaging may improve the performance. U.S. Pat. No. 5,279,029 discloses a package comprising a plurality of IC memory devices arranged in a stack so as to make maximum use of space inside the electronic system and thus reduce delay. It has been disclosed. Many ICs consist of a semiconductor wafer housed inside a glass fiber, ceramic or plastic body. External electrical connections to the wafer are made by leads extending from the body. A disadvantage of the arrangement disclosed in the above-mentioned U.S. Pat. No. 5,279,029 is that a non-standard IC having a high manufacturing cost is used. Further, any design changes in the IC are costly and complex. Therefore, the inventor of the present application has devised an integrated circuit package that solves the above-described problem. SUMMARY OF THE INVENTION In accordance with the present invention, a flat substrate and an integrated circuit comprising a plurality of integrated circuit assemblies mounted on a base, each integrated circuit assembly having a plurality of contact terminals disposed along a lower edge thereof. Before mounting on the base, each of the substrates is arranged in a plane extending at a lower edge thereof at a right angle to the substrate so as to lie in a parallel plane. Wherein the respective contact terminals are connected to the respective contact terminals on the surface of the base by a conductive butt joint. This package is inexpensive and easy to manufacture using standard integrated circuit devices mounted on a substrate. The connection between each device can be made on the base. Because the assembly is secured together before mounting to the base, a good and strong conductive butt connection between the board and the base so that the respective contact terminals on each board are properly aligned (Conductive butt connection) is formed. Also, the assemblies form a rigid structure so that the individual assemblies do not flex or come off the base. The conductive butt joint may be made of solder or conductive adhesive. Conveniently, the integrated circuit devices are mounted on both sides of each substrate. Advantageously, the integrated circuit devices of adjacent integrated circuit assemblies are glued face-to-face. Advantageously, the integrated circuit devices on both sides of each substrate are symmetric with respect to the substrate. Conveniently, the base is provided with an integrated circuit device for controlling and / or processing signals from the integrated circuit device of the integrated circuit assembly. Advantageously, the integrated circuit device of said assembly comprises a memory device. In one embodiment, the base may be provided with terminals for connection to other components of the electronic system. Conveniently each substrate comprises a printed circuit board or a ceramic or polyimide film. Conveniently, a plurality of bases, each carrying each integrated circuit assembly, are mounted on the motherboard. In one variation, a plurality of groups of bases, each having an integrated circuit assembly mounted thereon, are mounted on a substrate having terminals for connection to other components of the electronic system. Also, according to the present invention, forming a plurality of integrated circuit assemblies each comprising an integrated circuit device mounted on a flat substrate having a plurality of contact terminals disposed along a lower edge thereof; Securing the plurality of integrated circuit assemblies to each other such that each of the substrates is disposed in a plane extending at a respective lower edge thereof at right angles to the substrate, and is positioned in a parallel plane; Arranging the integrated circuit assembly on a base such that a lower edge thereof is located on the upper surface of the base; and mechanically and electrically connecting each contact terminal of the integrated circuit assembly to each contact terminal on the upper surface of the base. And a method of manufacturing the integrated circuit package. Conveniently, the contact terminals on the top surface of the base are printed with solder or a conductive adhesive before placing the integrated circuit assembly thereon. Preferably, heat is applied to the lower surface of the base to melt the solder or adhesive on the upper surface of the base, providing a good mechanical and electrical connection between each assembly and the base. Advantageously, the integrated circuit devices are mounted on both sides of the substrate. Advantageously, the assemblies are glued together. Advantageously, the integrated circuit assemblies are adhered to one another by applying an adhesive between the surfaces of adjacent integrated circuit devices. BRIEF DESCRIPTION OF THE DRAWINGS Hereinafter, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings using embodiments. FIG. 1 is a side view of an integrated circuit memory device used in an integrated circuit memory package according to the present invention. FIG. 2 is a plan view of the integrated circuit memory device of FIG. FIG. 3 is a plan view of an interposed printed circuit board used in a memory package according to the present invention. 4 to 6 are perspective views respectively showing a first stage of assembling the integrated circuit memory package according to the present invention. FIG. 7 is a view seen from the direction of arrow VII in FIG. 6 after assembly. 8 and 9 are perspective views respectively showing the final stage of assembling the integrated circuit memory package according to the present invention. To the best mode FIGS. 1 and 2 for carrying out the invention, conventional integrated circuit (IC) memory device 10 consisting of a thin rectangular plastic body 11 that houses a semiconductor wafer is shown. A plurality of electrical leads 12 connected to the semiconductor wafer project outward from both end edges of the body 11. The electric lead 12 is bent downward and outward so that its free end is located in the plane of the back surface of the body 11. Such a memory device, a so-called thin-small outline package (TSOP), can be used for the standard footprint and reverse footprint versions described above. In this reverse footprint version, the electrical lead 12 is bent upward and outward such that its free end lies in the plane of the front surface of the body 11. FIG. 3 shows an interposer printed circuit board (PCB) 30 for use in a memory package according to the present invention. The PCB 30 comprises a rectangular substrate 31 formed from glass fiber, ceramic or plastic material. A plurality of electrical contact pads 32 are arranged on both sides of the PCB along both edges of the substrate 31. A plurality of connection pads 33 are arranged on both sides of the PCB along one side edge of the substrate 31. The contact pads 32 are connected to the connection pads 33 by tracks 34 that extend across both sides of the PCB. With reference to FIG. 4, the pads 32, 33 on both sides of the intermediate PCB 30 are printed with solder paste. Next, according to the present invention, the standard and reverse memory ICs 10S, 10R are respectively reflowed on the PCB by reflowing the solder paste such that the leads 12 of the IC are connected to the contact pads 32, respectively. Installed. In this way, the corresponding electrical leads 12 on the standard and reverse footprints IC 10S, 10R will be located just opposite each other on both sides of the PCB. In a memory package, it is common to connect row and column select leads and read / write leads on one memory IC of the package to corresponding leads on other similar ICs in the package. Thus, each IC can be individually selected using device selection leads that are not connected to the leads of other devices. The leads of the standard and reverse footprint ICs 10S, 10R that must be connected can be connected by providing plated through holes between both sides of the PCB. With reference to FIG. 5, when assembling four such intermediate assemblies 35, they are glued in parallel over the entire surface of adjacent ICs 10S, 10R, for example, by applying an adhesive at location. Each assembly 35 is glued so that the side edges having the connection pads 33 are located in the same plane. Also, care must be taken that the corresponding connection pads 33 of each assembly 35 are located on a straight line extending perpendicular to the plane of the intermediate substrate 31. 6 and 7, the LCC (leadless-chip-carrier) 60 includes a rectangular substrate 61 formed of a glass fiber, ceramic or plastic material. A plurality of rows of connection pads 63 are arranged on the upper surface of LCC 60. The connection pad 63 is connected to each edge pad 64 and a pad (not shown) on the lower surface of the LCC. A decoder / buffer IC 65 is connected to the pads on the top of the LCC 60 and is sealed thereto by a metal cover 66. Next, the pad 63 on the upper surface of the LCC 60 is printed with a solder paste. Next, the memory block assembly 62 is disposed on the upper surface of the LCC 60 such that the connection pads 33 on the edge of each intermediate assembly 35 are in contact with each connection pad 63 of the LCC 60. Here, the memory block assembly is connected to the LCC 60 by applying heat to the lower surface of the PCB of the base, thereby reflowing the solder paste printed on the upper surface. Therefore, each intermediate assembly 35 and each pad 33, 63 of the LCC 60 are firmly connected mechanically and electrically. Referring to FIGS. 8 and 9, the motherboard, or so-called pin grid array (PGA) 80, comprises a ceramic substrate 81 having an array of pins 82 on its lower surface. A plurality of contact pads 83 are arranged on the upper surface of the PGA 80. The pad 83 is screen-printed with a conductive epoxy resin. Four LCC assemblies 84 are arranged on the upper surface of the PGA 80 such that the edge connection pads 64 are in contact with the pads 83 of the PGA. Here, the epoxy resin is cured, and the LCC assembly 84 is firmly adhered to the PGA 80. Next, the metal cover 90 is sealed on the PGA 80 to cover the memory IC. A decoupling capacitor 85 can be attached to a terminal (not shown) on the lower surface of the LCC. In another embodiment, the motherboard can be configured with a ball grid array. It will be appreciated that the memory package uses low cost standard off-the-shelf memory devices, thereby avoiding expensive manufacturing equipment and processes. The area occupied by the package on the printed circuit board is minimal because the memory devices are stacked perpendicular to it. Further, the configuration of the package provides a convenient and simple means for forming connections between each row and column select lead of the memory device.

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年４月２９日 【補正内容】 請求の範囲 １） それぞれにその下縁に沿って配置された複数の接点端子を有する平坦な基 板に取り付けられた集積回路デバイスからなる複数の集積回路アセンブリを形成 する過程と、前記複数の集積回路アセンブリを直接一体に固定してスタックを、 前記スタックの隣接する各対の基板が少なくとも１個の集積回路デバイスにより 離隔され、前記基板がその各下縁を前記基板に対して直角に延長する或る平面内 に配置しつつ平行な平面内に位置するように、形成する過程と、前記スタックを ベース上に、前記基板の前記下縁を前記ベースの上面に突き合わせるように配置 する過程と、前記集積回路アセンブリの前記接点端子を前記ベースの各接点端子 に機械的かつ電気的に接続する導電性バットジョイントを形成する過程とからな ることを特徴とする集積回路パッケージの製造方法。 ２） 前記ベースの上面の前記接点端子を、前記スタックをその上に配置する前 に、はんだで印刷することを特徴とする請求項１記載の集積回路パッケージの製 造方法。 ３） 前記ベースの下面に熱を加えて前記はんだを溶融させることを特徴とする 請求項２記載の集積回路パッケージの製造方法。 ４） 前記ベースの上面の前記接点端子を、前記スタックをその上に配置する前 に、導電性接着剤で印刷することを特徴とする請求項１記載の集積回路パッケー ジの製造方法。 ５） 前記ベースの下面に熱を加えて前記導電性接着剤を溶融させることを特徴 とする請求項４記載の集積回路パッケージの製造方法。 ６） 集積回路デバイスを前記各基板の両面に取り付けることを特徴とする請求 項１乃至５のいずれか記載の集積回路パッケージの製造方法。 ７） 前記集積回路アセンブリを、隣接する集積回路デバイスの面間に接着剤を 塗布することにより、一体に固定することを特徴とする請求項６記載の集積回路 パッケージの製造方法。[Procedure of Amendment] Article 184-8, Paragraph 1 of the Patent Act [Submission date] April 29, 1997 [Correction contents]                                The scope of the claims 1) A flat base, each having a plurality of contact terminals arranged along its lower edge. Form multiple integrated circuit assemblies of integrated circuit devices mounted on a plate And fixing the plurality of integrated circuit assemblies directly together to form a stack, Each pair of adjacent substrates of the stack is provided by at least one integrated circuit device. In a plane spaced apart and the substrate extending at its lower edge at right angles to the substrate Forming the stack so as to lie in a parallel plane while placing the stack, Arranged on a base such that the lower edge of the substrate abuts on the upper surface of the base And connecting the contact terminals of the integrated circuit assembly to respective contact terminals of the base. Forming a conductive butt joint that is mechanically and electrically connected to the A method of manufacturing an integrated circuit package. 2) before the contact terminals on the upper surface of the base are placed on the stack; 2. The integrated circuit package according to claim 1, wherein the integrated circuit package is printed with solder. Construction method. 3) applying heat to the lower surface of the base to melt the solder; A method for manufacturing an integrated circuit package according to claim 2. 4) disposing the contact terminals on the top surface of the base before placing the stack thereon; 2. The integrated circuit package according to claim 1, further comprising printing with a conductive adhesive. Manufacturing method of di. 5) applying heat to the lower surface of the base to melt the conductive adhesive; The method for manufacturing an integrated circuit package according to claim 4, wherein 6) An integrated circuit device is mounted on both sides of each substrate. Item 6. The method for manufacturing an integrated circuit package according to any one of Items 1 to 5. 7) applying an adhesive between the surfaces of adjacent integrated circuit devices; 7. The integrated circuit according to claim 6, wherein the integrated circuit is fixed by applying. Package manufacturing method.

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ────────────────────────────────────────────────── ─── Continuation of front page    (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), OA (BF, BJ, CF) , CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AP (KE, LS, MW, SD, S Z, UG), UA (AM, AZ, BY, KG, KZ, MD , RU, TJ, TM), AL, AM, AT, AU, AZ , BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, I S, JP, KE, KG, KP, KR, KZ, LK, LR , LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, S D, SE, SG, SI, SK, TJ, TM, TR, TT , UA, UG, US, UZ, VN

Claims (1)

【特許請求の範囲】 １） ベースに取り付けられた複数の集積回路アセンブリからなり、前記各集積 回路アセンブリが、その下縁に沿って配置された複数の接点端子を有する平坦な 基板と集積回路デバイスとからなり、前記ベースに取り付けられる前に、その前 記各基板が、その各下縁を前記基板に対して直角に延長する或る平面内に配置し て、平行な平面内に位置するように互いに固定され、前記各接点端子が、導電性 バットジョイントにより前記ベースの表面の各接点端子に接続されていることを 特徴とする集積回路パッケージ。 ２） 前記導電性バットジョイントがはんだからなることを特徴とする請求項１ 記載の集積回路パッケージ。 ３） 前記導電性バットジョイントが導電性接着剤からなることを特徴とする請 求項１記載の集積回路パッケージ。 ４） 前記集積回路デバイスが前記各基板の両面に取り付けられていることを特 徴とする請求項１乃至３のいずれか記載の集積回路パッケージ。 ５） 隣接する前記集積回路アセンブリの前記集積回路デバイスが面対面に接着 されていることを特徴とする請求項４記載の集積回路パッケージ。 ６） 前記各基板の両面の前記集積回路デバイスが該基板に関して対称であるこ とを特徴とする請求項４又は５記載の集積回路パッケージ。 ７） 前記集積回路アセンブリの前記集積回路デバイスからの信号を制御しかつ ／又は処理するために前記ベースに集積回路デバイスが設けられていることを特 徴とする請求項１乃至６のいずれか記載の集積回路パッケージ。 ８） 前記集積回路アセンブリの前記集積回路デバイスがメモリデバイスからな ることを特徴とする請求項１乃至７のいずれか記載の集積回路パッケージ。 ９） 前記ベースに電子システムの他の構成要素に接続するための端子が設けら れていることを特徴とする請求項１乃至８のいずれか記載の集積回路パッケージ 。 １０）前記各基板がプリント回路板からなることを特徴とする請求項１乃至９の いずれか記載の集積回路パッケージ。 １１）前記各基板がセラミックフィルムからなることを特徴とする請求項１乃至 ９のいずれか記載の集積回路パッケージ。 １２）前記各基板がポリイミドフィルムからなることを特徴とする請求項１乃至 ９のいずれか記載の集積回路パッケージ。 １３）マザーボードに取り付けられた複数のベースを備え、前記各ベースがそれ ぞれ集積回路アセンブリを担持することを特徴とする請求項１乃至１２のいずれ か記載の集積回路パッケージ。 １４）それぞれに集積回路アセンブリが取り付けられた複数のベースからなる複 数の群が、電子システムの他の構成要素に接続するための端子が設けられた基板 に取り付けられていることを特徴とする請求項１乃至１２のいずれか記載の集積 回路パッケージ。 １５）それぞれに、その下縁に沿って配置された複数の接点端子を有する平坦な 基板に取り付けられた集積回路デバイスからなる複数の集積回路アセンブリを形 成する過程と、前記複数の集積回路アセンブリを、その各基板が、その各下縁を 前記基板に対して直角に延長する或る平面内に配置して、平行な平面内に位置す るように、互いに固定する過程と、前記集積回路アセンブリをベース上に、その 下縁が前記ベースの上面に位置するように配置する過程と、前記集積回路アセン ブリの各接点端子を前記ベースの上面の各接点端子に機械的かつ電気的に接続す る過程とからなることを特徴とする集積回路パッケージの製造方法。 １６）前記ベースの上面の前記接点端子を、前記集積回路アセンブリをその上に 配置する前に、はんだで印刷することを特徴とする請求項１５記載の集積回路パ ッケージの製造方法。 １７）前記ベースの下面に熱を加えて前記はんだを溶融させることを特徴とする 請求項１６記載の集積回路パッケージの製造方法。 １８）前記ベースの上面の前記接点端子を、前記集積回路アセンブリをその上に 配置する前に、導電性接着剤で印刷することを特徴とする請求項１５記載の集積 回路パッケージの製造方法。 １９）前記ベースの下面に熱を加えて前記導電性接着剤を溶融させることを特徴 とする請求項１８記載の集積回路パッケージの製造方法。 ２０）集積回路デバイスを前記各基板の両面に取り付けることを特徴とする請求 項１５乃至１９のいずれか記載の集積回路パッケージの製造方法。 ２１）前記集積回路アセンブリを、隣接する集積回路デバイスの面間に接着剤を 塗布することにより、互いに接着することを特徴とする請求項２０記載の集積回 路パッケージの製造方法。[Claims] 1) comprising a plurality of integrated circuit assemblies mounted on a base, wherein each of said integrated circuits is A circuit assembly has a flat surface having a plurality of contact terminals disposed along a lower edge thereof. Consisting of a substrate and an integrated circuit device, before being attached to the base, Each substrate is positioned in a plane extending its lower edge at right angles to said substrate. Are fixed to each other so as to lie in a parallel plane, and the respective contact terminals are electrically conductive. That it is connected to each contact terminal on the surface of the base by a butt joint A featured integrated circuit package. 2) The conductive butt joint is made of solder. An integrated circuit package as described. 3) The conductive butt joint is made of a conductive adhesive. The integrated circuit package according to claim 1. 4) The integrated circuit device is mounted on both sides of each of the substrates. An integrated circuit package according to any one of claims 1 to 3, characterized in that: 5) The integrated circuit devices of adjacent integrated circuit assemblies are bonded face-to-face The integrated circuit package according to claim 4, wherein the integrated circuit package is formed. 6) The integrated circuit devices on both sides of each substrate are symmetric with respect to the substrate. The integrated circuit package according to claim 4 or 5, wherein 7) controlling signals from the integrated circuit device of the integrated circuit assembly; And / or wherein said base is provided with an integrated circuit device for processing. An integrated circuit package according to any one of claims 1 to 6, characterized in that: 8) The integrated circuit device of the integrated circuit assembly is a memory device. The integrated circuit package according to claim 1, wherein: 9) The base is provided with terminals for connection to other components of the electronic system. 9. The integrated circuit package according to claim 1, wherein . 10. The method according to claim 1, wherein each of the substrates comprises a printed circuit board. An integrated circuit package according to any of the preceding claims. 11) Each of the substrates is made of a ceramic film. The integrated circuit package according to any one of claims 9 to 13. 12) Each of the substrates is made of a polyimide film. The integrated circuit package according to any one of claims 9 to 13. 13) comprising a plurality of bases mounted on the motherboard, each said base being 13. An integrated circuit assembly according to claim 1, which carries an integrated circuit assembly. Or an integrated circuit package as described in any one of the above. 14) a plurality of bases each having an integrated circuit assembly mounted thereon; Substrate with groups of numbers provided with terminals for connection to other components of the electronic system 13. The integration according to any one of claims 1 to 12, wherein the integration is attached to Circuit package. 15) each having a plurality of contact terminals disposed along its lower edge; Forming a plurality of integrated circuit assemblies consisting of integrated circuit devices mounted on a substrate Forming the plurality of integrated circuit assemblies, wherein each substrate has its lower edge Placed in a plane extending perpendicular to the substrate and located in a parallel plane Fixing the integrated circuit assembly on a base so that Arranging the lower edge on the upper surface of the base; Each contact terminal of the yellowtail is mechanically and electrically connected to each contact terminal on the upper surface of the base. A method of manufacturing an integrated circuit package. 16) connect the contact terminals on the top surface of the base with the integrated circuit assembly thereon; 16. The integrated circuit package according to claim 15, wherein the printed circuit board is printed with solder before being placed. Package manufacturing method. 17) The method is characterized in that heat is applied to the lower surface of the base to melt the solder. A method for manufacturing an integrated circuit package according to claim 16. 18) connect the contact terminals on the top surface of the base with the integrated circuit assembly thereon; 16. The integration according to claim 15, wherein printing is performed with a conductive adhesive before placing. Circuit package manufacturing method. 19) The method is characterized in that heat is applied to the lower surface of the base to melt the conductive adhesive. The method for manufacturing an integrated circuit package according to claim 18, wherein: 20) An integrated circuit device is mounted on both sides of each substrate. Item 20. The method for manufacturing an integrated circuit package according to any one of Items 15 to 19. 21) applying an adhesive between the surfaces of adjacent integrated circuit devices; 21. The stacking circuit according to claim 20, wherein the layers are adhered to each other by applying. Road package manufacturing method.
JP8530806A 1995-04-08 1996-04-09 Integrated circuit package Pending JPH11503569A (en)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
GB9507360A GB9507360D0 (en) 1995-04-08 1995-04-08 Integrated circuit packages
GB9508238A GB2299891B (en) 1995-04-08 1995-04-24 Integrated circuit packages
GB9507360.7 1995-04-24
GB9508238.4 1995-04-24
PCT/GB1996/000873 WO1996032746A1 (en) 1995-04-08 1996-04-09 Integrated circuit packages

Publications (1)

Publication Number Publication Date
JPH11503569A true JPH11503569A (en) 1999-03-26

Family

ID=26306848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8530806A Pending JPH11503569A (en) 1995-04-08 1996-04-09 Integrated circuit package

Country Status (4)

Country Link
EP (1) EP0820643A1 (en)
JP (1) JPH11503569A (en)
AU (1) AU5284096A (en)
WO (1) WO1996032746A1 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03291869A (en) * 1990-04-09 1991-12-24 Hitachi Ltd Electronic device
FR2695531B1 (en) * 1992-09-10 1994-11-18 Sextant Avionique Electronic module composed of double-sided boxes.
WO1994026083A1 (en) * 1993-04-23 1994-11-10 Irvine Sensors Corporation Electronic module comprising a stack of ic chips

Also Published As

Publication number Publication date
WO1996032746A1 (en) 1996-10-17
EP0820643A1 (en) 1998-01-28
AU5284096A (en) 1996-10-30

Similar Documents

Publication Publication Date Title
US6417024B2 (en) Back-to-back semiconductor device module, assemblies including the same and methods
US6501157B1 (en) Substrate for accepting wire bonded or flip-chip components
US6487078B2 (en) Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
US6545868B1 (en) Electronic module having canopy-type carriers
US7229850B2 (en) Method of making assemblies having stacked semiconductor chips
JP3502776B2 (en) Metal foil with bump, circuit board, and semiconductor device using the same
US20040038449A1 (en) Stacked microelectronic dies and methods for stacking microelectronic dies
US20010015487A1 (en) Stackable chip package with flex carrier
JP2003133518A (en) Semiconductor module
US6104088A (en) Complementary wiring package and method for mounting a semi-conductive IC package in a high-density board
JP3247634B2 (en) Semiconductor device package and assembling method
JP2001185578A (en) Semiconductor device
JPH11503569A (en) Integrated circuit package
EP0905521A2 (en) Burn-in testing device
GB2299891A (en) Integrated circuit packages
JPH0610718Y2 (en) Integrated circuit element holding structure
JPH0799767B2 (en) Chip carrier IC device
JPH0595080A (en) Multi-integrated circuit mounting substrate