JPH1148122A - 化学的機械研磨装置およびこれを用いた半導体集積回路装置の製造方法 - Google Patents
化学的機械研磨装置およびこれを用いた半導体集積回路装置の製造方法Info
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- JPH1148122A JPH1148122A JP20887497A JP20887497A JPH1148122A JP H1148122 A JPH1148122 A JP H1148122A JP 20887497 A JP20887497 A JP 20887497A JP 20887497 A JP20887497 A JP 20887497A JP H1148122 A JPH1148122 A JP H1148122A
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Abstract
(57)【要約】
【課題】 ＣＭＰ技術において、寿命の長い研磨パッド
を得ると同時に、安定した研磨速度で半導体ウエハ上の
被研磨膜の全面を均一に研磨する。 【解決手段】 ダイヤモンド粒子が埋め込まれた第１の
ドレッサ５で研磨パッド４の表面を切削して平坦度を出
した後、半導体ウエハ１上の被研磨膜の表面を研磨する
と同時に、供給ノズル１０から研磨砥粒溶液１１を供給
しながら円筒状のブラシ７によって構成される第２のド
レッサ６で研磨パッド４の表面の芝めを立たせて、元の
荒い芝めを復元する。
を得ると同時に、安定した研磨速度で半導体ウエハ上の
被研磨膜の全面を均一に研磨する。 【解決手段】 ダイヤモンド粒子が埋め込まれた第１の
ドレッサ５で研磨パッド４の表面を切削して平坦度を出
した後、半導体ウエハ１上の被研磨膜の表面を研磨する
と同時に、供給ノズル１０から研磨砥粒溶液１１を供給
しながら円筒状のブラシ７によって構成される第２のド
レッサ６で研磨パッド４の表面の芝めを立たせて、元の
荒い芝めを復元する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体ウエハ上に堆積され
た絶縁膜または金属膜の表面の凹凸を化学的機械研磨
（Chemical Mechanical Polishing ；ＣＭＰ）装置を用
いて平坦に加工する技術に関するものである。
置の製造技術に関し、特に、半導体ウエハ上に堆積され
た絶縁膜または金属膜の表面の凹凸を化学的機械研磨
（Chemical Mechanical Polishing ；ＣＭＰ）装置を用
いて平坦に加工する技術に関するものである。
【０００２】
【従来の技術】従来のＣＭＰ装置Ｐ2 の要部断面の模式
図を図５に示す。図において、５１は半導体ウエハ、５
２は剛性板、５３は低剛性の合成樹脂から成る加圧用パ
ッド、５４は剛性板５２にその厚み方向に複数個設けら
れた通気孔、５５は剛性板５２に設けられた通気孔５４
と一致する如く加圧用パッド５３に配列された通気孔、
５６は加圧ヘッド、５７は研磨パッド、５８は研磨パッ
ドが貼り付けられた研磨定盤、５９は半導体ウエハ５１
が研磨中に加圧ヘッド５６から外れないように設けられ
たストッパである。
図を図５に示す。図において、５１は半導体ウエハ、５
２は剛性板、５３は低剛性の合成樹脂から成る加圧用パ
ッド、５４は剛性板５２にその厚み方向に複数個設けら
れた通気孔、５５は剛性板５２に設けられた通気孔５４
と一致する如く加圧用パッド５３に配列された通気孔、
５６は加圧ヘッド、５７は研磨パッド、５８は研磨パッ
ドが貼り付けられた研磨定盤、５９は半導体ウエハ５１
が研磨中に加圧ヘッド５６から外れないように設けられ
たストッパである。
【０００３】半導体ウエハ５１は、剛性板５２および加
圧用パッド５３にそれぞれ設けられた通気孔５４，５５
からの真空吸引により加圧ヘッド５６に装着された後、
研磨パッド５７上に押し付けられる。研磨時の圧力は加
圧ヘッド５６、剛性板５２、加圧用パッド５３を介して
半導体ウエハ５１に加えられる。半導体ウエハ５１は加
圧ヘッド５６と共に回転し、同じく回転する研磨定盤５
８に貼り付けられた研磨パッド５７に押さえつけながら
研磨される。
圧用パッド５３にそれぞれ設けられた通気孔５４，５５
からの真空吸引により加圧ヘッド５６に装着された後、
研磨パッド５７上に押し付けられる。研磨時の圧力は加
圧ヘッド５６、剛性板５２、加圧用パッド５３を介して
半導体ウエハ５１に加えられる。半導体ウエハ５１は加
圧ヘッド５６と共に回転し、同じく回転する研磨定盤５
８に貼り付けられた研磨パッド５７に押さえつけながら
研磨される。
【０００４】次に、前記ＣＭＰ装置Ｐ2 を用い、半導体
ウエハ上に堆積された絶縁膜または金属膜の表面の凹凸
を平坦化する製造工程の一例を図６（ａ）〜（ｆ）を用
いて説明する。
ウエハ上に堆積された絶縁膜または金属膜の表面の凹凸
を平坦化する製造工程の一例を図６（ａ）〜（ｆ）を用
いて説明する。
【０００５】これらの図において、６０は半導体基板、
６１は第１層目の配線、６２は層間絶縁膜、６３は層間
絶縁膜６２に開孔されたスルーホール、６４は金属膜、
６５は第２層目の配線である。
６１は第１層目の配線、６２は層間絶縁膜、６３は層間
絶縁膜６２に開孔されたスルーホール、６４は金属膜、
６５は第２層目の配線である。
【０００６】まず、半導体基板６０上に、例えばトラン
ジスタ等の半導体素子、電荷蓄積用容量素子または抵抗
素子（いずれも図示せず）などを形成した後、これらを
互いに電気的に接続する第１層目の配線６１を形成する
（工程（ａ））。この際、半導体基板６０の表面には第
１層目の配線６１の厚み分の凸部が生ずる。
ジスタ等の半導体素子、電荷蓄積用容量素子または抵抗
素子（いずれも図示せず）などを形成した後、これらを
互いに電気的に接続する第１層目の配線６１を形成する
（工程（ａ））。この際、半導体基板６０の表面には第
１層目の配線６１の厚み分の凸部が生ずる。
【０００７】次に、ＣＶＤ（Chemical Vapor Depositio
n ）法を用いて酸化シリコン膜または窒化シリコン膜な
どによって構成される層間絶縁膜６２を半導体基板６０
上に堆積させて、上記第１層目の配線６１を層間絶縁膜
６２で覆う（工程（ｂ））。この際、ほぼ前記第１層目
の配線６１の厚み分の段差が層間絶縁膜６２の表面に残
留する。次いで、前記ＣＭＰ装置Ｐ2 を用いて、層間絶
縁膜６２の表面を研磨して平坦に加工する（工程
（ｃ））。
n ）法を用いて酸化シリコン膜または窒化シリコン膜な
どによって構成される層間絶縁膜６２を半導体基板６０
上に堆積させて、上記第１層目の配線６１を層間絶縁膜
６２で覆う（工程（ｂ））。この際、ほぼ前記第１層目
の配線６１の厚み分の段差が層間絶縁膜６２の表面に残
留する。次いで、前記ＣＭＰ装置Ｐ2 を用いて、層間絶
縁膜６２の表面を研磨して平坦に加工する（工程
（ｃ））。
【０００８】次に、第１層目の配線６１に達するスルー
ホール６３を層間絶縁膜６２に設けた後、ＣＶＤ法また
はスパッタリング法などによって半導体基板６０上に金
属膜６４を堆積し（工程（ｄ））、次いで、前記ＣＭＰ
装置Ｐ2 を用いて層間絶縁膜６２の表面に積層された金
属膜６４を研磨除去する。これによって、スルーホール
６３に金属膜６４を埋め込む（工程（ｅ））。
ホール６３を層間絶縁膜６２に設けた後、ＣＶＤ法また
はスパッタリング法などによって半導体基板６０上に金
属膜６４を堆積し（工程（ｄ））、次いで、前記ＣＭＰ
装置Ｐ2 を用いて層間絶縁膜６２の表面に積層された金
属膜６４を研磨除去する。これによって、スルーホール
６３に金属膜６４を埋め込む（工程（ｅ））。
【０００９】次に、半導体基板６０上に金属膜（図示せ
ず）を堆積した後、この金属膜をパターニングすること
によって第２層目の配線６５を形成する（工程
（ｆ））。第１層目の配線６１と第２層目の配線６５と
はスルーホール６３に埋め込まれた金属膜６４を介して
電気的に接続される。また、上記工程（ａ）〜（ｆ）を
同様に繰り返すことにより所望の多層配線を有する半導
体集積回路装置を形成することができる。
ず）を堆積した後、この金属膜をパターニングすること
によって第２層目の配線６５を形成する（工程
（ｆ））。第１層目の配線６１と第２層目の配線６５と
はスルーホール６３に埋め込まれた金属膜６４を介して
電気的に接続される。また、上記工程（ａ）〜（ｆ）を
同様に繰り返すことにより所望の多層配線を有する半導
体集積回路装置を形成することができる。
【００１０】ところで、上記工程（ｃ）での層間絶縁膜
６２の表面の平坦化および上記工程（ｅ）での金属膜６
４の表面の平坦化で要求される研磨技術の基本的性能と
しては、被研磨膜の凹凸の平坦度、研磨量の均一性、ス
ループットおよび研磨速度の安定性が挙げられる。これ
らのうち、被研磨膜の凹凸の平坦度は使用する研磨パッ
ドの機械的材料、研磨量の均一性はウエハ加圧方式によ
ってほぼ決定されるのに対し、スループットおよび研磨
速度の安定性は、研磨砥粒の材質、加圧力または摺動速
度などの研磨条件に加えて、研磨パッドの表面状態に強
く依存する。
６２の表面の平坦化および上記工程（ｅ）での金属膜６
４の表面の平坦化で要求される研磨技術の基本的性能と
しては、被研磨膜の凹凸の平坦度、研磨量の均一性、ス
ループットおよび研磨速度の安定性が挙げられる。これ
らのうち、被研磨膜の凹凸の平坦度は使用する研磨パッ
ドの機械的材料、研磨量の均一性はウエハ加圧方式によ
ってほぼ決定されるのに対し、スループットおよび研磨
速度の安定性は、研磨砥粒の材質、加圧力または摺動速
度などの研磨条件に加えて、研磨パッドの表面状態に強
く依存する。
【００１１】特に、本発明者の実験により、研磨速度の
安定性は研磨パッドの表面の荒さの変化と強い相関関係
があることが明らかとなった。図７は、本発明者の実験
結果の一例であり、半導体ウエハの処理枚数に対する半
導体ウエハ上の被研磨膜の研磨速度の変化および研磨パ
ッドの表面の荒さの変化を示すグラフ図である。
安定性は研磨パッドの表面の荒さの変化と強い相関関係
があることが明らかとなった。図７は、本発明者の実験
結果の一例であり、半導体ウエハの処理枚数に対する半
導体ウエハ上の被研磨膜の研磨速度の変化および研磨パ
ッドの表面の荒さの変化を示すグラフ図である。
【００１２】図に示すように、半導体ウエハの処理枚数
が増加するに従い、研磨速度は初期に急激に低下し、そ
の後、なだらかに低下した後、ほぼ一定の速度に安定す
る。また、研磨速度の変化と同様に、研磨パッドの表面
の荒さも半導体ウエハの処理枚数が増加するに従い減少
した後、ほぼ一定の荒さに落ち着く。
が増加するに従い、研磨速度は初期に急激に低下し、そ
の後、なだらかに低下した後、ほぼ一定の速度に安定す
る。また、研磨速度の変化と同様に、研磨パッドの表面
の荒さも半導体ウエハの処理枚数が増加するに従い減少
した後、ほぼ一定の荒さに落ち着く。
【００１３】この現象は、研磨パッドの表面の荒さが減
少すると研磨砥粒液の保持力が低下して研磨パッドの表
面に供給された研磨砥粒液が半導体ウエハの摺動により
半導体ウエハの外周端で掃き出されてしまい、半導体ウ
エハ上の研磨面と研磨パッド面との間に存在する研磨砥
粒の量が減少して、研磨速度が低下するものと考えられ
る。なお、研磨パッドの表面の荒さが減少する理由は、
研磨パッドの表面の芝め構造が、研磨中に繰り返し受け
る半導体ウエハの研磨圧力によって倒れてしまうためで
ある。
少すると研磨砥粒液の保持力が低下して研磨パッドの表
面に供給された研磨砥粒液が半導体ウエハの摺動により
半導体ウエハの外周端で掃き出されてしまい、半導体ウ
エハ上の研磨面と研磨パッド面との間に存在する研磨砥
粒の量が減少して、研磨速度が低下するものと考えられ
る。なお、研磨パッドの表面の荒さが減少する理由は、
研磨パッドの表面の芝め構造が、研磨中に繰り返し受け
る半導体ウエハの研磨圧力によって倒れてしまうためで
ある。
【００１４】そこで、研磨中における研磨パッドの表面
状態の経時変化を防ぎ、半導体ウエハの表面の研磨速度
を一定に保つために、半導体ウエハ上の被研磨膜を研磨
する加圧ヘッドとは別に、ダイヤモンド粒子を埋め込ん
だ円盤（以下、ドレッサと称す）を研磨作業後または研
磨作業中に研磨パッド上に摺動させて、研磨パッドの表
面を整形するドレッシングが研磨パッドに施されてい
る。
状態の経時変化を防ぎ、半導体ウエハの表面の研磨速度
を一定に保つために、半導体ウエハ上の被研磨膜を研磨
する加圧ヘッドとは別に、ダイヤモンド粒子を埋め込ん
だ円盤（以下、ドレッサと称す）を研磨作業後または研
磨作業中に研磨パッド上に摺動させて、研磨パッドの表
面を整形するドレッシングが研磨パッドに施されてい
る。
【００１５】図８および図９に従来の研磨パッドのドレ
ッシング方法の概略図を示す。図８に示すドレッシング
方法は、大型のドレッサ６６に回転と揺動を加えながら
研磨パッド５７の表面を整形する方法であり、図９に示
すドレッシング方法は、アーム機構６７を用いて小型の
ドレッサ６８を研磨パッド５７の全面に可変速で揺動さ
せて、研磨パッド５７の表面を整形する方法である。こ
れらのドレッシング方法には、半導体ウエハ上の被研磨
膜の研磨と研磨パッドの表面のドレッシングとを同時に
行う同時ドレッシング、または半導体ウエハ上の被研磨
膜の研磨前後の半導体ウエハを搬送する空き時間に研磨
パッドの表面のドレッシングを行う間欠ドレッシングが
ある。
ッシング方法の概略図を示す。図８に示すドレッシング
方法は、大型のドレッサ６６に回転と揺動を加えながら
研磨パッド５７の表面を整形する方法であり、図９に示
すドレッシング方法は、アーム機構６７を用いて小型の
ドレッサ６８を研磨パッド５７の全面に可変速で揺動さ
せて、研磨パッド５７の表面を整形する方法である。こ
れらのドレッシング方法には、半導体ウエハ上の被研磨
膜の研磨と研磨パッドの表面のドレッシングとを同時に
行う同時ドレッシング、または半導体ウエハ上の被研磨
膜の研磨前後の半導体ウエハを搬送する空き時間に研磨
パッドの表面のドレッシングを行う間欠ドレッシングが
ある。
【００１６】なお、ＣＭＰ装置のドレッシング方法につ
いては、例えばソリッド・ステート・テクノロジ（Soli
d State Technology, 日本版,Dec. 1994. Iqbal Ali et
al., ”層間絶縁膜の化学的機械研磨に関する概観”）
などに記載されている。
いては、例えばソリッド・ステート・テクノロジ（Soli
d State Technology, 日本版,Dec. 1994. Iqbal Ali et
al., ”層間絶縁膜の化学的機械研磨に関する概観”）
などに記載されている。
【００１７】
【発明が解決しようとする課題】しかしながら、前記ド
レッシング方法には、以下の問題点があることを本発明
者は見いだした。
レッシング方法には、以下の問題点があることを本発明
者は見いだした。
【００１８】すなわち、まず、同時ドレッシングでは、
研磨パッドの表面が常にドレッシングされるので安定な
研磨速度が得られるが、研磨パッドの表面が常にドレッ
サによって削り取られるため研磨パッドの寿命が著しく
低下する。また、間欠ドレッシングでは、研磨パッドの
寿命は長いが、半導体ウエハ上の被研磨膜の研磨中に研
磨速度が低下して安定な研磨速度が得られず、さらに、
ドレッシングに要する時間が単独で必要なためＣＭＰ装
置のスループットが低下する。
研磨パッドの表面が常にドレッシングされるので安定な
研磨速度が得られるが、研磨パッドの表面が常にドレッ
サによって削り取られるため研磨パッドの寿命が著しく
低下する。また、間欠ドレッシングでは、研磨パッドの
寿命は長いが、半導体ウエハ上の被研磨膜の研磨中に研
磨速度が低下して安定な研磨速度が得られず、さらに、
ドレッシングに要する時間が単独で必要なためＣＭＰ装
置のスループットが低下する。
【００１９】これらの問題を解決する方法の一つとし
て、研磨パッドに対するドレッサの押圧力を低下させる
方法がある。この方法を採用すれば、研磨速度をある程
度安定化させ、研磨パッドの寿命を長くすることができ
る。
て、研磨パッドに対するドレッサの押圧力を低下させる
方法がある。この方法を採用すれば、研磨速度をある程
度安定化させ、研磨パッドの寿命を長くすることができ
る。
【００２０】しかし、ドレッシングには、研磨パッドの
表面の荒さを一定に保ち研磨速度を安定化させる目的の
他に、研磨パッドの全面をドレッシングでの切削によっ
て整形し、研磨パッドの表面の平坦度を得ることにより
半導体ウエハ上の被研磨膜の全面の均一性を確保する目
的があり、研磨パッドに対するドレッサの押圧力を低下
させると研磨パッドの表面の平坦度を確保することが難
しく、半導体ウエハ上の被研磨膜の全面を均一に研磨す
ることができない問題がある。
表面の荒さを一定に保ち研磨速度を安定化させる目的の
他に、研磨パッドの全面をドレッシングでの切削によっ
て整形し、研磨パッドの表面の平坦度を得ることにより
半導体ウエハ上の被研磨膜の全面の均一性を確保する目
的があり、研磨パッドに対するドレッサの押圧力を低下
させると研磨パッドの表面の平坦度を確保することが難
しく、半導体ウエハ上の被研磨膜の全面を均一に研磨す
ることができない問題がある。
【００２１】本発明の目的は、ＣＭＰ技術において、寿
命の長い研磨パッドを得ると同時に、安定した研磨速度
で半導体ウエハ上の被研磨膜の全面を均一に研磨するこ
とができる技術を提供することにある。
命の長い研磨パッドを得ると同時に、安定した研磨速度
で半導体ウエハ上の被研磨膜の全面を均一に研磨するこ
とができる技術を提供することにある。
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２４】すなわち、本発明のＣＭＰ装置は、研磨定
盤上に貼り付けられた研磨パッドの表面を整形するドレ
ッサとして、少なくとも、ダイヤモンド粒子が埋め込ま
れ、研磨パッドの表面を平坦化する第１のドレッサと、
ポリマ繊維からなるブラシによって構成され、研磨パッ
ドの表面の荒さを復元させる第２のドレッサとを有して
おり、上記第１のドレッサにより研磨パッドの表面を切
削した後、第１のドレッサを後退させ、次いで、加圧ヘ
ッドに装着された半導体ウエハを研磨パッドの表面に押
さえ付けて半導体ウエハ上の被研磨膜の表面を研磨する
と同時に、研磨パッドの表面に研磨砥粒溶液を供給しな
がら上記第２のドレッサを断続的または連続的に研磨パ
ッドの表面に押さえ付けて、研磨パッドの表面の芝めを
立たせる方向に摺動させるものである。
盤上に貼り付けられた研磨パッドの表面を整形するドレ
ッサとして、少なくとも、ダイヤモンド粒子が埋め込ま
れ、研磨パッドの表面を平坦化する第１のドレッサと、
ポリマ繊維からなるブラシによって構成され、研磨パッ
ドの表面の荒さを復元させる第２のドレッサとを有して
おり、上記第１のドレッサにより研磨パッドの表面を切
削した後、第１のドレッサを後退させ、次いで、加圧ヘ
ッドに装着された半導体ウエハを研磨パッドの表面に押
さえ付けて半導体ウエハ上の被研磨膜の表面を研磨する
と同時に、研磨パッドの表面に研磨砥粒溶液を供給しな
がら上記第２のドレッサを断続的または連続的に研磨パ
ッドの表面に押さえ付けて、研磨パッドの表面の芝めを
立たせる方向に摺動させるものである。
【００２５】上記した手段によれば、第２のドレッサに
よるドレッシングによって、研磨パッドの表面を切削す
ることなく、半導体ウエハ上の被研磨膜の表面を研磨す
ることによって倒れた研磨パッドの表面の芝めを立たせ
て、比較的容易に元の荒い芝めに復元できるので、研磨
パッドの寿命を大幅に長くできると同時に、半導体ウエ
ハ上の被研磨膜の研磨速度を安定化することができる。
さらに、研磨パッドに対する第１のドレッサの押圧力を
低下させる必要がないので、研磨パッドの表面の平坦度
が確保できて、半導体ウエハ上の被研磨膜の全面を均一
に研磨することができる。
よるドレッシングによって、研磨パッドの表面を切削す
ることなく、半導体ウエハ上の被研磨膜の表面を研磨す
ることによって倒れた研磨パッドの表面の芝めを立たせ
て、比較的容易に元の荒い芝めに復元できるので、研磨
パッドの寿命を大幅に長くできると同時に、半導体ウエ
ハ上の被研磨膜の研磨速度を安定化することができる。
さらに、研磨パッドに対する第１のドレッサの押圧力を
低下させる必要がないので、研磨パッドの表面の平坦度
が確保できて、半導体ウエハ上の被研磨膜の全面を均一
に研磨することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２７】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２８】本発明の一実施の形態であるＣＭＰ装置Ｐ
1 が有する研磨パッドのドレッシング方法を図１に示す
模式図を用いて説明する。図１（ａ）は、ＣＭＰ装置Ｐ
1 の上面図であり、図１（ｂ）は、図１（ａ）中に記載
のＡ方向から見たＣＭＰ装置Ｐ1 の側面図である。１は
半導体ウエハ、２ａ，２ｂは加圧ヘッド、３は研磨定
盤、４は研磨パッド、５は第１のドレッサ、６は第２の
ドレッサ、７はブラシ、８ａ，８ｂ，８ｃは歯車、９は
ギア、１０は供給ノズル、１１は研磨砥粒溶液である。
1 が有する研磨パッドのドレッシング方法を図１に示す
模式図を用いて説明する。図１（ａ）は、ＣＭＰ装置Ｐ
1 の上面図であり、図１（ｂ）は、図１（ａ）中に記載
のＡ方向から見たＣＭＰ装置Ｐ1 の側面図である。１は
半導体ウエハ、２ａ，２ｂは加圧ヘッド、３は研磨定
盤、４は研磨パッド、５は第１のドレッサ、６は第２の
ドレッサ、７はブラシ、８ａ，８ｂ，８ｃは歯車、９は
ギア、１０は供給ノズル、１１は研磨砥粒溶液である。
【００２９】被研磨材料である半導体ウエハ１は、加圧
ヘッド２ａ，２ｂに装着され、回転する研磨定盤３上に
張り付けられた研磨パッド４の表面に加圧ヘッド２ａ，
２ｂを介して押さえ付けられて、その表面は研磨され
る。なお、研磨時の加圧ヘッド２ａ，２ｂおよび研磨定
盤３の回転数は、例えば共に３０回／分であり、半導体
ウエハ１および研磨定盤３の直径は、例えばそれぞれ８
インチおよび６００ｎｍである。半導体ウエハ１は、例
えば３００ｇｒ／ｃｍ2 の圧力で研磨パッド４の表面に
押さえ付けられている。
ヘッド２ａ，２ｂに装着され、回転する研磨定盤３上に
張り付けられた研磨パッド４の表面に加圧ヘッド２ａ，
２ｂを介して押さえ付けられて、その表面は研磨され
る。なお、研磨時の加圧ヘッド２ａ，２ｂおよび研磨定
盤３の回転数は、例えば共に３０回／分であり、半導体
ウエハ１および研磨定盤３の直径は、例えばそれぞれ８
インチおよび６００ｎｍである。半導体ウエハ１は、例
えば３００ｇｒ／ｃｍ2 の圧力で研磨パッド４の表面に
押さえ付けられている。
【００３０】研磨パッド４の表面は、第１のドレッサ５
および第２のドレッサ６を用いてドレッシングされる。
第１のドレッサ５にはダイヤモンド粒子が埋め込まれて
おり、第１のドレッサ５は研磨パッド４の表面を切削し
て平坦度を出すために用いられる。第２のドレッサ６は
研磨パッドの研磨面に対して平行な回転軸を有する円筒
状のブラシ７と歯車８ａ，８ｂ，８ｃとによって構成さ
れており、研磨パッド４の表面の芝めを立たせて元の荒
い芝めを復元するために用いられる。
および第２のドレッサ６を用いてドレッシングされる。
第１のドレッサ５にはダイヤモンド粒子が埋め込まれて
おり、第１のドレッサ５は研磨パッド４の表面を切削し
て平坦度を出すために用いられる。第２のドレッサ６は
研磨パッドの研磨面に対して平行な回転軸を有する円筒
状のブラシ７と歯車８ａ，８ｂ，８ｃとによって構成さ
れており、研磨パッド４の表面の芝めを立たせて元の荒
い芝めを復元するために用いられる。
【００３１】第２のドレッサ６の歯車８ｃを研磨定盤３
の外周端面に形成したギア９と噛み合わせて研磨定盤３
を回転させることにより、歯車８ｂを介して歯車８ａと
一体のブラシ７を強制的に回転駆動させる。この際、第
２のドレッサ６の研磨パッド４に対する摺動方向は、半
導体ウエハ１の摺動方向とほぼ逆方向の成分を有してい
る。また、ブラシ７の円周速度は研磨定盤３の最外周部
の円周速度より約1.５倍速くなるように、歯車８ｃのギ
ア比とブラシ７の径は選ばれる。ブラシ７には、例えば
線径１００μｍ、長さ５ｍｍのナイロンブラシを使用し
た。
の外周端面に形成したギア９と噛み合わせて研磨定盤３
を回転させることにより、歯車８ｂを介して歯車８ａと
一体のブラシ７を強制的に回転駆動させる。この際、第
２のドレッサ６の研磨パッド４に対する摺動方向は、半
導体ウエハ１の摺動方向とほぼ逆方向の成分を有してい
る。また、ブラシ７の円周速度は研磨定盤３の最外周部
の円周速度より約1.５倍速くなるように、歯車８ｃのギ
ア比とブラシ７の径は選ばれる。ブラシ７には、例えば
線径１００μｍ、長さ５ｍｍのナイロンブラシを使用し
た。
【００３２】まず、第１のドレッサ５を用いて研磨パッ
ド４の表面を切削した後、第１のドレッサ５を後退さ
せ、次いで、半導体ウエハ１上の被研磨膜の表面を研磨
すると同時に、第２のドレッサ６を断続的または連続的
に研磨パッド４上で摺動させて、研磨パッド４の表面を
整形する。この際、第２のドレッサ６の近傍に設置した
供給ノズル１０から研磨砥粒溶液１１が約２００ｍｌ／
分の速度で研磨パッド４上に供給される。研磨砥粒溶液
１１の供給口は第２のドレッサ６に内蔵してもよい。
ド４の表面を切削した後、第１のドレッサ５を後退さ
せ、次いで、半導体ウエハ１上の被研磨膜の表面を研磨
すると同時に、第２のドレッサ６を断続的または連続的
に研磨パッド４上で摺動させて、研磨パッド４の表面を
整形する。この際、第２のドレッサ６の近傍に設置した
供給ノズル１０から研磨砥粒溶液１１が約２００ｍｌ／
分の速度で研磨パッド４上に供給される。研磨砥粒溶液
１１の供給口は第２のドレッサ６に内蔵してもよい。
【００３３】図２に、本実施の形態である前記ＣＭＰ装
置Ｐ1 を用いて、半導体ウエハ上にプラズマＣＶＤ法で
堆積された酸化シリコン膜の表面を研磨した際の酸化シ
リコン膜の研磨速度と半導体ウエハの研磨枚数との関係
を示す。図において、四角印は前記本実施の形態のドレ
ッシング、白丸印は従来の同時ドレッシング、黒丸印は
従来の間欠ドレッシングを採用した際のそれぞれの酸化
シリコン膜の研磨速度を示す。
置Ｐ1 を用いて、半導体ウエハ上にプラズマＣＶＤ法で
堆積された酸化シリコン膜の表面を研磨した際の酸化シ
リコン膜の研磨速度と半導体ウエハの研磨枚数との関係
を示す。図において、四角印は前記本実施の形態のドレ
ッシング、白丸印は従来の同時ドレッシング、黒丸印は
従来の間欠ドレッシングを採用した際のそれぞれの酸化
シリコン膜の研磨速度を示す。
【００３４】いずれの場合も一つの研磨定盤に対して２
つの加圧ヘッドを有し、２枚の半導体ウエハを同時に研
磨した結果であり、図中には２枚の半導体ウエハで得ら
れたそれぞれの酸化シリコン膜の研磨速度の平均値を１
点で示してある。半導体ウエハ上の酸化シリコン膜の研
磨時間は５分である。
つの加圧ヘッドを有し、２枚の半導体ウエハを同時に研
磨した結果であり、図中には２枚の半導体ウエハで得ら
れたそれぞれの酸化シリコン膜の研磨速度の平均値を１
点で示してある。半導体ウエハ上の酸化シリコン膜の研
磨時間は５分である。
【００３５】本実施の形態のドレッシングでは、半導体
ウエハ１上の酸化シリコン膜の研磨前の第１のドレッサ
５によるドレッシング時間は３分であり、半導体ウエハ
１上の酸化シリコン膜の研磨中は第２のドレッサ６でド
レッシングを行っている。研磨パッドには厚さが1.２ｍ
ｍの発泡ポリウレタン性のＩＣ１０００（米国ロデール
社）を用いた。なお、従来の間欠ドレッシングのドレッ
シング時間は２分である。
ウエハ１上の酸化シリコン膜の研磨前の第１のドレッサ
５によるドレッシング時間は３分であり、半導体ウエハ
１上の酸化シリコン膜の研磨中は第２のドレッサ６でド
レッシングを行っている。研磨パッドには厚さが1.２ｍ
ｍの発泡ポリウレタン性のＩＣ１０００（米国ロデール
社）を用いた。なお、従来の間欠ドレッシングのドレッ
シング時間は２分である。
【００３６】図から明らかなように、従来の間欠ドレッ
シングの研磨速度は他のドレッシングの研磨速度と比べ
て約１０％低く、また、±５％以上の研磨速度の変動が
ある。しかし、本実施の形態のドレッシングでは半導体
ウエハの研磨枚数が２５枚まで従来の同時ドレッシング
とほぼ同じ研磨速度が得られ、また、±２％以下の研磨
量の均一性（図示せず）が得られる。
シングの研磨速度は他のドレッシングの研磨速度と比べ
て約１０％低く、また、±５％以上の研磨速度の変動が
ある。しかし、本実施の形態のドレッシングでは半導体
ウエハの研磨枚数が２５枚まで従来の同時ドレッシング
とほぼ同じ研磨速度が得られ、また、±２％以下の研磨
量の均一性（図示せず）が得られる。
【００３７】図３に、本実施の形態である前記ＣＭＰ装
置Ｐ1 を用いて、半導体ウエハ上に堆積された酸化シリ
コン膜を研磨した際の研磨パッドの厚さと半導体ウエハ
の研磨枚数との関係を示す。図において、四角印は前記
本実施の形態のドレッシング、白丸印は従来の同時ドレ
ッシング、黒丸印は従来の間欠ドレッシングを採用した
際のそれぞれの研磨パッドの厚さを示す。
置Ｐ1 を用いて、半導体ウエハ上に堆積された酸化シリ
コン膜を研磨した際の研磨パッドの厚さと半導体ウエハ
の研磨枚数との関係を示す。図において、四角印は前記
本実施の形態のドレッシング、白丸印は従来の同時ドレ
ッシング、黒丸印は従来の間欠ドレッシングを採用した
際のそれぞれの研磨パッドの厚さを示す。
【００３８】なお、本発明者の実験から、研磨パッドを
その厚さが初期の厚さ（例えば1.２ｍｍ）の約半分にな
るまで研磨すると、半導体ウエハ上の被研磨膜の研磨速
度の安定性または半導体ウエハ上の被研磨膜の研磨量均
一性に顕著な劣化が認められることが明らかになってお
り、このことから、研磨パッドの厚さが半分となった時
点を研磨パッドの寿命と称す。
その厚さが初期の厚さ（例えば1.２ｍｍ）の約半分にな
るまで研磨すると、半導体ウエハ上の被研磨膜の研磨速
度の安定性または半導体ウエハ上の被研磨膜の研磨量均
一性に顕著な劣化が認められることが明らかになってお
り、このことから、研磨パッドの厚さが半分となった時
点を研磨パッドの寿命と称す。
【００３９】図に示すように、従来の同時ドレッシング
では約１００枚の半導体ウエハを研磨するだけで研磨パ
ッドは寿命に達し、従来の間欠ドレッシングでも約２５
０枚の半導体ウエハを研磨すると研磨パッドは寿命に達
する。これに対し、本実施の形態のドレッシングでは、
約４０００枚の半導体ウエハを研磨すると研磨パッドが
寿命に達する。
では約１００枚の半導体ウエハを研磨するだけで研磨パ
ッドは寿命に達し、従来の間欠ドレッシングでも約２５
０枚の半導体ウエハを研磨すると研磨パッドは寿命に達
する。これに対し、本実施の形態のドレッシングでは、
約４０００枚の半導体ウエハを研磨すると研磨パッドが
寿命に達する。
【００４０】次に、本実施の形態の前記ＣＭＰ装置Ｐ1
を用いたＤＲＡＭ（Dynamic RandomAccess Memory）の
多層配線の製造方法を図４を用いて説明する。なお、Ｄ
ＲＡＭの周辺回路部はｎチャネル型ＭＩＳＦＥＴ（Meta
l Insulator SemiconductorField Effect Transistor
）ＱS の製造方法のみを記載する。
を用いたＤＲＡＭ（Dynamic RandomAccess Memory）の
多層配線の製造方法を図４を用いて説明する。なお、Ｄ
ＲＡＭの周辺回路部はｎチャネル型ＭＩＳＦＥＴ（Meta
l Insulator SemiconductorField Effect Transistor
）ＱS の製造方法のみを記載する。
【００４１】まず、ｐ- 型シリコン単結晶からなる半導
体基板１２の主面上に周知の方法でｐ型ウエル１３、フ
ィールド絶縁膜１４およびゲート絶縁膜１５を順次形成
する。
体基板１２の主面上に周知の方法でｐ型ウエル１３、フ
ィールド絶縁膜１４およびゲート絶縁膜１５を順次形成
する。
【００４２】次に、図示はしないが、半導体基板１２上
に堆積された窒化シリコン膜、タングステンシリサイド
（ＷＳｉX ）膜および多結晶シリコン膜からなる積層膜
を順次エッチングすることにより、ＷＳｉX 膜および多
結晶シリコン膜からなるメモリセルのメモリセル選択用
ＭＩＳＦＥＴのゲート電極１６および周辺回路部のｎチ
ャネル型ＭＩＳＦＥＴＱS のゲート電極１６を形成す
る。
に堆積された窒化シリコン膜、タングステンシリサイド
（ＷＳｉX ）膜および多結晶シリコン膜からなる積層膜
を順次エッチングすることにより、ＷＳｉX 膜および多
結晶シリコン膜からなるメモリセルのメモリセル選択用
ＭＩＳＦＥＴのゲート電極１６および周辺回路部のｎチ
ャネル型ＭＩＳＦＥＴＱS のゲート電極１６を形成す
る。
【００４３】なお、上記ゲート電極１６を構成するメタ
ルシリサイド膜にＷＳｉX 膜を用いたが、その他のメタ
ルシリサイド膜、例えばモリブデンシリサイド（ＭｏＳ
ｉX）膜、チタンシリサイド（ＴｉＳｉX ）膜、タンタ
ルシリサイド（ＴａＳｉX ）膜などを用いてもよい。
ルシリサイド膜にＷＳｉX 膜を用いたが、その他のメタ
ルシリサイド膜、例えばモリブデンシリサイド（ＭｏＳ
ｉX）膜、チタンシリサイド（ＴｉＳｉX ）膜、タンタ
ルシリサイド（ＴａＳｉX ）膜などを用いてもよい。
【００４４】次に、レジストパターンならびに上記窒化
シリコン膜、ＷＳｉX 膜および多結晶シリコン膜からな
る積層膜をマスクにして、周辺回路部のｐ型ウエル１３
にｎ型不純物、例えばリン（Ｐ）をイオン注入し、ｎチ
ャネル型ＭＩＳＦＥＴＱS のｎ型半導体領域（ソース領
域、ドレイン領域）１７を、ゲート電極１６に対して自
己整合で形成する。
シリコン膜、ＷＳｉX 膜および多結晶シリコン膜からな
る積層膜をマスクにして、周辺回路部のｐ型ウエル１３
にｎ型不純物、例えばリン（Ｐ）をイオン注入し、ｎチ
ャネル型ＭＩＳＦＥＴＱS のｎ型半導体領域（ソース領
域、ドレイン領域）１７を、ゲート電極１６に対して自
己整合で形成する。
【００４５】その後、半導体基板１２上に堆積された窒
化シリコン膜をＲＩＥ（Reactive Ion Etching）法など
の異方性エッチングで加工することによって、ゲート電
極１６の側壁にサイドウォールスペーサを形成し、ゲー
ト電極１６を窒化シリコン膜からなる絶縁膜１８で覆
う。
化シリコン膜をＲＩＥ（Reactive Ion Etching）法など
の異方性エッチングで加工することによって、ゲート電
極１６の側壁にサイドウォールスペーサを形成し、ゲー
ト電極１６を窒化シリコン膜からなる絶縁膜１８で覆
う。
【００４６】なお、上記サイドウォールスペーサを形成
した後、周辺回路部のｐ型ウエル１３に高濃度のｎ型不
純物、例えば砒素（Ａｓ）をイオン注入することによ
り、ｎチャネル型ＭＩＳＦＥＴＱS のソース領域、ドレ
イン領域をＬＤＤ（Lightly Doped Drain ）構造として
もよい。
した後、周辺回路部のｐ型ウエル１３に高濃度のｎ型不
純物、例えば砒素（Ａｓ）をイオン注入することによ
り、ｎチャネル型ＭＩＳＦＥＴＱS のソース領域、ドレ
イン領域をＬＤＤ（Lightly Doped Drain ）構造として
もよい。
【００４７】次に、半導体基板１２上に酸化シリコン膜
１９および第１のＢＰＳＧ（Boron-doped Phospho Sili
cate Glass）膜２０をＣＶＤ法によって堆積した後、９
００〜９５０℃のリフロー処理により上記第１のＢＰＳ
Ｇ膜２０の表面を平坦化する。
１９および第１のＢＰＳＧ（Boron-doped Phospho Sili
cate Glass）膜２０をＣＶＤ法によって堆積した後、９
００〜９５０℃のリフロー処理により上記第１のＢＰＳ
Ｇ膜２０の表面を平坦化する。
【００４８】その後、レジストパターンをマスクにして
第１のＢＰＳＧ膜２０、酸化シリコン膜１９およびゲー
ト絶縁膜１５と同一層の絶縁膜を順次エッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴの一方の後に
形成されるｎ型半導体領域２１上に第１のコンタクトホ
ール２２を形成する。
第１のＢＰＳＧ膜２０、酸化シリコン膜１９およびゲー
ト絶縁膜１５と同一層の絶縁膜を順次エッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴの一方の後に
形成されるｎ型半導体領域２１上に第１のコンタクトホ
ール２２を形成する。
【００４９】次いで、上記第１のコンタクトホール２２
内にＰが導入された多結晶シリコン膜２３からなる第１
プラグ電極を形成する。なお、この多結晶シリコン膜２
３に導入されたＰの拡散によってメモリセル選択用ＭＩ
ＳＦＥＴの一方のｎ型半導体領域２１が形成される。
内にＰが導入された多結晶シリコン膜２３からなる第１
プラグ電極を形成する。なお、この多結晶シリコン膜２
３に導入されたＰの拡散によってメモリセル選択用ＭＩ
ＳＦＥＴの一方のｎ型半導体領域２１が形成される。
【００５０】次に、半導体基板１２上に酸化シリコン膜
２４をＣＶＤ法によって堆積する。次いで、図示はしな
いが、レジストパターンをマスクにして酸化シリコン膜
２３、第１のＢＰＳＧ膜２０、酸化シリコン膜１９およ
びゲート絶縁膜１５と同一層の絶縁膜を順次エッチング
することにより、メモリセル選択用ＭＩＳＦＥＴの他方
の後に形成されるｎ型半導体領域上に第２のコンタクト
ホールを形成する。この際、後に形成されるビット線を
周辺回路部に延在し、周辺回路部の半導体基板１２に接
続するための第２のコンタクトホール（周辺回路部）２
５を形成してもよい。
２４をＣＶＤ法によって堆積する。次いで、図示はしな
いが、レジストパターンをマスクにして酸化シリコン膜
２３、第１のＢＰＳＧ膜２０、酸化シリコン膜１９およ
びゲート絶縁膜１５と同一層の絶縁膜を順次エッチング
することにより、メモリセル選択用ＭＩＳＦＥＴの他方
の後に形成されるｎ型半導体領域上に第２のコンタクト
ホールを形成する。この際、後に形成されるビット線を
周辺回路部に延在し、周辺回路部の半導体基板１２に接
続するための第２のコンタクトホール（周辺回路部）２
５を形成してもよい。
【００５１】次いで、半導体基板１２上にＰが導入され
た多結晶シリコン膜２６およびＷＳｉX 膜２７をＣＶＤ
法によって順次堆積した後、レジストパターンをマスク
にしてＷＳｉX 膜２７および多結晶シリコン膜２６を順
次エッチングすることにより、ＷＳｉX 膜２７および多
結晶シリコン膜２６からなるビット線を形成する。
た多結晶シリコン膜２６およびＷＳｉX 膜２７をＣＶＤ
法によって順次堆積した後、レジストパターンをマスク
にしてＷＳｉX 膜２７および多結晶シリコン膜２６を順
次エッチングすることにより、ＷＳｉX 膜２７および多
結晶シリコン膜２６からなるビット線を形成する。
【００５２】また、多結晶シリコン膜２６に導入された
Ｐの拡散によってメモリセル選択用ＭＩＳＦＥＴの他方
のｎ型半導体領域（図示せず）は形成され、ビット線は
第２のコンタクトホールを通して、このメモリセル選択
用ＭＩＳＦＥＴの他方のｎ型半導体領域に接続される。
この際、多結晶シリコン膜２６に導入されたＰの拡散に
よって周辺回路部のｐ型ウエル１３にもｎ型半導体領域
（周辺回路部）２８が形成され、第２のコンタクトホー
ル（周辺回路部）２５を通して、ビット線が上記ｎ型半
導体領域（周辺回路部）２８に接続される。
Ｐの拡散によってメモリセル選択用ＭＩＳＦＥＴの他方
のｎ型半導体領域（図示せず）は形成され、ビット線は
第２のコンタクトホールを通して、このメモリセル選択
用ＭＩＳＦＥＴの他方のｎ型半導体領域に接続される。
この際、多結晶シリコン膜２６に導入されたＰの拡散に
よって周辺回路部のｐ型ウエル１３にもｎ型半導体領域
（周辺回路部）２８が形成され、第２のコンタクトホー
ル（周辺回路部）２５を通して、ビット線が上記ｎ型半
導体領域（周辺回路部）２８に接続される。
【００５３】次に、半導体基板１２上に酸化シリコン膜
２９、窒化シリコン膜３０および第２のＢＰＳＧ膜（図
示せず）をＣＶＤ法によって順次堆積した後、９００〜
９５０℃のリフロー処理により上記第２のＢＰＳＧ膜の
表面を平坦化する。
２９、窒化シリコン膜３０および第２のＢＰＳＧ膜（図
示せず）をＣＶＤ法によって順次堆積した後、９００〜
９５０℃のリフロー処理により上記第２のＢＰＳＧ膜の
表面を平坦化する。
【００５４】次に、半導体基板１２上にＰが導入された
多結晶シリコン膜３１をＣＶＤ法によって堆積した後、
レジストパターンをマスクにして多結晶シリコン膜３１
をエッチングする。次いで、半導体基板１２上にＣＶＤ
法によって堆積されたＰが導入された多結晶シリコン膜
３２をＲＩＥ法などの異方性エッチングによって加工
し、上記多結晶シリコン膜３１の側壁に多結晶シリコン
膜３２からなるサイドウォールスペーサを形成する。
多結晶シリコン膜３１をＣＶＤ法によって堆積した後、
レジストパターンをマスクにして多結晶シリコン膜３１
をエッチングする。次いで、半導体基板１２上にＣＶＤ
法によって堆積されたＰが導入された多結晶シリコン膜
３２をＲＩＥ法などの異方性エッチングによって加工
し、上記多結晶シリコン膜３１の側壁に多結晶シリコン
膜３２からなるサイドウォールスペーサを形成する。
【００５５】次いで、レジストパターンをマスクにして
メモリセルの第２のＢＰＳＧ膜、窒化シリコン膜３０、
酸化シリコン膜２９および酸化シリコン膜２４を順次エ
ッチングすることにより、第１のコンタクトホール２２
内に設けられた第１プラブ電極上に第３のコンタクトホ
ール３３を形成した後、半導体基板１２上にＰが導入さ
れた多結晶シリコン膜３４および第３のＢＰＳＧ膜（図
示せず）をＣＶＤ法によって順次堆積する。
メモリセルの第２のＢＰＳＧ膜、窒化シリコン膜３０、
酸化シリコン膜２９および酸化シリコン膜２４を順次エ
ッチングすることにより、第１のコンタクトホール２２
内に設けられた第１プラブ電極上に第３のコンタクトホ
ール３３を形成した後、半導体基板１２上にＰが導入さ
れた多結晶シリコン膜３４および第３のＢＰＳＧ膜（図
示せず）をＣＶＤ法によって順次堆積する。
【００５６】次に、レジストパターンをマスクにして上
記第３のＢＰＳＧ膜および多結晶シリコン膜３４，３１
を順次エッチングした後、半導体基板１２上にＰが導入
された多結晶シリコン膜３５をＣＶＤ法によって堆積す
る。次いで、この多結晶シリコン膜３５をＲＩＥ法など
の異方性エッチングによって加工し、メモリセルの第３
のＢＰＳＧ膜および多結晶シリコン膜３４，３１の側壁
に多結晶シリコン膜３５を残す。
記第３のＢＰＳＧ膜および多結晶シリコン膜３４，３１
を順次エッチングした後、半導体基板１２上にＰが導入
された多結晶シリコン膜３５をＣＶＤ法によって堆積す
る。次いで、この多結晶シリコン膜３５をＲＩＥ法など
の異方性エッチングによって加工し、メモリセルの第３
のＢＰＳＧ膜および多結晶シリコン膜３４，３１の側壁
に多結晶シリコン膜３５を残す。
【００５７】次に、例えば、フッ酸溶液を用いたウエッ
トエッチングによって、第３のＢＰＳＧ膜および第２の
ＢＰＳＧ膜を除去し、メモリセルに多結晶シリコン膜３
１，３２，３４，３５からなる円筒型の蓄積電極を形成
する。
トエッチングによって、第３のＢＰＳＧ膜および第２の
ＢＰＳＧ膜を除去し、メモリセルに多結晶シリコン膜３
１，３２，３４，３５からなる円筒型の蓄積電極を形成
する。
【００５８】次に、半導体基板１２上に厚さ約２ｎｍの
窒化シリコン膜（図示せず）をＣＶＤ法によって堆積
し、続いて、厚さ約３０ｎｍの非晶質の酸化タンタル
（Ｔａ2Ｏ5 ）膜（図示せず）をＣＶＤ法によって堆積
した後、半導体基板１２に熱酸化処理を施すことによっ
て、上記Ｔａ2 Ｏ5 膜を結晶化する。その後、半導体基
板１２上にＴｉＮ膜３６をＣＶＤ法によって堆積し、次
いで、フォトレジストをマスクにしてこのＴｉＮ膜３６
をエッチングすることにより、ＴｉＮ膜３６からなるプ
レート電極を形成する。
窒化シリコン膜（図示せず）をＣＶＤ法によって堆積
し、続いて、厚さ約３０ｎｍの非晶質の酸化タンタル
（Ｔａ2Ｏ5 ）膜（図示せず）をＣＶＤ法によって堆積
した後、半導体基板１２に熱酸化処理を施すことによっ
て、上記Ｔａ2 Ｏ5 膜を結晶化する。その後、半導体基
板１２上にＴｉＮ膜３６をＣＶＤ法によって堆積し、次
いで、フォトレジストをマスクにしてこのＴｉＮ膜３６
をエッチングすることにより、ＴｉＮ膜３６からなるプ
レート電極を形成する。
【００５９】なお、容量絶縁膜にＴａ2 Ｏ5 膜を用いた
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用いて
もよく、また、上記プレート電極にＴｉＮ膜を用いた
が、その他のメタルナイトライド膜（例えば、ＷＮ膜）
またはメタル膜（例えば、Ｗ膜）などを用いてもよい。
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用いて
もよく、また、上記プレート電極にＴｉＮ膜を用いた
が、その他のメタルナイトライド膜（例えば、ＷＮ膜）
またはメタル膜（例えば、Ｗ膜）などを用いてもよい。
【００６０】次に、半導体基板１２上に酸化シリコン膜
３７および第４のＢＰＳＧ膜３８をＣＶＤ法によって順
次堆積した後、９００〜９５０℃のリフロー処理により
上記第４のＢＰＳＧ膜３８の表面を平坦化する。
３７および第４のＢＰＳＧ膜３８をＣＶＤ法によって順
次堆積した後、９００〜９５０℃のリフロー処理により
上記第４のＢＰＳＧ膜３８の表面を平坦化する。
【００６１】次いで、レジストパターンをマスクにして
第４のＢＰＳＧ膜３８および酸化シリコン膜３７を順次
エッチングすることにより、ＴｉＮ膜３６からなるプレ
ート電極上に第４のコンタクトホール３９ａを形成し、
同時に、第４のＢＰＳＧ膜３８、酸化シリコン膜３７お
よび酸化シリコン膜２９を順次エッチングすることによ
り、ＷＳｉX 膜２７および多結晶シリコン膜２６からな
るビット線上に第４のコンタクトホール３９ｂを形成す
る。
第４のＢＰＳＧ膜３８および酸化シリコン膜３７を順次
エッチングすることにより、ＴｉＮ膜３６からなるプレ
ート電極上に第４のコンタクトホール３９ａを形成し、
同時に、第４のＢＰＳＧ膜３８、酸化シリコン膜３７お
よび酸化シリコン膜２９を順次エッチングすることによ
り、ＷＳｉX 膜２７および多結晶シリコン膜２６からな
るビット線上に第４のコンタクトホール３９ｂを形成す
る。
【００６２】さらに、同時に、第４のＢＰＳＧ膜３８、
酸化シリコン膜３７、酸化シリコン膜２９、酸化シリコ
ン膜２４、第１のＢＰＳＧ膜２０、酸化シリコン膜１９
およびゲート絶縁膜１５と同一層の絶縁膜を順次エッチ
ングすることにより、ｎチャネル型ＭＩＳＦＥＴＱS の
ｎ型半導体領域１７上に第４のコンタクトホール３９ｃ
を形成する。
酸化シリコン膜３７、酸化シリコン膜２９、酸化シリコ
ン膜２４、第１のＢＰＳＧ膜２０、酸化シリコン膜１９
およびゲート絶縁膜１５と同一層の絶縁膜を順次エッチ
ングすることにより、ｎチャネル型ＭＩＳＦＥＴＱS の
ｎ型半導体領域１７上に第４のコンタクトホール３９ｃ
を形成する。
【００６３】次に、半導体基板１２上に金属膜（図示せ
ず）を堆積した後、レジストパターンをマスクにして上
記金属膜をエッチングすることにより、第１層目のメタ
ル配線Ｍ1 が形成される。次いで、半導体基板１２上に
ＥＣＲ（Electron CyclotronResonance：電子サイクロ
トロン共鳴）プラズマＣＶＤ法によって酸化シリコン膜
を堆積した後、この酸化シリコン膜の表面を本実施の形
態である前記ＣＭＰ装置Ｐ1 を用いて研磨することによ
って、その表面が平坦化された酸化シリコン膜によって
構成される第１の層間絶縁膜４０を設ける。
ず）を堆積した後、レジストパターンをマスクにして上
記金属膜をエッチングすることにより、第１層目のメタ
ル配線Ｍ1 が形成される。次いで、半導体基板１２上に
ＥＣＲ（Electron CyclotronResonance：電子サイクロ
トロン共鳴）プラズマＣＶＤ法によって酸化シリコン膜
を堆積した後、この酸化シリコン膜の表面を本実施の形
態である前記ＣＭＰ装置Ｐ1 を用いて研磨することによ
って、その表面が平坦化された酸化シリコン膜によって
構成される第１の層間絶縁膜４０を設ける。
【００６４】次に、レジストパターンをマスクにして上
記第１の層間絶縁膜４０をエッチングすることにより、
第１層目のメタル配線Ｍ1 に達するスルーホール４１を
形成した後、半導体基板１２上に金属膜（図示せず）を
堆積し、次いで、この金属膜をレジストパターンをマス
クにしてエッチングすることにより、第２層目のメタル
配線Ｍ2 を形成する。
記第１の層間絶縁膜４０をエッチングすることにより、
第１層目のメタル配線Ｍ1 に達するスルーホール４１を
形成した後、半導体基板１２上に金属膜（図示せず）を
堆積し、次いで、この金属膜をレジストパターンをマス
クにしてエッチングすることにより、第２層目のメタル
配線Ｍ2 を形成する。
【００６５】ここで、第１の層間絶縁膜４０の表面が平
坦化されているので、第２層目のメタル配線Ｍ2 を形成
する際のフォトリソグラフィ工程において、マスクパタ
ーン転写における焦点深度に余裕が生じ、高解像度のレ
ジストパターンが形成される。これによって、レジスト
パターンをマスクとして加工、形成される第２層目のメ
タル配線Ｍ2 の欠損または隣接する第２層目のメタル配
線Ｍ2 間の接触を防ぐことができる。
坦化されているので、第２層目のメタル配線Ｍ2 を形成
する際のフォトリソグラフィ工程において、マスクパタ
ーン転写における焦点深度に余裕が生じ、高解像度のレ
ジストパターンが形成される。これによって、レジスト
パターンをマスクとして加工、形成される第２層目のメ
タル配線Ｍ2 の欠損または隣接する第２層目のメタル配
線Ｍ2 間の接触を防ぐことができる。
【００６６】さらに、上記第１の層間絶縁膜４０と同様
に、半導体基板１２上にＥＣＲプラズマＣＶＤ法によっ
て酸化シリコン膜を堆積した後、この酸化シリコン膜の
表面を本実施の形態である前記ＣＭＰ装置Ｐ1 を用いて
研磨することによって、その表面が平坦化された酸化シ
リコン膜によって構成される第２の層間絶縁膜４２を設
ける。
に、半導体基板１２上にＥＣＲプラズマＣＶＤ法によっ
て酸化シリコン膜を堆積した後、この酸化シリコン膜の
表面を本実施の形態である前記ＣＭＰ装置Ｐ1 を用いて
研磨することによって、その表面が平坦化された酸化シ
リコン膜によって構成される第２の層間絶縁膜４２を設
ける。
【００６７】次に、レジストパターンをマスクにして上
記第２の層間絶縁膜４２をエッチングすることにより、
第２層目のメタル配線Ｍ2 に達するスルーホール４２を
形成した後、半導体基板１２上に金属膜（図示せず）を
堆積し、次いで、この金属膜をレジストパターンをマス
クにしてエッチングすることにより、第３層目のメタル
配線Ｍ3 を形成する。
記第２の層間絶縁膜４２をエッチングすることにより、
第２層目のメタル配線Ｍ2 に達するスルーホール４２を
形成した後、半導体基板１２上に金属膜（図示せず）を
堆積し、次いで、この金属膜をレジストパターンをマス
クにしてエッチングすることにより、第３層目のメタル
配線Ｍ3 を形成する。
【００６８】最後に、半導体基板１２の表面をパッシベ
ーション（図示せず）で被覆することにより、本実施の
形態のＣＭＰ装置Ｐ1 を用いて加工された第１の層間絶
縁膜４０および第２の層間絶縁膜４２を有するＤＲＡＭ
が完成する。
ーション（図示せず）で被覆することにより、本実施の
形態のＣＭＰ装置Ｐ1 を用いて加工された第１の層間絶
縁膜４０および第２の層間絶縁膜４２を有するＤＲＡＭ
が完成する。
【００６９】このように、本実施の形態では、研磨パッ
ド４の寿命が、従来の同時ドレッシングを採用した研磨
パッドの寿命の約４０倍以上、また、従来の間欠ドレッ
シングを採用した研磨パッドの寿命の約１６倍以上長く
なり、例えば、従来の同時ドレッシングでは４〜５時間
毎に必要があった研磨パッドの交換を週に１度の頻度と
することができる。さらに、第２のドレッサ６のブラシ
７を研磨パッド４の表面の芝めを立たせる方向に摺動さ
せることによって、研磨パッド４の表面の倒れた芝めを
立たせて、比較的容易に元の荒い芝めに復元することが
できるので、研磨速度を安定化することができる。さら
に、研磨パッド４に対する第１のドレッサ５の押圧力を
低下させる必要がないので、研磨パッド４の表面の平坦
度が確保できて、半導体ウエハ１上の被研磨膜の全面を
均一に研磨することができる。
ド４の寿命が、従来の同時ドレッシングを採用した研磨
パッドの寿命の約４０倍以上、また、従来の間欠ドレッ
シングを採用した研磨パッドの寿命の約１６倍以上長く
なり、例えば、従来の同時ドレッシングでは４〜５時間
毎に必要があった研磨パッドの交換を週に１度の頻度と
することができる。さらに、第２のドレッサ６のブラシ
７を研磨パッド４の表面の芝めを立たせる方向に摺動さ
せることによって、研磨パッド４の表面の倒れた芝めを
立たせて、比較的容易に元の荒い芝めに復元することが
できるので、研磨速度を安定化することができる。さら
に、研磨パッド４に対する第１のドレッサ５の押圧力を
低下させる必要がないので、研磨パッド４の表面の平坦
度が確保できて、半導体ウエハ１上の被研磨膜の全面を
均一に研磨することができる。
【００７０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７２】本発明によれば、ブラシによって構成され
た第２のドレッサによるドレッシングによって、研磨パ
ッドの表面を切削することなく、比較的容易に研磨パッ
ドの表面の芝めを荒い芝めに復元することができるの
で、研磨パッドの寿命を大幅に長くできると同時に、半
導体ウエハ上の被研磨膜の表面の研磨速度を安定化する
ことができ、さらに、ダイヤモンド粒子を埋め込んだ第
１のドレッサの研磨パッドに対する押圧力を低下させる
必要がないので、研磨パッドの表面の平坦度が確保でき
て、半導体ウエハ上の被研磨膜の全面を均一に研磨する
ことができる。
た第２のドレッサによるドレッシングによって、研磨パ
ッドの表面を切削することなく、比較的容易に研磨パッ
ドの表面の芝めを荒い芝めに復元することができるの
で、研磨パッドの寿命を大幅に長くできると同時に、半
導体ウエハ上の被研磨膜の表面の研磨速度を安定化する
ことができ、さらに、ダイヤモンド粒子を埋め込んだ第
１のドレッサの研磨パッドに対する押圧力を低下させる
必要がないので、研磨パッドの表面の平坦度が確保でき
て、半導体ウエハ上の被研磨膜の全面を均一に研磨する
ことができる。
【００７３】また、本発明によれば、研磨パッドの寿命
が長くなるので、半導体製造装置としての生産能力、稼
働率が大幅に向上し、また、高価な研磨パッドの消費量
が減少する。
が長くなるので、半導体製造装置としての生産能力、稼
働率が大幅に向上し、また、高価な研磨パッドの消費量
が減少する。
【図１】本発明の一実施の形態であるＣＭＰ装置の模式
図であり、（ａ）は上面図、（ｂ）は要部側面図であ
る。
図であり、（ａ）は上面図、（ｂ）は要部側面図であ
る。
【図２】本発明の一実施の形態であるドレッシング、従
来の同時ドレッシングまたは従来の間欠ドレッシングを
それぞれ採用した研磨パッドを有するＣＭＰ装置を用い
て、半導体ウエハ上の酸化シリコン膜の表面を研磨した
際の酸化シリコン膜の研磨速度の経時変化を示すグラフ
図である。
来の同時ドレッシングまたは従来の間欠ドレッシングを
それぞれ採用した研磨パッドを有するＣＭＰ装置を用い
て、半導体ウエハ上の酸化シリコン膜の表面を研磨した
際の酸化シリコン膜の研磨速度の経時変化を示すグラフ
図である。
【図３】本発明の一実施の形態であるドレッシング、従
来の同時ドレッシングまたは従来の間欠ドレッシングを
それぞれ採用した研磨パッドを有するＣＭＰ装置を用い
て、半導体ウエハ上の酸化シリコン膜の表面を研磨した
際の研磨パッドの厚さの経時変化を示すグラフ図であ
る。
来の同時ドレッシングまたは従来の間欠ドレッシングを
それぞれ採用した研磨パッドを有するＣＭＰ装置を用い
て、半導体ウエハ上の酸化シリコン膜の表面を研磨した
際の研磨パッドの厚さの経時変化を示すグラフ図であ
る。
【図４】本発明の一実施の形態であるドレッシングを採
用した研磨パッドを有するＣＭＰ装置を用いて平坦化さ
れる層間絶縁膜を有するＤＲＡＭを示す半導体基板の要
部断面図である。
用した研磨パッドを有するＣＭＰ装置を用いて平坦化さ
れる層間絶縁膜を有するＤＲＡＭを示す半導体基板の要
部断面図である。
【図５】従来のＣＭＰ装置の要部側面の模式図である。
【図６】（ａ）〜（ｆ）はそれぞれ従来のドレッシング
を採用した研磨パッドを有するＣＭＰ装置を用いて平坦
化される絶縁膜または金属膜を有する半導体基板の要部
断面図である。
を採用した研磨パッドを有するＣＭＰ装置を用いて平坦
化される絶縁膜または金属膜を有する半導体基板の要部
断面図である。
【図７】従来のドレッシングを採用した研磨パッドを有
するＣＭＰ装置を用いて研磨された半導体ウエハ上の被
研磨膜の研磨速度と研磨パッドの荒さの経時変化を示す
グラフ図である。
するＣＭＰ装置を用いて研磨された半導体ウエハ上の被
研磨膜の研磨速度と研磨パッドの荒さの経時変化を示す
グラフ図である。
【図８】従来の研磨パッドのドレッシング方法を説明す
るための概略図である。
るための概略図である。
【図９】従来の研磨パッドのドレッシング方法を説明す
るための概略図である。
るための概略図である。
１ 半導体ウエハ ２ａ 加圧ヘッド ２ｂ 加圧ヘッド ３ 研磨定盤 ４ 研磨パッド ５ 第１のドレッサ ６ 第２のドレッサ ７ ブラシ ８ａ 歯車 ８ｂ 歯車 ８ｃ 歯車 ９ ギア １０ 供給ノズル １１ 研磨砥粒溶液 １２ 半導体基板 １３ ｐ型ウエル １４ フィールド絶縁膜 １５ ゲート絶縁膜 １６ ゲート電極 １７ ｎ型半導体領域（ソース領域、ドレイン領域） １８ 絶縁膜 １９ 酸化シリコン膜 ２０ 第１のＢＰＳＧ膜 ２１ ｎ型半導体領域 ２２ 第１のコンタクトホール ２３ 多結晶シリコン膜 ２４ 酸化シリコン膜 ２５ 第２のコンタクトホール（周辺回路部） ２６ 多結晶シリコン膜 ２７ タングステンシリサイド膜 ２８ ｎ型半導体領域（周辺回路部） ２９ 酸化シリコン膜 ３０ 窒化シリコン膜 ３１ 多結晶シリコン膜 ３２ 多結晶シリコン膜 ３３ 第３のコンタクトホール ３４ 多結晶シリコン膜 ３５ 多結晶シリコン膜 ３６ 窒化チタン膜 ３７ 酸化シリコン膜 ３８ 第４のＢＰＳＧ膜 ３９ａ 第４のコンタクトホール ３９ｂ 第４のコンタクトホール ３９ｃ 第４のコンタクトホール ４０ 第１の層間絶縁膜 ４１ スルーホール ４２ 第２の層間絶縁膜 ４３ スルーホール ５１ 半導体ウエハ ５２ 剛性板 ５３ 加圧用パッド ５４ 通気孔 ５５ 通気孔 ５６ 加圧ヘッド ５７ 研磨パッド ５８ 研磨定盤 ５９ ストッパ ６０ 半導体基板 ６１ 第１層目の配線 ６２ 層間絶縁膜 ６３ スルーホール ６４ 金属膜 ６５ 第２層目の配線 ６６ 大型のドレッサ ６７ アーム機構 ６８ 小型のドレッサ Ｐ1 本発明の実施の形態のＣＭＰ装置 Ｐ2 従来のＣＭＰ装置 ＱS ｎチャネル型ＭＩＳＦＥＴ Ｍ1 第１層目のメタル配線 Ｍ2 第２層目のメタル配線 Ｍ3 第３層目のメタル配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 根津 広樹 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 奥谷 謙 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (10)
- 【請求項１】 研磨定盤上に貼り付けられた研磨パッド
に半導体ウエハを押し付けて前記半導体ウエハ上に設け
られた各種膜の表面を研磨する化学的機械研磨装置であ
って、前記研磨パッドの表面を整形するドレッサが、少
なくとも２種類設けられていることを特徴とする化学的
機械研磨装置。 - 【請求項２】 請求項１記載の化学的機械研磨装置にお
いて、前記研磨パッドの表面を整形するドレッサとし
て、少なくとも前記研磨パッドの表面を平坦化する第１
のドレッサと、前記研磨パッドの表面の荒さを復元させ
る第２のドレッサとが設けられていることを特徴とする
化学的機械研磨装置。 - 【請求項３】 請求項２記載の化学的機械研磨装置にお
いて、前記第１のドレッサはダイヤモンド粒子が埋め込
まれたドレッサであり、前記第２のドレッサはポリマ繊
維からなるブラシによって構成されたドレッサであるこ
とを特徴とする化学的機械研磨装置。 - 【請求項４】 請求項３記載の化学的機械研磨装置にお
いて、前記半導体ウエハ上に設けられた各種膜の表面を
研磨すると同時に、前記研磨パッドの表面に研磨砥粒溶
液を供給しながら、前記第２のドレッサを前記研磨パッ
ドの表面に押さえ付けて断続的または連続的に摺動させ
ることを特徴とした化学的機械研磨装置。 - 【請求項５】 請求項４記載の化学的機械研磨装置にお
いて、前記第２のドレッサの前記研磨パッドに対する摺
動方向が、少なくとも前記半導体ウエハの摺動方向とほ
ぼ逆方向の成分を有していることを特徴とする化学的機
械研磨装置。 - 【請求項６】 請求項４記載の化学的機械研磨装置にお
いて、前記研磨砥粒溶液の供給口が前記第２のドレッサ
に内蔵されていることを特徴とする化学的機械研磨装
置。 - 【請求項７】 請求項２〜６のいずれか１項に記載の化
学的機械研磨装置において、前記第２のドレッサが前記
研磨パッドの研磨面に対して平行な回転軸を有する円筒
状のドレッサであることを特徴とする化学的機械研磨装
置。 - 【請求項８】 請求項７記載の化学的機械研磨装置にお
いて、前記第２のドレッサが強制的に回転されることを
特徴とする化学的研磨装置。 - 【請求項９】 請求項７項に記載の化学的機械研磨装置
において、前記第２のドレッサの円周速度は、前記研磨
パッドが貼り付けられた研磨定盤の最外周部の円周速度
よりも速いことを特徴とする化学的機械研磨装置。 - 【請求項１０】 請求項１〜９のいずれか１項に記載の
化学的機械研磨装置を用いた半導体集積回路装置装置の
製造方法であって、前記第１のドレッサおよび前記第２
のドレッサで整形される前記研磨パッドによって、半導
体ウエハ上に設けられた各種膜の表面を平坦に加工する
工程を有することを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20887497A JPH1148122A (ja) | 1997-08-04 | 1997-08-04 | 化学的機械研磨装置およびこれを用いた半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20887497A JPH1148122A (ja) | 1997-08-04 | 1997-08-04 | 化学的機械研磨装置およびこれを用いた半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1148122A true JPH1148122A (ja) | 1999-02-23 |
Family
ID=16563557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20887497A Pending JPH1148122A (ja) | 1997-08-04 | 1997-08-04 | 化学的機械研磨装置およびこれを用いた半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1148122A (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368198B1 (en) | 1999-11-22 | 2002-04-09 | Kinik Company | Diamond grid CMP pad dresser |
| JP2002529924A (ja) * | 1998-11-09 | 2002-09-10 | ラム リサーチ コーポレイション | 化学機械平坦化法に用いられる研磨パッドをコンディショニングする方法及び装置 |
| US6530827B2 (en) | 2000-01-06 | 2003-03-11 | Nec Corporation | Apparatus for polishing wafer and method of doing the same |
| US6679243B2 (en) | 1997-04-04 | 2004-01-20 | Chien-Min Sung | Brazed diamond tools and methods for making |
| US6884155B2 (en) | 1999-11-22 | 2005-04-26 | Kinik | Diamond grid CMP pad dresser |
| US7124753B2 (en) | 1997-04-04 | 2006-10-24 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US7201645B2 (en) | 1999-11-22 | 2007-04-10 | Chien-Min Sung | Contoured CMP pad dresser and associated methods |
| JP2009059914A (ja) * | 2007-08-31 | 2009-03-19 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| US7708621B2 (en) | 2007-03-30 | 2010-05-04 | Elpida Memory, Inc. | Polishing apparatus and method of reconditioning polishing pad |
| CZ302636B6 (cs) * | 2010-09-10 | 2011-08-10 | Capka@Vlastimil | Zpusob úpravy povrchu plochého skla a zarízení k provádení tohoto zpusobu |
| US8252263B2 (en) | 2008-04-14 | 2012-08-28 | Chien-Min Sung | Device and method for growing diamond in a liquid phase |
| US8974270B2 (en) | 2011-05-23 | 2015-03-10 | Chien-Min Sung | CMP pad dresser having leveled tips and associated methods |
| US9067301B2 (en) | 2005-05-16 | 2015-06-30 | Chien-Min Sung | CMP pad dressers with hybridized abrasive surface and related methods |
| US9138862B2 (en) | 2011-05-23 | 2015-09-22 | Chien-Min Sung | CMP pad dresser having leveled tips and associated methods |
| US9199357B2 (en) | 1997-04-04 | 2015-12-01 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9221154B2 (en) | 1997-04-04 | 2015-12-29 | Chien-Min Sung | Diamond tools and methods for making the same |
| US9238207B2 (en) | 1997-04-04 | 2016-01-19 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9409280B2 (en) | 1997-04-04 | 2016-08-09 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9463552B2 (en) | 1997-04-04 | 2016-10-11 | Chien-Min Sung | Superbrasvie tools containing uniformly leveled superabrasive particles and associated methods |
| US9475169B2 (en) | 2009-09-29 | 2016-10-25 | Chien-Min Sung | System for evaluating and/or improving performance of a CMP pad dresser |
| US9724802B2 (en) | 2005-05-16 | 2017-08-08 | Chien-Min Sung | CMP pad dressers having leveled tips and associated methods |
| US9868100B2 (en) | 1997-04-04 | 2018-01-16 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
-
1997
- 1997-08-04 JP JP20887497A patent/JPH1148122A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9221154B2 (en) | 1997-04-04 | 2015-12-29 | Chien-Min Sung | Diamond tools and methods for making the same |
| US9868100B2 (en) | 1997-04-04 | 2018-01-16 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9463552B2 (en) | 1997-04-04 | 2016-10-11 | Chien-Min Sung | Superbrasvie tools containing uniformly leveled superabrasive particles and associated methods |
| US6679243B2 (en) | 1997-04-04 | 2004-01-20 | Chien-Min Sung | Brazed diamond tools and methods for making |
| US9409280B2 (en) | 1997-04-04 | 2016-08-09 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US7124753B2 (en) | 1997-04-04 | 2006-10-24 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9238207B2 (en) | 1997-04-04 | 2016-01-19 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9199357B2 (en) | 1997-04-04 | 2015-12-01 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| JP2002529924A (ja) * | 1998-11-09 | 2002-09-10 | ラム リサーチ コーポレイション | 化学機械平坦化法に用いられる研磨パッドをコンディショニングする方法及び装置 |
| US7201645B2 (en) | 1999-11-22 | 2007-04-10 | Chien-Min Sung | Contoured CMP pad dresser and associated methods |
| US6368198B1 (en) | 1999-11-22 | 2002-04-09 | Kinik Company | Diamond grid CMP pad dresser |
| US6884155B2 (en) | 1999-11-22 | 2005-04-26 | Kinik | Diamond grid CMP pad dresser |
| US6530827B2 (en) | 2000-01-06 | 2003-03-11 | Nec Corporation | Apparatus for polishing wafer and method of doing the same |
| US9067301B2 (en) | 2005-05-16 | 2015-06-30 | Chien-Min Sung | CMP pad dressers with hybridized abrasive surface and related methods |
| US9724802B2 (en) | 2005-05-16 | 2017-08-08 | Chien-Min Sung | CMP pad dressers having leveled tips and associated methods |
| US7708621B2 (en) | 2007-03-30 | 2010-05-04 | Elpida Memory, Inc. | Polishing apparatus and method of reconditioning polishing pad |
| JP2009059914A (ja) * | 2007-08-31 | 2009-03-19 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| US8252263B2 (en) | 2008-04-14 | 2012-08-28 | Chien-Min Sung | Device and method for growing diamond in a liquid phase |
| US9475169B2 (en) | 2009-09-29 | 2016-10-25 | Chien-Min Sung | System for evaluating and/or improving performance of a CMP pad dresser |
| CZ302636B6 (cs) * | 2010-09-10 | 2011-08-10 | Capka@Vlastimil | Zpusob úpravy povrchu plochého skla a zarízení k provádení tohoto zpusobu |
| US9138862B2 (en) | 2011-05-23 | 2015-09-22 | Chien-Min Sung | CMP pad dresser having leveled tips and associated methods |
| US8974270B2 (en) | 2011-05-23 | 2015-03-10 | Chien-Min Sung | CMP pad dresser having leveled tips and associated methods |
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