JPH1140762A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄ
ａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等に用いられる半
導体容量素子を有する半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a DRAM (Dynamic Land).
The present invention relates to a method for manufacturing a semiconductor device having a semiconductor capacitance element used for, for example, am Access Memory.
【０００２】[0002]
【従来の技術】ＤＲＡＭ等の半導体記憶装置において
は、記憶容量の大容量化、及び高集積化に伴い、メモリ
セル１個当たりの面積が小さくなってきており、そのキ
ャパシタ容量を確保するために、キャパシタの表面積増
加を目的としたスタック型電極が採用されつつある。2. Description of the Related Art In semiconductor memory devices such as DRAMs, the area per memory cell has been reduced with the increase in storage capacity and the degree of integration. Stack type electrodes for increasing the surface area of capacitors are being adopted.
【０００３】スタック型電極の製造方法に関しては、種
々の方法が提案されている。特開平５−１５２５３９号
公報に開示された方法では、多結晶シリコンのドーパン
ト（Ｐ，Ａｓ，Ｂ等）によるエッチレート差、また、特
開平７−３２１２３０号公報に開示された方法では、タ
ングステンシリサイド（ＷＳｉ）と多結晶シリコンのエ
ッチレート差をそれぞれ利用してフィン型スタックを形
成していた。Various methods have been proposed for manufacturing a stacked electrode. In the method disclosed in Japanese Patent Application Laid-Open No. H5-15239, the etch rate difference due to polycrystalline silicon dopants (P, As, B, etc.) is disclosed. A fin-type stack is formed by utilizing the difference in etch rate between (WSi) and polycrystalline silicon.
【０００４】しかしながら、これらの方法では、電極に
シリコン（Ｓｉ）を含む材料を使用しているため、容量
膜に高誘電体膜を採用できないという欠点があった。ま
た、高誘電体膜で容量膜を形成することは、上述のキャ
パシタ容量を増加させる手段の一つであるが、シリコン
電極に高誘電体膜を容量膜として使用すると、電極材で
あるシリコンが高誘電体膜中に拡散してしまい、電荷が
リークするという問題が発生する。However, in these methods, since a material containing silicon (Si) is used for the electrode, there is a disadvantage that a high dielectric film cannot be used for the capacitance film. Forming a capacitance film with a high-dielectric film is one of the means for increasing the capacitance of the above-mentioned capacitor. However, when a high-dielectric film is used as a capacitance film for a silicon electrode, silicon as an electrode material is There is a problem that the electric charge leaks due to diffusion into the high dielectric film.
【０００５】そこで、シリコンを含まない材料を用い
て、フィン型スタックを形成する方法として、特開平７
−１２２６５１号公報に開示されている方法では、電極
材料の組み合わせとエッチング液の選択とにより、フィ
ン型スタックを形成していた。Therefore, as a method of forming a fin-type stack using a material containing no silicon, Japanese Patent Laid-Open No.
In the method disclosed in JP-A-1226551, a fin-type stack is formed by selecting a combination of electrode materials and an etching solution.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、ウェッ
トエッチングでサイドエッチングを生じさせ、フィンを
形成する方法では、エッチング液の濃度、温度等により
エッチング量が逐次変化するため、安定したフィン形成
が困難であった。また、異種の金属を接合させて容量電
極を形成しているため、金属間での物理的な応力や熱膨
張率の違いによる不具合が発生する虞れがあった。However, in the method of forming fins by causing side etching by wet etching, the amount of etching changes successively depending on the concentration, temperature, etc. of the etching solution, so that stable fin formation is difficult. there were. In addition, since the capacitor electrode is formed by joining different kinds of metals, there is a possibility that a problem may occur due to a difference in physical stress or thermal expansion coefficient between the metals.
【０００７】本発明の目的は、フィン型スタック電極を
容易に、かつ安定して製造する半導体装置の製造方法を
提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device for easily and stably manufacturing a fin-type stack electrode.
【０００８】[0008]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、積層工程と
パターニング工程とを有し、半導体容量素子を製造する
半導体装置の製造方法であって、積層工程は、半導体基
板上に成膜方法の異なる金属膜を積層形成する処理を行
うものであり、パターニング工程は、積層された金属膜
のエッチングレート差を利用してフィン形状にパーニン
グする処理を行うものである。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a laminating step and a patterning step, and is a method of manufacturing a semiconductor device for manufacturing a semiconductor capacitor. The laminating step includes performing a process of laminating metal films having different film forming methods on the semiconductor substrate, and the patterning step includes performing fin-shaped parning by using an etching rate difference of the laminated metal films. The processing is performed.
【０００９】また前記成膜方法の異なる金属膜は、交互
に積層するものである。Further, the metal films different in the film forming method are alternately laminated.
【００１０】また前記金属膜は、スパッタ法とＣＶＤ法
とを用いて成膜するものである。The metal film is formed by using a sputtering method and a CVD method.
【００１１】また前記金属膜は、スパッタ法によるチタ
ン若しくはシリコンを含まないチタン化合物と、ＣＶＤ
法によるチタン若しくはシリコンを含まないチタン化合
物とからなり、かつエッチングガスに塩素を含めて成膜
されるものである。The metal film may be made of a titanium compound containing no titanium or silicon by a sputtering method,
The film is made of a titanium compound containing no titanium or silicon by the method, and is formed into a film containing chlorine in an etching gas.
【００１２】また前記金属膜は、スパッタ法によるタン
グステンと、ＣＶＤ法によるタングステンとであり、か
つエッチングガスにフッ素を含めて成膜されるものであ
る。The metal film is made of tungsten by sputtering and tungsten by CVD, and is formed by containing fluorine in an etching gas.
【００１３】また前記金属膜は、エッチング速度が異な
るエッチング条件で一括してエッチングするものであ
る。Further, the metal film is etched at a time under etching conditions having different etching rates.
【００１４】[0014]
【作用】本発明によれば、半導体基板上に成膜方法の異
なる金属膜を交互に積層し、エッチング速度が異なるエ
ッチング条件で一括してエッチングを行い、フィン形状
にパターニングする。このため、高誘電体の容量膜に対
応可能な一種類の電極材料のみを用い、かつ、容易にフ
ィン型スタック電極を形成することができる。According to the present invention, metal films of different film formation methods are alternately stacked on a semiconductor substrate, and are etched at a time under etching conditions with different etching rates, and are patterned into a fin shape. Therefore, a fin-type stack electrode can be easily formed using only one kind of electrode material that can support a high-dielectric capacitor film.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１６】（実施形態１）図１は、本発明の実施形態
１を製造工程順に示す断面図である。(Embodiment 1) FIG. 1 is a sectional view showing Embodiment 1 of the present invention in the order of manufacturing steps.
【００１７】図１（ａ）に示すように、半導体基板１１
上に絶縁膜１２を堆積した後、リソグラフィー及びドラ
イエッチング技術により絶縁膜１２にコンタクトホール
１３を形成し、コンタクトホール１３を通して半導体基
板１１の表面一部を露出させる。次に、成膜方法の異な
るスパッタチタン１４とＣＶＤチタン１５をそれぞれ２
００ｎｍの厚さに順次積層堆積する。このとき、最上層
にはＣＶＤチタン１５に比較して、エッチレートの低い
スパッタチタン１４を堆積するのが好ましい。またスパ
ッタチタン１４は、スパッタ法により成膜される金属膜
であり、ＣＶＤチタン１５は、ＣＶＤ法により成膜され
る金属膜である。As shown in FIG. 1A, the semiconductor substrate 11
After the insulating film 12 is deposited thereon, a contact hole 13 is formed in the insulating film 12 by lithography and dry etching techniques, and a part of the surface of the semiconductor substrate 11 is exposed through the contact hole 13. Next, two sputtered titanium layers 14 and CVD titanium layers 15 having different film forming methods were used.
The layers are sequentially deposited to a thickness of 00 nm. At this time, it is preferable to deposit sputtered titanium 14 having a lower etch rate than the CVD titanium 15 on the uppermost layer. The sputtered titanium 14 is a metal film formed by a sputtering method, and the CVD titanium 15 is a metal film formed by a CVD method.
【００１８】次に図１（ｂ）に示すように、リソグラフ
ィー及びドライエッチング技術により、スパッタチタン
１４とＣＶＤチタン１５からなる積層膜をパターニング
してスタック電極を得る。このときのドライエッチング
条件を適当に選択することで、ＣＶＤチタン１５のみが
サイドエッチングを生じ、フィン型スタック電極が得ら
れる。Next, as shown in FIG. 1B, a stacked film composed of the sputtered titanium 14 and the CVD titanium 15 is patterned by lithography and dry etching techniques to obtain a stacked electrode. By properly selecting the dry etching conditions at this time, only the CVD titanium 15 undergoes side etching, and a fin-type stacked electrode is obtained.
【００１９】本実施形態１では、陰極結合方式で放電励
起周波数が１３．５６ＭＨｚの平行平板型のＲＩＥ装置
を用い、エッチングガスとしてＣ１2（塩素）＝２００
ｓｃｃｍ、印加電力約１．５Ｗ／ｃｍ2、処理圧力約２
５Ｐａの条件でエッチングを行った。この条件下では、
（ＣＶＤチタン１５のエッチレート）÷（スパッタチタ
ン１４のエッチレート）で表されるエッチング選択比
は、約１．５であった。エッチング選択比は、チタン成
膜条件にも依存するため、所望のフィン型スタック形状
を得るためには、エッチング条件の合わせ込みが必要で
ある。本実施形態１においては、上記エッチング条件下
で、ＣＶＤチタン１５のサイドエッチ量は約１５０ｎｍ
であった。In the first embodiment, a parallel plate type RIE apparatus having a discharge excitation frequency of 13.56 MHz in a cathode coupling system is used, and C1 2 (chlorine) = 200 as an etching gas.
sccm, applied power about 1.5 W / cm 2 , processing pressure about 2
The etching was performed under the condition of 5 Pa. Under these conditions,
The etching selectivity represented by (etch rate of CVD titanium 15) / (etch rate of sputtered titanium 14) was about 1.5. Since the etching selectivity also depends on the titanium film formation conditions, it is necessary to adjust the etching conditions in order to obtain a desired fin-shaped stack shape. In the first embodiment, the side etch amount of the CVD titanium 15 is about 150 nm under the above etching conditions.
Met.
【００２０】また、ＣＶＤ法により容量膜となる厚さ７
ｎｍのＴａ2Ｏ5（酸化タンタル）膜１６をフィン型スタ
ック形状の表面に堆積する。Further, a thickness 7 serving as a capacitance film by the CVD method.
A Ta 2 O 5 (tantalum oxide) film 16 of nm thickness is deposited on the surface of the fin-type stack shape.
【００２１】次に図１（ｃ）に示すように、容量膜１６
の表面上に対向電極１７となるＴｉＮ（窒化チタン）を
１５０ｎｍの膜厚に堆積する。最後にリソグラフィー及
びドライエッチング技術により、前記ＴｉＮ膜をパター
ニングして対向電極１７を形成する。Next, as shown in FIG.
A TiN (titanium nitride) to be the counter electrode 17 is deposited to a thickness of 150 nm on the surface of the substrate. Finally, the TiN film is patterned by lithography and dry etching to form a counter electrode 17.
【００２２】（実施形態２）図２は、本発明の実施形態
２を製造工程順に示す断面図である。(Embodiment 2) FIG. 2 is a sectional view showing Embodiment 2 of the present invention in the order of manufacturing steps.
【００２３】図２（ａ）に示すように、実施形態２は、
コンタクトホール１３を開口するまでは実施形態１と同
じであるが、実施形態２では、コンタクトホール３を開
口した後、成膜方法の異るスパッタタングステン２４と
ＣＶＤタングステン２５をそれぞれ２００ｎｍの膜厚に
順次積層堆積する。このとき、最上層にはＣＶＤタング
ステン２５に比較して、エッチレートの低いスパッタタ
ングステン２４を堆積するのが好ましい。As shown in FIG. 2A, Embodiment 2
The process is the same as that of the first embodiment until the contact hole 13 is opened. However, in the second embodiment, after the contact hole 3 is opened, the sputtered tungsten 24 and the CVD tungsten 25 having different film forming methods are each formed to a thickness of 200 nm. The layers are sequentially deposited. At this time, it is preferable to deposit sputtered tungsten 24 having a lower etch rate than the CVD tungsten 25 on the uppermost layer.
【００２４】実施形態１及び２において、スパッタ膜１
４、２４に比較してＣＶＤ膜１５、２５の方がエッチレ
ートが高い理由は、ＣＶＤ膜１５及び２５の方がポーラ
スであり、エッチャントと反応する実効的な表面積が増
加するためであると考えられる。In the first and second embodiments, the sputtered film 1
The reason that the CVD films 15 and 25 have a higher etch rate than the CVD films 4 and 24 is considered that the CVD films 15 and 25 are more porous and the effective surface area reacting with the etchant increases. Can be
【００２５】次に図２（ｂ）に示すように、リソグラフ
ィー及びドライエッチング技術により、スパッタタング
ステン２４とＣＶＤタングステン２５からなる積層膜を
パターニングして、スタック電極を得る。このときのド
ライエッチング条件を適当に選択することで、ＣＶＤタ
ングステン２５のみがサイドエッチングを生じ、フィン
型スタック電極が得られる。Next, as shown in FIG. 2B, a stacked film comprising the sputtered tungsten 24 and the CVD tungsten 25 is patterned by lithography and dry etching techniques to obtain a stacked electrode. By appropriately selecting the dry etching conditions at this time, only the CVD tungsten 25 undergoes side etching, and a fin-type stacked electrode is obtained.
【００２６】本実施形態２では、陰極結合方式で放電励
起周波数が１３．５６ＭＨｚの平行平板型のＲＩＥ装置
を用い、エッチングガスとしてＳＦ6／Ｎ2＝２００／５
ｓｃｃｍ、印加電力約１．０Ｗ／ｃｍ2、処理圧力約２
０Ｐａの条件でエッチングを行った。この条件下でのＣ
ＶＤ膜２５とスパッタ膜２４のエッチング選択比は、タ
ングステン成膜条件にも依存するため、所望のフィン型
スタック形状を得るためには、エッチング条件の合わせ
込みが必要である。本実施形態２においては、上記エッ
チング条件下で、ＣＶＤチタン２５のサイドエッチ量
は、約２００ｎｍであった。In the second embodiment, a parallel plate type RIE apparatus having a discharge excitation frequency of 13.56 MHz in a cathode coupling system is used, and SF 6 / N 2 = 200/5 as an etching gas.
sccm, applied power about 1.0 W / cm 2 , processing pressure about 2
Etching was performed under the condition of 0 Pa. C under these conditions
Since the etching selectivity between the VD film 25 and the sputtered film 24 also depends on the tungsten film formation conditions, it is necessary to adjust the etching conditions to obtain a desired fin-type stack shape. In the second embodiment, the side etch amount of the CVD titanium 25 was about 200 nm under the above etching conditions.
【００２７】また、ＣＶＤ法により容量膜となる厚さ７
ｎｍのＴａ2Ｏ5（酸化タンタル）膜１６を堆積する。A thickness 7 serving as a capacitance film by the CVD method.
A Ta 2 O 5 (tantalum oxide) film 16 of nm is deposited.
【００２８】次に図２（ｃ）に示すように、対向電極１
７となるＴｉＮ（窒化チタン）を容量膜１６上に２００
ｎｍの膜厚に堆積する。最後にリソグラフィー及びドラ
イエッチング技術により、前記ＴｉＮをパターニングし
て対向電極１７を形成する。Next, as shown in FIG.
7 of TiN (titanium nitride) on the capacitance film 16
Deposit to a thickness of nm. Finally, the TiN is patterned by lithography and dry etching techniques to form a counter electrode 17.
【００２９】タングステン２４、２５のうち、特にＣＶ
Ｄタングステン２５の表面には凹凸があるため、電極材
料にタングステンを選択することで、フィン形成による
表面積増加以外にも、表面の凹凸による容量増加も期待
できる。また、チタン膜１４、１５よりもタングステン
膜２４、２５の方が（ＣＶＤエッチレート）÷（スパッ
タエッチレート）の選択比が大きく、かつ、若干のエッ
チング条件の変更で、任意の値を選択可能であるという
実験結果を得ている。Of tungsten 24 and 25, particularly CV
Since the surface of the D-tungsten 25 has irregularities, by selecting tungsten as the electrode material, an increase in capacitance due to irregularities on the surface can be expected in addition to an increase in surface area due to fin formation. In addition, the tungsten films 24 and 25 have a higher selectivity ratio of (CVD etch rate) / (sputter etch rate) than the titanium films 14 and 15, and an arbitrary value can be selected by slightly changing etching conditions. Is obtained.
【００３０】実際に実施形態２においては、波長７０４
ｎｍの光学フィルターを用いて終点検出を行ったが、Ｃ
ＶＤタングステン２５とスパッタタングステン２４の界
面で、終点検出が可能であった。従って、若干のエッチ
レートの変動、もしくはタングステン膜厚の変動があっ
ても、各層毎にエッチング時間やオーバーエッチング量
の制御が可能であり、安定したフィン型スタック電極を
形成することが可能となる。In the second embodiment, the wavelength 704
The end point was detected using an optical filter of nm.
The end point could be detected at the interface between the VD tungsten 25 and the sputtered tungsten 24. Therefore, even if there is a slight change in the etch rate or a change in the tungsten film thickness, the etching time and the amount of overetching can be controlled for each layer, and a stable fin-type stack electrode can be formed. .
【００３１】尚、上述した実施形態１及び２では、エッ
チング装置として平行平板型ＲＩＥを用いたが、マイク
ロ波プラズマエッチャーや誘導結合型エッチャー等に対
しても、本発明は適用できる。また、容量膜１６として
酸化タンタル、対向電極として窒化チタンを用いたが、
容量膜１６として他の高誘電体膜を用いたり、対向電極
として、他の電極材料を用いることもできる。In the first and second embodiments, a parallel plate type RIE is used as an etching apparatus. However, the present invention can be applied to a microwave plasma etcher, an inductive coupling type etcher, and the like. In addition, although tantalum oxide was used for the capacitance film 16 and titanium nitride was used for the counter electrode,
Another high-dielectric film can be used as the capacitance film 16, and another electrode material can be used as the counter electrode.
【００３２】[0032]
【発明の効果】以上説明したように本発明によれば、成
膜方法の異なる同一膜種を交互に積層し、それぞれの膜
に対しエッチレートの異なる条件で一括してエッチング
することにより、高誘電体の容量膜に対応可能な電極材
料を一種類のみ用いて、かつ、容易に制御性良くフィン
型スタック電極を形成することができる。As described above, according to the present invention, the same film types having different film forming methods are alternately laminated, and each film is collectively etched under conditions having different etch rates. A fin-type stack electrode can be formed easily and with good controllability using only one kind of electrode material that can correspond to a dielectric capacitance film.
【図１】本発明の実施形態１を製造工程順に示す断面図
である。FIG. 1 is a cross-sectional view showing a first embodiment of the present invention in the order of manufacturing steps.
【図２】本発明の実施形態２を製造工程順に示す断面図
である。FIG. 2 is a cross-sectional view showing Embodiment 2 of the present invention in the order of manufacturing steps.
１１ 半導体基板 １２ 絶縁膜 １３ コンタクトホール １４ スパッタチタン １５ ＣＶＤチタン １６ 容量膜 １７ 対向電極 ２４ スパッタタングステン ２５ ＣＶＤタングステン DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 12 Insulating film 13 Contact hole 14 Sputtered titanium 15 CVD titanium 16 Capacity film 17 Counter electrode 24 Sputtered tungsten 25 CVD tungsten
Claims (6)
半導体容量素子を製造する半導体装置の製造方法であっ
て、 積層工程は、半導体基板上に成膜方法の異なる金属膜を
積層形成する処理を行うものであり、 パターニング工程は、積層された金属膜のエッチングレ
ート差を利用してフィン形状にパーニングする処理を行
うものであることを特徴とする半導体装置の製造方法。1. A method comprising a laminating step and a patterning step,
A method of manufacturing a semiconductor device for manufacturing a semiconductor capacitance element, wherein the laminating step is a step of laminating a metal film of a different film forming method on a semiconductor substrate, and the patterning step is a laminating metal film. A method of performing a fin-shaped parning process utilizing the difference in etching rate of the semiconductor device.
積層するものであることを特徴とする請求項１に記載の
半導体装置の製造方法。2. The method according to claim 1, wherein the metal films formed by the different film forming methods are alternately stacked.
を用いて成膜するものであることを特徴とする請求項１
又は２に記載の半導体装置の製造方法。3. The method according to claim 1, wherein the metal film is formed by using a sputtering method and a CVD method.
Or a method for manufacturing a semiconductor device according to item 2.
若しくはシリコンを含まないチタン化合物と、ＣＶＤ法
によるチタン若しくはシリコンを含まないチタン化合物
とからなり、かつエッチングガスに塩素を含めて成膜さ
れるものであることを特徴とする請求項１、２又は３に
記載の半導体装置の製造方法。4. The metal film is made of a titanium compound containing no titanium or silicon by a sputtering method and a titanium compound containing no titanium or silicon by a CVD method, and is formed by containing chlorine in an etching gas. 4. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
ステンと、ＣＶＤ法によるタングステンとからなり、か
つエッチングガスにフッ素を含めて成膜されるものであ
ることを特徴とする請求項１、２又は３に記載の半導体
装置の製造方法。5. The method according to claim 1, wherein the metal film is formed of tungsten by a sputtering method and tungsten by a CVD method, and is formed by including fluorine in an etching gas. 4. The method for manufacturing a semiconductor device according to item 3.
エッチング条件で一括してエッチングするものであるこ
とを特徴とする請求項１、２、３、４又は５に記載の半
導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 1, wherein said metal film is etched collectively under etching conditions having different etching rates.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190041A JPH1140762A (en) | 1997-07-15 | 1997-07-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190041A JPH1140762A (en) | 1997-07-15 | 1997-07-15 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140762A true JPH1140762A (en) | 1999-02-12 |
Family
ID=16251382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9190041A Pending JPH1140762A (en) | 1997-07-15 | 1997-07-15 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140762A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011016196A1 (en) * | 2009-08-03 | 2011-02-10 | パナソニック株式会社 | Method for manufacturing semiconductor memory |
-
1997
- 1997-07-15 JP JP9190041A patent/JPH1140762A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011016196A1 (en) * | 2009-08-03 | 2011-02-10 | パナソニック株式会社 | Method for manufacturing semiconductor memory |
| JP4763858B2 (en) * | 2009-08-03 | 2011-08-31 | パナソニック株式会社 | Manufacturing method of semiconductor memory |
| US8258038B2 (en) | 2009-08-03 | 2012-09-04 | Panasonic Corporation | Method of manufacturing semiconductor memory |
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