JPH11354758A - Semiconductor memory - Google Patents

Semiconductor memory

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JPH11354758A
JPH11354758A JP10158690A JP15869098A JPH11354758A JP H11354758 A JPH11354758 A JP H11354758A JP 10158690 A JP10158690 A JP 10158690A JP 15869098 A JP15869098 A JP 15869098A JP H11354758 A JPH11354758 A JP H11354758A
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memory
cell
memory cells
unit
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Masato Takahashi
正人 高橋
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Abstract

PROBLEM TO BE SOLVED: To provide a high speed flash memory having NOR type array structure at low cost while eliminating drain disturb. SOLUTION: In a flash memory of NOR type array structure having a memory array of two layer gate structure type memory cells MC arranged in lattice as a basic component, control gates CG of a specified number of memory cells MC constituting a cell unit corresponding to a unit select MOSFETNS are coupled with a common word line W0, sources of these memory cells MC are coupled with individual source lines S6-S9, and sub-bit lines to be connected commonly with the drains of the specified number of memory cells MC of each cell unit are formed of a diffusion layer, i.e., the source of the unit select MOSFENTS of a corresponding cell unit and the source of the memory cell MC. Gate oxide film of the unit select MOSFETNS is formed integrally with an interlayer insulation film OX2 between the control gates CG and floating gates FG of corresponding specified number of memory cells MC and the source lines S6-S9 are formed of a metallization layer M1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、2層ゲート構造型の不揮発性メモリセル
を記憶素子とするノア型アレイ構造のフラッシュメモリ
ならびにその低コスト化及び動作の高速化に利用して特
に有効な技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and, for example, to a flash memory having a NOR array structure using nonvolatile memory cells of a two-layer gate structure as storage elements, and its cost reduction and high-speed operation. For technology that is particularly effective to use.

【0002】[0002]

【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆる2層ゲート構造型の不揮発性メ
モリセルがあり、このようなメモリセルが格子配列され
てなるメモリアレイをその基本構成要素とするフラッシ
ュメモリがある。
2. Description of the Related Art There is a nonvolatile memory cell having a so-called two-layer gate structure having a control gate and a floating gate, and a flash memory having a memory array in which such memory cells are arranged in a lattice as a basic component. .

【0003】[0003]

【発明が解決しようとする課題】フラッシュメモリは、
例えば図9に示されるように、直交して配置されるワー
ド線W0〜W5等ならびにビット線B0〜B5等と、こ
れらのワード線及びビット線の交点に格子配列される2
層ゲート構造型メモリセルMCとを含むメモリアレイM
ARYをその基本構成要素とする。メモリアレイMAR
Yの同一列に配置されるメモリセルMCのドレインは、
対応するビット線B0〜B5等に共通結合され、そのソ
ースは、対応するソース線S0等に共通結合される。ま
た、メモリアレイMARYの同一行に配置されるメモリ
セルMCのコントロールゲートは、対応するワード線W
0〜W5等に共通結合される。
SUMMARY OF THE INVENTION A flash memory is
For example, as shown in FIG. 9, the word lines W0 to W5 and the like and the bit lines B0 to B5 and the like arranged orthogonally are arranged in a lattice at the intersection of these word lines and bit lines.
Memory array M including a layer gate structure type memory cell MC
ARY is its basic component. Memory array MAR
The drains of the memory cells MC arranged in the same column of Y
The sources are commonly coupled to corresponding bit lines B0 to B5 and the like, and their sources are commonly coupled to corresponding source lines S0 and the like. The control gates of the memory cells MC arranged on the same row of the memory array MARY are connected to the corresponding word line W
0 to W5 and the like.

【0004】書き込み動作時、メモリアレイMARYの
指定されたメモリセルMCのコントロールゲートが結合
されるワード線W0〜W5等には、例えば10V(ボル
ト)程度の高電圧が印加され、指定されたメモリセルM
Cのドレインが結合されるビット線B0〜B5等には、
例えば3V程度の書き込み電圧が印加される。したがっ
て、図9の構成をとるメモリアレイMARYでは、指定
されたメモリセルMCと同一ビット線に結合される他の
非選択メモリセルがドレインディスターブの影響を受
け、そのしきい値電圧が不本意に変化する。
During a write operation, a high voltage of, for example, about 10 V (volt) is applied to the word lines W0 to W5 and the like to which the control gates of the designated memory cells MC of the memory array MARY are coupled, and the designated memory is designated. Cell M
Bit lines B0 to B5 to which the drain of C is coupled include:
For example, a write voltage of about 3 V is applied. Therefore, in the memory array MARY having the configuration of FIG. 9, the other unselected memory cells coupled to the same bit line as the designated memory cell MC are affected by the drain disturb, and the threshold voltage is undesirably increased. Change.

【0005】これに対処するため、大容量のフラッシュ
メモリでは、図10に例示されるように、メモリアレイ
MARYの同一列に配置される例えば6個のメモリセル
MCを単位としてセルユニットを構成し、各セルユニッ
トを構成するメモリセルMCのドレインを対応するサブ
ビット線SB00〜SB01ないしSB50〜SB50
等に共通結合するいわゆるノア(NOR)型アレイ構造
がとられる。このノア型アレイのメモリアレイMARY
では、サブビット線SB00〜SB01ないしSB50
〜SB51等と対応するメインビット線MB0〜MB5
等との間に、そのゲートが対応するユニット選択ワード
線USW0〜USW1等に共通供給されるNチャンネル
型のユニット選択MOSFET(金属酸化物半導体型電
界効果トランジスタ。この明細書では、MOSFETを
して絶縁ゲート型電界効果トランジスタの総称とする)
NSが設けられ、指定されたメモリセルMCが含まれる
セルユニットのみ対応するメインビット線MB0〜MB
5等に接続する方法がとられる。これにより、指定され
たメモリセルMCを含まない他のセルユニットのメモリ
セルMCに対するドレインディスターブは排除される。
In order to cope with this, in a large-capacity flash memory, as shown in FIG. 10, a cell unit is constituted by, for example, six memory cells MC arranged in the same column of a memory array MARY. , The sub-bit lines SB00 to SB01 to SB50 to SB50 corresponding to the drains of the memory cells MC constituting each cell unit.
A so-called NOR (NOR) type array structure is formed, which is commonly connected to the like. The memory array MARY of this NOR type array
Now, the sub bit lines SB00 to SB01 to SB50
To the main bit lines MB0 to MB5 corresponding to SB51, etc.
And the like, an N-channel unit selection MOSFET (metal oxide semiconductor type field effect transistor whose gate is commonly supplied to the corresponding unit selection word lines USW0 to USW1 and the like. (A generic term for insulated gate field effect transistors.)
NS, and main bit lines MB0 to MB corresponding to only the cell units including the specified memory cell MC.
5 or the like. As a result, drain disturb on the memory cells MC of another cell unit that does not include the specified memory cell MC is eliminated.

【0006】ところで、ノア型アレイ構造をとるフラッ
シュメモリでは、図11に例示されるように、サブビッ
ト線SB00〜SB01等が、例えばポリシリコンPo
lySi等により形成され、メモリセルMCのドレイン
となるN型拡散層N+ は、対応するコンタクトCONT
1を介して対応するサブビット線SB00等に共通結合
される。サブビット線SB00等は、その右端でコンタ
クトCONT2を介してユニット選択MOSFETNS
のソースたるN型拡散層N+ に結合され、このユニット
選択MOSFETのドレインとなる他方のN型拡散層N
+ は、コンタクトCONT3を介して例えば金属配線層
M1からなるメインビット線MB0等に結合される。ま
た、ソース線S0等は、メモリセルMCのソースたる拡
散層を共通化し延長することによって形成された後、所
定のコンタクトを介して金属配線層からなる図示されな
いメインソース線にシャントとされる。
In a flash memory having a NOR type array structure, as shown in FIG. 11, the sub-bit lines SB00 to SB01 are formed of, for example, polysilicon Po.
The n-type diffusion layer N + formed of lySi or the like and serving as a drain of the memory cell MC is connected to a corresponding contact CONT.
1 and is commonly coupled to a corresponding sub-bit line SB00 or the like. The sub bit line SB00 and the like are connected to the unit selection MOSFET NS via the contact CONT2 at the right end.
The other N-type diffusion layer N +, which is coupled to the N-type diffusion layer
+ Is coupled via contact CONT3 to main bit line MB0 formed of metal wiring layer M1, for example. Further, the source line S0 and the like are formed by sharing and extending a diffusion layer as a source of the memory cell MC, and then shunted to a main source line (not shown) made of a metal wiring layer via a predetermined contact.

【0007】各メモリセルMCのチャネルつまり基板の
上層には、所定の膜厚を有するトンネル絶縁膜OX1を
はさんでフローティングゲートFGが形成され、その上
層には、所定の膜厚を有する層間絶縁膜OX2をはさん
でワード線W0〜W5等となるコントロールゲートCG
が形成される。さらに、ユニット選択MOSFETNS
の基板の上層には、所定のゲート酸化膜OX3をはさん
で、ユニット選択ワード線USW0等となるコントロー
ルゲートCGが形成される。
A floating gate FG is formed over a channel of each memory cell MC, that is, an upper layer of the substrate, with a tunnel insulating film OX1 having a predetermined thickness interposed therebetween, and an interlayer insulating layer having a predetermined thickness is formed thereon. A control gate CG that becomes word lines W0 to W5 etc. across the film OX2
Is formed. Further, the unit selection MOSFET NS
In the upper layer of the substrate, a control gate CG serving as a unit selection word line USW0 or the like is formed with a predetermined gate oxide film OX3 interposed therebetween.

【0008】ところが、上記ノア型アレイ構造をとるフ
ラッシュメモリでは、ドレインディスターブの排除とい
う点では大きな効果が得られるが、サブビット線SB0
0等がポリシリコンからなることで少なくとも3層のポ
リシリコン層が必要となり、金属配線層も合わせてフラ
ッシュメモリの所要プロセス工程数が増える。また、2
層ゲート構造型のメモリセルMCと単一ゲート構造のユ
ニット選択MOSFETNSとのレイアウト境界に、基
板削れを防止するためのダミーセルDCが必要となり、
これによってフラッシュメモリのチップサイズが増大す
る。さらに、比較的多数のメモリセルMCのソースが共
通結合されるソース線S0等が、メモリセルMCのソー
スを延長した拡散層とシャント用の金属配線層からなる
ことで、ソース線の寄生抵抗が比較的大きくなり、相応
してその伝達遅延時間が大きくなる。これらの結果、ド
レインディスターブの排除と引き換えに、フラッシュメ
モリの低コスト化が阻害され、その高速動作が阻害され
る。
However, in the flash memory having the NOR type array structure, a great effect can be obtained in terms of eliminating the drain disturbance, but the sub-bit line SB0
Since 0 or the like is made of polysilicon, at least three polysilicon layers are required, and the number of process steps required for the flash memory is increased in addition to the metal wiring layers. Also, 2
At the layout boundary between the memory cell MC having a layer gate structure and the unit selection MOSFET NS having a single gate structure, a dummy cell DC for preventing substrate shaving is required.
This increases the chip size of the flash memory. Furthermore, since the source line S0 and the like to which the sources of a relatively large number of memory cells MC are commonly coupled are formed of a diffusion layer extending the source of the memory cells MC and a metal wiring layer for shunt, the parasitic resistance of the source line is reduced. It is relatively large and its transmission delay time is correspondingly large. As a result, in exchange for the elimination of the drain disturbance, the cost reduction of the flash memory is hindered, and its high-speed operation is hindered.

【0009】この発明の目的は、ドレインディスターブ
を排除しつつ、ノア型アレイ構造をとるフラッシュメモ
リ等の低コスト化及び高速化を図ることにある。
It is an object of the present invention to reduce the cost and speed of a flash memory or the like having a NOR type array structure while eliminating drain disturbance.

【0010】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0011】[0011]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、2層ゲート構造型メモリセル
が格子配列されてなるメモリアレイを基本構成要素とし
ノア型アレイ構造をとるフラッシュメモリ等において、
ユニット選択MOSFETと対応するセルユニットを構
成する所定数のメモリセルのコントロールゲートを共通
のワード線に結合し、各メモリセルのソースをそれぞれ
個別のソース線に結合して、サブビット線を、対応する
セルユニットのユニット選択MOSFETのソースなら
びにメモリセルのソースたる拡散層により形成し、ユニ
ット選択MOSFETのゲート酸化膜を、対応する所定
数のメモリセルのコントロールゲート及びフローティン
グゲート間の層間絶縁膜と一体化して形成するととも
に、ソース線を金属配線層により形成する。
The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, in a flash memory or the like having a NOR array structure with a memory array in which two-layer gate structure type memory cells are arranged in a lattice as a basic component,
The control gates of a predetermined number of memory cells constituting a unit cell corresponding to the unit selection MOSFET are coupled to a common word line, and the source of each memory cell is coupled to an individual source line, and a sub-bit line is connected to the corresponding source line. The gate oxide film of the unit selection MOSFET is formed with the interlayer insulating film between the control gate and the floating gate of the corresponding predetermined number of memory cells, formed by the source layer of the unit selection MOSFET of the cell unit and the diffusion layer as the source of the memory cell. And the source line is formed by a metal wiring layer.

【0012】上記した手段によれば、比較的少数のメモ
リセルのドレインが結合されるサブビット線を拡散層に
より形成することで、その寄生抵抗による影響を受ける
ことなくポリシリコン層の所要層数を2層とし、フラッ
シュメモリ等の所要プロセス工程数を削減できるととも
に、メモリセルとユニット選択MOSFETのレイアウ
ト境界からダミーセルをなくし、フラッシュメモリ等の
チップサイズを縮小できる。また、ソース線を金属配線
層により形成することで、比較的多数のメモリセルのソ
ースが共通結合されるソース線の寄生抵抗を小さくし、
その伝達遅延時間を小さくすることができる。この結
果、非選択メモリセルに対するドレインディスターブの
影響を排除しつつ、ノア型アレイ構造をとるフラッシュ
メモリ等の低コスト化を図り、その動作の高速化を図る
ことができる。
According to the above means, the required number of polysilicon layers can be reduced without being affected by the parasitic resistance by forming the sub-bit lines to which the drains of the relatively small number of memory cells are coupled by the diffusion layers. With two layers, the required number of process steps for a flash memory or the like can be reduced, and a dummy cell can be eliminated from a layout boundary between a memory cell and a unit selection MOSFET, thereby reducing the chip size of a flash memory or the like. Further, by forming the source line with a metal wiring layer, the parasitic resistance of the source line to which the sources of a relatively large number of memory cells are commonly coupled is reduced,
The transmission delay time can be reduced. As a result, it is possible to reduce the cost of a flash memory or the like having a NOR type array structure while eliminating the influence of the drain disturbance on the unselected memory cells, and to increase the operation speed.

【0013】[0013]

【発明の実施の形態】図1には、この発明が適用された
フラッシュメモリ(半導体記憶装置)の一実施例のブロ
ック図が示されている。同図をもとに、まずこの実施例
のフラッシュメモリの構成及び動作の概要について説明
する。なお、図1の各ブロックを構成する回路素子は、
公知のMOSFET集積回路の製造技術により、単結晶
シリコンのような1個の半導体基板面上に形成される。
FIG. 1 is a block diagram showing one embodiment of a flash memory (semiconductor memory device) to which the present invention is applied. First, an outline of the configuration and operation of the flash memory of this embodiment will be described with reference to FIG. The circuit elements that make up each block in FIG.
It is formed on one semiconductor substrate surface such as single crystal silicon by a known MOSFET integrated circuit manufacturing technique.

【0014】図1において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイMARYをその基本構成要素とする。メモリアレ
イMARYは、後述するように、図の水平方向に平行し
て配置される所定数の図示されないワード線と、図の水
平方向に平行して配置される所定数の図示されないメイ
ンビット線と、これらのワード線及びメインビット線の
交点に格子配列される多数の図示されない2層ゲート構
造型メモリセルとを含む。
Referring to FIG. 1, the flash memory of this embodiment has a memory array MARY arranged so as to occupy most of the surface of a semiconductor substrate as its basic component. As will be described later, the memory array MARY includes a predetermined number of word lines (not shown) arranged in parallel with the horizontal direction in the figure and a predetermined number of main bit lines (not shown) arranged in parallel with the horizontal direction in the figure. , And a large number of double-layer gate structure type memory cells (not shown) arranged in a lattice at intersections of these word lines and main bit lines.

【0015】この実施例において、フラッシュメモリは
ノア型アレイ構造をとり、メモリアレイMARYを構成
するメモリセルは、同一行に配置される所定数つまり例
えば16個を単位としてセルユニットを構成する。これ
らのセルユニットを構成するそれぞれ16個のメモリセ
ルのドレインは、図1の水平方向に配置されるサブビッ
ト線に共通結合された後、図示されないユニット選択M
OSFETを介して対応するメインビット線に結合され
る。また、各セルユニットを構成する16個のメモリセ
ルのゲートは、対応するユニット選択MOSFETのゲ
ートとともに、対応するワード線に共通結合され、その
ソースは、図1の垂直方向に配置されるソース線にそれ
ぞれ共通結合される。このように、本実施例のフラッシ
ュメモリでは、各セルユニットが同一行のメモリセルに
よって構成され、ユニット選択MOSFETのゲートが
結合されるユニット選択ワード線は、メモリセルのゲー
トが結合されるワード線と共通化される。なお、メモリ
アレイMARYの具体的構成及びセルユニット構造等に
ついては、後で詳細に説明する。
In this embodiment, the flash memory has a NOR type array structure, and the memory cells constituting the memory array MARY form a cell unit in units of a predetermined number, for example, 16 cells arranged in the same row. The drains of the sixteen memory cells constituting these cell units are commonly coupled to sub-bit lines arranged in the horizontal direction in FIG.
It is coupled to a corresponding main bit line via an OSFET. Further, the gates of the 16 memory cells constituting each cell unit are commonly coupled to the corresponding word line together with the gate of the corresponding unit selection MOSFET, and the source is the source line arranged in the vertical direction in FIG. Are commonly connected to each other. As described above, in the flash memory according to the present embodiment, each cell unit is constituted by memory cells in the same row, and the unit selection word line to which the gate of the unit selection MOSFET is coupled is the word line to which the gate of the memory cell is coupled. And common. The specific configuration and cell unit structure of the memory array MARY will be described later in detail.

【0016】メモリアレイMARYを構成するワード線
は、その左方においてXアドレスデコーダXDに結合さ
れる。また、ソース線は、その上方においてソース電圧
制御回路SVCに結合され、メインビット線は、その下
方においてセンスアンプSAに結合された後、Yスイッ
チ回路YSを介してk+1ビットずつ選択的に入出力デ
ータバスDB0〜DBkつまりデータ入出力回路IOに
接続される。
A word line forming the memory array MARY is coupled to the X address decoder XD on the left side. The source line is coupled to a source voltage control circuit SVC above the source line, and the main bit line is coupled to a sense amplifier SA below the main line, and then selectively input / output k + 1 bits at a time via a Y switch circuit YS. Data buses DB0 to DBk, that is, data input / output circuit IO are connected.

【0017】XアドレスデコーダXDには、Xアドレス
バッファXBからi+1ビットの内部Xアドレス信号X
0〜Xiが供給されるとともに、タイミング発生回路T
Gから図示されない各種内部制御信号が供給され、内部
電圧発生回路VGから各種内部電圧が供給される。ま
た、ソース基板電圧切換回路SVCには、Yアドレスバ
ッファYBからj+1ビットの内部Yアドレス信号Y0
〜Yjが供給されるとともに、タイミング発生回路TG
から各種内部制御信号が供給され、内部電圧発生回路V
Gから各種内部電圧が供給される。さらに、Yスイッチ
回路YSには、YアドレスデコーダYDから所定ビット
のビット線選択信号が供給され、YアドレスデコーダY
Dには、YアドレスバッファYBからj+1ビットの内
部Yアドレス信号Y0〜Yjが供給される。Xアドレス
バッファXBには、外部のアクセス装置からXアドレス
入力端子AX0〜AXiを介してXアドレス信号AX0
〜AXiが供給され、YアドレスバッファYBには、Y
アドレス入力端子AY0〜AYjを介してYアドレス信
号AY0〜AYjが供給される。
The X address decoder XD supplies an i + 1 bit internal X address signal X from the X address buffer XB.
0 to Xi are supplied, and the timing generation circuit T
G supplies various internal control signals (not shown), and the internal voltage generation circuit VG supplies various internal voltages. Also, the source substrate voltage switching circuit SVC supplies the j + 1-bit internal Y address signal Y0 from the Y address buffer YB.
To Yj are supplied and the timing generation circuit TG
And various internal control signals are supplied from the internal voltage generation circuit V
G supplies various internal voltages. Further, a bit line selection signal of a predetermined bit is supplied from the Y address decoder YD to the Y switch circuit YS.
D is supplied with j + 1-bit internal Y address signals Y0 to Yj from a Y address buffer YB. The X address buffer AX receives an X address signal AX0 from an external access device through X address input terminals AX0 to AXi.
AXi are supplied to the Y address buffer YB.
Y address signals AY0 to AYj are supplied via address input terminals AY0 to AYj.

【0018】XアドレスバッファXBは、Xアドレス入
力端子AX0〜AXiを介して供給されるXアドレス信
号AX0〜AXiを取り込み、保持するとともに、これ
らのXアドレス信号をもとに内部Xアドレス信号X0〜
Xiを形成し、XアドレスデコーダXDに供給する。ま
た、XアドレスデコーダXDは、XアドレスバッファX
Bから供給される内部Xアドレス信号X0〜Xiをデコ
ードして、メモリアレイMARYのワード線を選択的に
所定の選択又は非選択レベルとする。
The X address buffer XB takes in and holds the X address signals AX0 to AXi supplied through the X address input terminals AX0 to AXi, and based on these X address signals, the internal X address signals X0 to AXi.
Xi is formed and supplied to an X address decoder XD. The X address decoder XD is provided with an X address buffer X.
The internal X address signals X0 to Xi supplied from B are decoded to selectively set the word lines of the memory array MARY to a predetermined selection or non-selection level.

【0019】一方、YアドレスバッファYBは、Yアド
レス入力端子AY0〜AYjを介して供給されるYアド
レス信号AY0〜AYjを取り込み、保持するととも
に、これらのYアドレス信号をもとに内部Yアドレス信
号Y0〜Yjを形成し、ソース電圧制御回路SVC及び
YアドレスデコーダYDに供給する。また、ソース電圧
制御回路SVCは、YアドレスバッファYBから供給さ
れる内部Yアドレス信号Y0〜Yjをデコードして、メ
モリアレイMARYのソース線を選択的に所定の選択又
は非選択レベルとし、YアドレスデコーダYDは、やは
り内部Yアドレス信号Y0〜Yjをデコードして、Yス
イッチ回路YSに対するビット線選択信号を択一的に所
定の選択レベルとする。さらに、Yスイッチ回路YS
は、YアドレスデコーダYDから供給されるビット線選
択信号の択一的なハイレベルを受けてセンスアンプSA
の対応するk+1個の単位回路と入出力データバスDB
0〜DBkつまりデータ入出力回路IOとの間を選択的
に接続する。
On the other hand, the Y address buffer YB takes in and holds the Y address signals AY0 to AYj supplied via the Y address input terminals AY0 to AYj, and based on these Y address signals, an internal Y address signal. Y0 to Yj are formed and supplied to the source voltage control circuit SVC and the Y address decoder YD. The source voltage control circuit SVC decodes the internal Y address signals Y0 to Yj supplied from the Y address buffer YB, selectively sets the source lines of the memory array MARY to a predetermined selection or non-selection level, and The decoder YD also decodes the internal Y address signals Y0 to Yj and selectively sets a bit line selection signal for the Y switch circuit YS to a predetermined selection level. Further, a Y switch circuit YS
Receives an alternate high level of the bit line selection signal supplied from the Y address decoder YD, and
Corresponding k + 1 unit circuits and input / output data buses DB
0 to DBk, that is, the data input / output circuit IO is selectively connected.

【0020】この実施例において、センスアンプSA
は、メモリアレイMARYのメインビット線に対応して
設けられる所定数の単位回路を備え、これらの単位回路
のそれぞれは、メモリアレイMARYの指定されたメモ
リセルから対応するメインビット線を介して出力される
読み出し信号を増幅し、その論理レベルを判定するリー
ドアンプと、データ入出力回路IOから供給される書き
込みデータをもとに所定の書き込み信号を生成するライ
トアンプと、これらのリードアンプ又はライトアンプと
入出力データバスとの間で授受される読み出しデータ又
は書き込みデータを保持するデータレジスタとを含む。
なお、ワード線及びソース線の選択・非選択レベルや、
読み出し又は書き込み動作時おけるメインビット線の読
み出し電圧及び書き込み信号レベル等については、後で
詳細に説明する。
In this embodiment, the sense amplifier SA
Has a predetermined number of unit circuits provided corresponding to the main bit lines of the memory array MARY, and each of these unit circuits outputs from a specified memory cell of the memory array MARY via the corresponding main bit line. A read amplifier that amplifies a read signal to be read and determines its logical level, a write amplifier that generates a predetermined write signal based on write data supplied from a data input / output circuit IO, and a read amplifier or a write A data register for holding read data or write data exchanged between the amplifier and the input / output data bus.
In addition, the selection / non-selection level of the word line and the source line,
The read voltage and write signal level of the main bit line during the read or write operation will be described later in detail.

【0021】タイミング発生回路TGは、外部のアクセ
ス装置から起動制御信号として供給されるチップイネー
ブル信号CEB(ここで、それが有効とされるとき選択
的にロウレベルとされるいわゆる反転信号等について
は、その名称の末尾にBを付して表す。以下同様),ラ
イトイネーブル信号WEBならびに出力イネーブル信号
OEBをもとに、各種内部制御信号を選択的に形成し、
フラッシュメモリの各部に供給する。また、内部電圧発
生回路VGは、外部の電源装置から外部端子VCC及び
VSSを介して供給される電源電圧VCC及び接地電位
VSSをもとに各種内部電圧を生成し、フラッシュメモ
リの各部に供給する。なお、電源電圧VCCは、特に制
限されないが、3.3Vのような正電位とされる。ま
た、内部電圧発生回路VGにより生成される内部電圧に
は、書き込み,消去あるいは読み出し動作に必要な例え
ば10V,3Vあるいは1Vといった各種電位の内部電
圧が含まれるが、これらの内部電圧の用途については後
で説明する。
The timing generation circuit TG is provided with a chip enable signal CEB supplied as a start control signal from an external access device (here, a so-called inverted signal which is selectively made low when it is made valid, etc.) Various internal control signals are selectively formed on the basis of the write enable signal WEB and the output enable signal OEB, and are represented by appending B to the end of the name.
It is supplied to each part of the flash memory. Further, the internal voltage generation circuit VG generates various internal voltages based on the power supply voltage VCC and the ground potential VSS supplied from the external power supply device via the external terminals VCC and VSS, and supplies them to each part of the flash memory. . Although the power supply voltage VCC is not particularly limited, it is set to a positive potential such as 3.3 V. The internal voltage generated by the internal voltage generation circuit VG includes various potentials such as 10 V, 3 V or 1 V necessary for writing, erasing or reading operations. I will explain later.

【0022】図2には、図1のフラッシュメモリに含ま
れるメモリアレイMARYの一実施例の部分的な回路図
が示されている。また、図3には、図2のメモリアレイ
MARYを構成する2層ゲート構造型メモリセルMCの
一実施例の基本断面構造図が示され、図4には、メモリ
セルMCのしきい値電圧の一実施例の分布特性図が示さ
れている。さらに、図5には、図2のメモリアレイMA
RYの一実施例の部分的な平面配置図が示され、図6及
び図7には、その一実施例のA−B断面構造図及びC−
D断面構造図がそれぞれ示されている。これらの図をも
とに、この実施例のフラッシュメモリに含まれるメモリ
アレイMARYの具体的構成ならびに2層ゲート構造型
メモリセルMCの構造及び特性について説明する。
FIG. 2 is a partial circuit diagram of one embodiment of the memory array MARY included in the flash memory of FIG. FIG. 3 shows a basic cross-sectional structure diagram of one embodiment of a two-layer gate structure type memory cell MC constituting the memory array MARY of FIG. 2, and FIG. 4 shows a threshold voltage of the memory cell MC. FIG. 3 shows a distribution characteristic diagram of one embodiment. FIG. 5 also shows the memory array MA of FIG.
FIGS. 6 and 7 are partial cross-sectional structural views taken along line AB of FIG.
D sectional structural views are respectively shown. With reference to these drawings, the specific configuration of the memory array MARY included in the flash memory of this embodiment and the structure and characteristics of the memory cell MC of the two-layer gate structure will be described.

【0023】なお、以下の回路図に示されるMOSFE
Tは、すべてNチャンネルMOSFETである。また、
メモリアレイMARY等の配置及び断面構造に関する以
下の記述では、図3,図5,図6ならびに図7の位置関
係をもって上下左右を表現する。さらに、図2には、ワ
ード線W0〜W7とWm−1〜Wm,メインビット線M
B0,サブビット線SB01〜SB07とSB0mなら
びにソース線S0〜S15に関する部分が例示的に示さ
れ、図5には、ワード線W0〜W3,メインビット線M
B0,サブビット線SB01及びSB03ならびにソー
ス線S6〜S9に関する部分が例示的に示され、図6に
は、ワード線W0,メインビット線MB0ならびにソー
ス線S6〜S9に関する部分が例示的に示され、図7に
は、ワード線W0〜W3及びソース線S6に関する部分
が例示的に示される。その他の部分については、これら
に関する以下の記述から類推されたい。
The MOSFE shown in the following circuit diagram
T are all N-channel MOSFETs. Also,
In the following description regarding the arrangement and cross-sectional structure of the memory array MARY and the like, the upper, lower, left, and right are expressed by the positional relationships shown in FIGS. 3, 5, 6, and 7. Further, FIG. 2 shows word lines W0 to W7 and Wm-1 to Wm, and main bit line M
B0, sub-bit lines SB01 to SB07 and SB0m, and portions relating to source lines S0 to S15 are exemplarily shown. FIG. 5 shows word lines W0 to W3 and main bit line M
FIG. 6 exemplarily shows portions related to B0, sub-bit lines SB01 and SB03 and source lines S6 to S9, and FIG. 6 exemplarily shows portions related to word line W0, main bit line MB0 and source lines S6 to S9. FIG. 7 exemplarily shows portions relating to the word lines W0 to W3 and the source line S6. For other parts, please infer from the following description of these.

【0024】図2において、この実施例のフラッシュメ
モリに含まれるメモリアレイMARYは、図の水平方向
に平行して配置されるm+1本のワード線W0〜Wm
と、垂直方向に平行して配置されるn+1本のソース線
S0〜Snならびにp+1本のメインビット線MB0〜
MBpとを含む。これらのワード線及びソース線の交点
には、フローティングゲート及びコントロールゲートを
有する合計(m+1)×(n+1)個の2層ゲート構造
型メモリセルMCが格子配列される。
In FIG. 2, a memory array MARY included in the flash memory of this embodiment has (m + 1) word lines W0 to Wm arranged in parallel in the horizontal direction of FIG.
And n + 1 source lines S0 to Sn and p + 1 main bit lines MB0 to MB0 arranged in parallel in the vertical direction.
MBp. At the intersections of these word lines and source lines, a total of (m + 1) × (n + 1) two-layer gate structure type memory cells MC having a floating gate and a control gate are arranged in a lattice.

【0025】この実施例において、フラッシュメモリは
ノア型アレイ構造をとり、メモリアレイMARYを構成
するメモリセルMCは、特に制限されないが、同一行に
配置される16個を単位として、つまりメインビット線
MB0〜MBpに対応してグループ分割され、合計(m
+1)×(n+1)/16個つまり(m+1)×(p+
1)個のセルユニットを構成する。これらのセルユニッ
トを構成するそれぞれ16個のメモリセルMCのドレイ
ンは、ワード線W0〜Wmと平行して配置される(p+
1)×(m+1)/2本のサブビット線SB01〜SB
0mないしSBp1〜SBpm(ここで、サブビット線
の追番の末尾は奇数番号とされるが、簡略化のためSB
01〜SB0mないしSBp1〜SBpmとして表す。
以下同様)に共通結合された後、対応するユニット選択
MOSFETNSを介して対応するメインビット線MB
0〜MBpに結合される。また、各セルユニットを構成
する16個のメモリセルMCのゲートは、対応するユニ
ット選択MOSFETNSのゲートとともに対応するワ
ード線W0〜Wmにそれぞれ共通結合され、そのソース
は、対応するソース線S0〜Snにそれぞれ共通結合さ
れる。
In this embodiment, the flash memory has a NOR type array structure, and the number of memory cells MC constituting the memory array MARY is not particularly limited. Groups are divided into groups corresponding to MB0 to MBp, and a total (m
+1) × (n + 1) / 16, ie, (m + 1) × (p +
1) Configure cell units. The drains of the sixteen memory cells MC constituting these cell units are arranged in parallel with the word lines W0 to Wm (p +
1) × (m + 1) / 2 sub-bit lines SB01 to SB
0m to SBp1 to SBpm (here, the end of the serial number of the sub-bit line is an odd number, but for simplicity, the SB
01 to SB0m to SBp1 to SBpm.
After that, the same main bit line MB is connected via the corresponding unit selection MOSFET NS.
Bound to 0-MBp. Further, the gates of the 16 memory cells MC constituting each cell unit are commonly coupled to the corresponding word lines W0 to Wm together with the gates of the corresponding unit selection MOSFET NS, and the sources thereof are the corresponding source lines S0 to Sn Are commonly connected to each other.

【0026】なお、メモリアレイMARYを構成するメ
インビット線MB0〜MBpの本数p+1が、上記のよ
うに、ソース線の本数n+1に対して、 p+1=(n+1)/16 なる関係にあることは言うまでもない。また、図2から
明らかなように、サブビット線SB01〜SB0mない
しSBp1〜SBpmには、上下の2個のセルユニット
を構成する合計36個のドレインが共通結合され、これ
らのセルユニットとの間の接続切り換えは、対応する2
本のワード線W0又はW1ないしWm−1又はWm等を
択一的に選択レベルとすることによって実現される。
It is needless to say that the number p + 1 of the main bit lines MB0 to MBp constituting the memory array MARY has a relationship of p + 1 = (n + 1) / 16 with respect to the number n + 1 of the source lines as described above. No. As is apparent from FIG. 2, a total of 36 drains constituting the upper and lower two cell units are commonly coupled to the sub-bit lines SB01 to SB0m to SBp1 to SBpm. Connection switching is performed by the corresponding 2
This is realized by selectively setting one of the word lines W0 or W1 to Wm-1 or Wm to a selected level.

【0027】メモリアレイMARYのワード線W0〜W
mは、その左方においてXアドレスデコーダXDに結合
される。また、メモリアレイMARYのソース線S0〜
Snは、その上方においてソース電圧制御回路SVCに
結合され、メインビット線MB0〜MBpは、その下方
においてセンスアンプSAに結合される。
The word lines W0 to W of the memory array MARY
m is coupled to the X address decoder XD on its left. Also, the source lines S0 to S0 of the memory array MARY
Sn is connected above it to the source voltage control circuit SVC, and main bit lines MB0 to MBp are connected below it to the sense amplifier SA.

【0028】ここで、メモリアレイMARYを構成する
2層ゲート構造型メモリセルMCのそれぞれは、図3に
示されるように、P型半導体基板PSUB内に形成され
る一対のN型拡散層N+ をそのソース及びドレイン領域
とする。これらのN型拡散層N+ の間、つまり各メモリ
セルMCのチャネルとなる基板の上層には、所定の膜厚
を有するトンネル絶縁膜OX1が例えばシリコン酸化膜
によって形成され、その上層には、例えばN型不純物の
存在するポリ(多結晶)シリコンによってフローティン
グゲートFGが形成される。また、このフローティング
ゲートFGの上層には、所定の膜厚を有する層間絶縁膜
OX2が例えばシリコン酸化膜によって形成され、さら
にその上層には、例えばN型不純物の存在するポリシリ
コンによってコントロールゲートCGが形成される。
Here, each of the two-layer gate structure type memory cells MC forming the memory array MARY has a pair of N-type diffusion layers N + formed in a P-type semiconductor substrate PSUB as shown in FIG. Are the source and drain regions. A tunnel insulating film OX1 having a predetermined thickness is formed, for example, of a silicon oxide film between these N-type diffusion layers N + , that is, in an upper layer of a substrate serving as a channel of each memory cell MC. For example, the floating gate FG is formed of poly (polycrystalline) silicon having an N-type impurity. In addition, an interlayer insulating film OX2 having a predetermined thickness is formed on the floating gate FG by, for example, a silicon oxide film, and a control gate CG is formed on the floating gate FG by polysilicon containing an N-type impurity. It is formed.

【0029】この実施例において、メモリセルMCのド
レインとなる一方のN型拡散層N+のフローティングゲ
ートFGに近い浅い部分には、例えばほう素又は砒素等
の存在する不純物層が設けられ、これによってドレイン
からのホットエレクトロンの発生をしやすくして、メモ
リセルMCの書き込み特性を高めることができる。ま
た、メモリセルMCのソースとなる他方のN型拡散層N
+ には、例えばリン又は砒素等の存在する不純物層が設
けられ、これによってFN(Fowler Nordh
eim:ファウラー・ノルトハイム)トンネル現象を発
生しやすくして、メモリセルMCの消去特性を改善する
ことができる。
In this embodiment, an impurity layer containing, for example, boron or arsenic is provided in a shallow portion near the floating gate FG of one of the N-type diffusion layers N + serving as a drain of the memory cell MC. This makes it easier to generate hot electrons from the drain, and improves the write characteristics of the memory cell MC. Further, the other N-type diffusion layer N serving as a source of the memory cell MC is formed.
+ Is provided with an impurity layer such as phosphorus or arsenic, thereby providing FN (Fowler Nordh).
eim: Fowler-Nordheim) Tunneling phenomenon can be easily generated, and the erasing characteristics of the memory cell MC can be improved.

【0030】後述するように、メモリアレイMARYを
構成する2層ゲート構造型メモリセルMCのフローティ
ングゲートFGには、例えばそのコントロールゲートC
Gとなるワード線に10Vのような高電圧が印加され、
そのドレインとなるサブビット線に3Vのような書き込
み電圧が印加され、そのソースとなるソース線に接地電
位VSSつまり0Vが印加されるとき、そのドレイン近
傍で発生したホットエレクトロンが注入・蓄積される。
この結果、メモリセルMCのしきい値電圧は、図4に例
示されるように、例えば5Vを下限とする比較的大きな
値となり、例えばいわゆる論理“1”のデータを保持す
るものとなる。
As will be described later, the floating gate FG of the memory cell MC of the two-layer gate structure constituting the memory array MARY has, for example, its control gate C
A high voltage such as 10 V is applied to the word line serving as G,
When a write voltage such as 3 V is applied to the sub bit line serving as the drain and the ground potential VSS, that is, 0 V is applied to the source line serving as the source, hot electrons generated near the drain are injected and accumulated.
As a result, as illustrated in FIG. 4, the threshold voltage of the memory cell MC becomes a relatively large value with a lower limit of, for example, 5 V, and holds, for example, data of a so-called logic “1”.

【0031】一方、2層ゲート構造型メモリセルMCの
フローティングゲートFGに蓄積された電子は、例えば
そのコントロールゲートCGとなるワード線が接地電位
VSSつまり0Vのような非選択レベルとされ、そのド
レインとなるサブビット線が開放状態OPENとされ、
そのソースとなるソース線が10Vのような選択レベル
とされるとき、FNトンネル現象によってそのソース側
に放出される。この結果、メモリセルMCのしきい値電
圧は、例えば2.4Vを上限とする比較的小さな値とな
り、いわゆる論理“0”のデータを保持するものとな
る。
On the other hand, the electrons stored in the floating gate FG of the memory cell MC of the two-layer gate structure are such that, for example, the word line serving as the control gate CG is set to the non-selection level such as the ground potential VSS, that is, 0 V, and its drain is Is set to the open state OPEN,
When the source line serving as the source is set to a selected level such as 10 V, the source line is emitted to the source side by the FN tunnel phenomenon. As a result, the threshold voltage of the memory cell MC becomes a relatively small value with, for example, an upper limit of 2.4 V, and holds data of so-called logic "0".

【0032】これらのことから、対象となるメモリセル
MCのゲートつまりワード線に例えば電源電圧VCCつ
まり3.3Vの読み出し電圧を印加し、このメモリセル
MCがオフ状態のままであるか又はオン状態となるかを
識別することにより、その保持データが論理“1”又は
“0”のいずれであるかを判定できる。
From the above, for example, a power supply voltage VCC, that is, a read voltage of 3.3 V is applied to the gate, that is, the word line of the target memory cell MC, and the memory cell MC is kept in the off state or in the on state. By discriminating whether the stored data is logical “1” or “0”, it can be determined.

【0033】この実施例において、メモリアレイMAR
Yを構成するメモリセルMCは、前述のように、同一行
に配置される16個を単位としてセルユニットを構成
し、メモリアレイMARYには、各セルユニットに対応
してそれぞれ1個のユニット選択MOSFETNSが設
けられる。また、各セルユニットを構成する16個のメ
モリセルMCは、図5に示されるように、例えばサブビ
ット線SB01又はSB03となるN型拡散層N+ をそ
のドレイン領域として共有し、ユニット選択MOSFE
TNSも、このN型拡散層をソース領域として共有す
る。先にも述べた通り、サブビット線SB01又はSB
03となるN型拡散層N+ は、その上下に設けられた2
個のセルユニットの合計32個のメモリセルMCのドレ
インならびに2個のユニット選択MOSFETNSのソ
ースとして共有される。
In this embodiment, the memory array MAR
As described above, the memory cells MC configuring Y constitute a cell unit in units of 16 cells arranged in the same row, and the memory array MARY has one unit selection corresponding to each cell unit. A MOSFET NS is provided. As shown in FIG. 5, the 16 memory cells MC constituting each cell unit share, for example, an N-type diffusion layer N + serving as a sub-bit line SB01 or SB03 as a drain region thereof, and a unit selection MOSFE.
The TNS also shares this N-type diffusion layer as a source region. As described above, the sub-bit line SB01 or SB01
The N-type diffusion layer N +, which is 03,
The cell units are shared as a drain of a total of 32 memory cells MC and a source of two unit selection MOSFETs NS.

【0034】つまり、この実施例のフラッシュメモリで
は、メモリアレイMARYの各セルユニットを構成する
メモリセルMCのドレインたるサブビット線SB01〜
SB0mないしSBp1〜SBpmがN型拡散層N+
より形成される訳であるが、このN型拡散層N+ をその
延長方向において共有するメモリセルMCの数はたかだ
か16個であるため、その寄生抵抗によってフラッシュ
メモリのアクセスタイムが受ける影響は無視できる程度
に小さい。逆に言うならば、サブビット線SB01〜S
B0mないしSBp1〜SBpmがN型拡散層N+ によ
り形成されることで、ポリシリコン数の所要層数は、前
記図10及び図11の場合に比較して1層少なくなって
2層となり、これによってフラッシュメモリの所要プロ
セス工程数を削減し、その低コスト化を図ることができ
るものとなる。
That is, in the flash memory of this embodiment, the sub-bit lines SB01 to SB01 which are the drains of the memory cells MC constituting each cell unit of the memory array MARY.
For but to no SB0m SBp1~SBpm is necessarily formed by N-type diffusion layer N +, the number of memory cells MC which share the N-type diffusion layer N + in the extension direction thereof is at most 16, its parasitic The effect of the resistance on the access time of the flash memory is negligibly small. In other words, the sub-bit lines SB01 to SB01
Since B0m to SBp1 to SBpm are formed by the N-type diffusion layer N + , the required number of polysilicon layers is reduced by one layer as compared with the case of FIG. 10 and FIG. Accordingly, the number of required process steps of the flash memory can be reduced, and the cost can be reduced.

【0035】メモリアレイMARYのサブビット線SB
01又はSB03等となるN型拡散層N+ の上下には、
それぞれ所定の距離をおいて、各メモリセルMCのソー
スSとなるN型拡散層N+ が独立した形で形成される。
これらのN型拡散層N+ は、その上下に配置された2個
のメモリセルMCによって共有される。
Sub bit line SB of memory array MARY
Above or below the N-type diffusion layer N + , which becomes 01 or SB03, etc.
An N-type diffusion layer N + serving as a source S of each memory cell MC is formed independently of each other at a predetermined distance.
These N-type diffusion layers N + are shared by two memory cells MC arranged above and below.

【0036】メモリアレイMARYのサブビット線SB
01又はSB03等となるN型拡散層N+ とメモリセル
MCのソースとなるN型拡散層N+ との間、つまり各メ
モリセルMCの基板の上層には、図6に例示されるよう
に、所定の膜厚を有するトンネル絶縁膜OX1が形成さ
れ、その上層には、フローティングゲートFGとなる第
1層のポリシリコン層が独立した形で形成される。ま
た、これらのフローティングゲートFGの上層には、所
定の膜厚を有する層間絶縁膜OX2が形成され、その上
層には、各メモリセルMCのコントロールゲートCGと
なる第2層のポリシリコン層が水平方向に延長される形
で形成される。
Sub bit line SB of memory array MARY
As shown in FIG. 6, between the N-type diffusion layer N + serving as 01 or SB03 and the N-type diffusion layer N + serving as the source of the memory cell MC, that is, the upper layer of the substrate of each memory cell MC. A tunnel insulating film OX1 having a predetermined film thickness is formed, and a first polysilicon layer serving as a floating gate FG is formed on the tunnel insulating film OX1 in an independent manner. In addition, an interlayer insulating film OX2 having a predetermined thickness is formed on the floating gate FG, and a second polysilicon layer serving as a control gate CG of each memory cell MC is horizontally formed on the interlayer insulating film OX2. It is formed to extend in the direction.

【0037】この実施例において、各セルユニットを構
成する16個のメモリセルMCのコントロールゲートC
Gとなる第2層のポリシリコン層は、前述のように、ワ
ード線W0〜Wmとなって図示されない第2層の金属配
線層M2からなるメインワード線にシャントされるとと
もに、対応するユニット選択MOSFETNSのコント
ロールゲートCGともなる。また、各メモリセルMCの
フローティングゲートFG及びコントロールゲートCG
間に設けられる層間絶縁膜OX2は、アドレス選択MO
SFETNSのゲート酸化膜として一体化され、同一の
プロセス工程で同時形成される。この結果、フラッシュ
メモリの所要プロセス工程数をさらに削減することがで
きるとともに、基板削れを防止するためのダミーセルを
設ける必要がなくなり、これによってフラッシュメモリ
のチップサイズを縮小し、そのさらなる低コスト化を図
ることができるものとなる。
In this embodiment, control gates C of 16 memory cells MC constituting each cell unit are provided.
As described above, the second polysilicon layer serving as G becomes word lines W0 to Wm and is shunted to a main word line formed of a second metal wiring layer M2 (not shown), and a corresponding unit selection is performed. It also serves as the control gate CG of the MOSFET NS. In addition, the floating gate FG and control gate CG of each memory cell MC
The interlayer insulating film OX2 provided therebetween is formed by the address selection MO.
It is integrated as a gate oxide film of SFETNS and is formed simultaneously in the same process step. As a result, the required number of process steps of the flash memory can be further reduced, and it is not necessary to provide a dummy cell for preventing the substrate from being scraped, thereby reducing the chip size of the flash memory and further reducing its cost. It can be achieved.

【0038】なお、図6から類推できるように、ユニッ
ト選択MOSFETNSとこれに隣接するメモリセルM
Cとの間に設けられるロコスLOCOSは、やや長い距
離とやや大きな厚みをもって形成され、これによってユ
ニット選択MOSFETNSとメモリセルMCの境界部
における基板削れをさらに抑制できる。
As can be inferred from FIG. 6, the unit selection MOSFET NS and the adjacent memory cell M
The LOCOS LOCOS provided between the memory cell MC and the C is formed with a slightly longer distance and a slightly larger thickness, thereby further suppressing the substrate scraping at the boundary between the unit selection MOSFET NS and the memory cell MC.

【0039】一方、メモリアレイMARYのメインビッ
ト線MB0〜MBpは、図5のメインビット線MB0に
代表されるように、垂直方向に延長される第1層の金属
配線層M1からなり、このメインビット線MB0等に
は、対応するコンタクトを介して、同一列に配置される
m+1個のセルユニットのユニット選択MOSFETN
Sのドレインが共通結合される。同様に、メモリアレイ
MARYのソース線S0〜Snのそれぞれは、図5のソ
ース線S6〜S9に代表されるように、垂直方向に平行
して延長される第1層の金属配線層M1からなり、これ
らのソース線S6〜S9等には、図7のソース線S6に
代表されるように、対応するコンタクトCONTを介し
て、同一列に配置されるm+1個のメモリセルMCのソ
ースがそれぞれ共通結合される。このように、比較的多
数のメモリセルMCのソースが共通結合されるソース線
S0〜Snを、抵抗値が充分に小さな金属配線層M1に
より形成することで、ソース線S0〜Snの伝達遅延時
間を小さくし、フラッシュメモリのアクセスタイムの高
速化を図ることができるものとなる。
On the other hand, the main bit lines MB0 to MBp of the memory array MARY are composed of a first metal wiring layer M1 extending in the vertical direction as represented by the main bit line MB0 in FIG. The bit line MB0 or the like has a unit selection MOSFET N of m + 1 cell units arranged in the same column via a corresponding contact.
The drains of S are commonly coupled. Similarly, each of the source lines S0 to Sn of the memory array MARY includes a first metal wiring layer M1 extending in parallel in the vertical direction as represented by the source lines S6 to S9 in FIG. Sources of m + 1 memory cells MC arranged in the same column are shared by corresponding source lines S6 to S9 through corresponding contacts CONT, as represented by source line S6 in FIG. Be combined. By forming the source lines S0 to Sn to which the sources of a relatively large number of memory cells MC are commonly coupled by the metal wiring layer M1 having a sufficiently small resistance value, the transmission delay time of the source lines S0 to Sn can be reduced. And the access time of the flash memory can be shortened.

【0040】図8には、図1のフラッシュメモリの書き
込み,消去ならびに読み出し動作時における一実施例の
動作条件図が示されている。同図をもとに、この実施例
のフラッシュメモリの動作について詳細に説明する。な
お、フラッシュメモリの動作に関する以下の説明に際
し、前記図2〜図7を適宜参照されたい。
FIG. 8 shows an operation condition diagram of one embodiment at the time of writing, erasing and reading operations of the flash memory of FIG. The operation of the flash memory according to this embodiment will be described in detail with reference to FIG. In the following description of the operation of the flash memory, please refer to FIGS.

【0041】図8において、フラッシュメモリが書き込
みモードとされるとき、メモリアレイMARYでは、ワ
ード線W0〜Wmのうち指定された1本が、Xアドレス
デコーダXDによって択一的に10Vのような選択レベ
ルとされ、その他のワード線はすべて接地電位VSSつ
まり0Vのような非選択レベルとされる。また、メイン
ビット線MB0〜MBpのうち指定されたk+1本に
は、センスアンプSAの対応するk+1個のライトアン
プから3Vのような論理“1”あるいは0Vのような論
理“0”の書き込み電圧が選択的に印加され、その他の
メインビット線はすべて開放状態OPENとされる。さ
らに、ソース線S0〜Snの上記k+1本のメインビッ
ト線に対応する合計16×(k+1)本のうち、各セル
ユニットに対応する16本のうちの1本、つまり合計k
+1本には、ソース電圧制御回路SVCからそれぞれ択
一的に接地電位VSSが印加され、上記k+1本のメイ
ンビット線に対応しないものを含むその他のソース線は
すべて開放状態OPENとされる。メモリセルMCの基
板部となるP型半導体基板には、いずれの動作モードに
おいても接地電位VSSつまり0Vの基板電圧が印加さ
れる。
In FIG. 8, when the flash memory is set to the write mode, in the memory array MARY, one of the specified word lines W0 to Wm is selectively selected by the X address decoder XD such as 10V. Level, and all other word lines are at a non-selection level such as the ground potential VSS, that is, 0V. A designated k + 1 of the main bit lines MB0 to MBp has a write voltage of logic “1” such as 3V or logic “0” such as 0V from the corresponding k + 1 write amplifiers of the sense amplifier SA. Is selectively applied, and all the other main bit lines are kept open. Further, of the 16 × (k + 1) lines corresponding to the k + 1 main bit lines of the source lines S0 to Sn, one of the 16 lines corresponding to each cell unit, that is, the total k
The ground potential VSS is alternatively applied to the +1 line from the source voltage control circuit SVC, and all the other source lines including those not corresponding to the k + 1 main bit lines are kept open. The ground potential VSS, that is, the substrate voltage of 0 V is applied to the P-type semiconductor substrate serving as the substrate portion of the memory cell MC in any operation mode.

【0042】これにより、メモリアレイMARYでは、
選択ワード線に結合される同一行のp+1個のセルユニ
ットのユニット選択MOSFETNSがオン状態とな
り、対応する16×(p+1)個のメモリセルMCのド
レインには、サブビット線SB01〜SB0mないしS
Bp1〜SBpmのうちの対応するp+1本を介して対
応するメインビット線MB0〜MBpの電位が伝達され
る。また、これらのメモリセルMCのコントロールゲー
トCGには、すべて対応するワード線の選択レベルつま
り10Vが印加されるが、そのソースつまりソース線S
0〜Snが選択的に接地電位VSS又は開放状態OPE
Nとされることで、ホットエレクトロンによるフローテ
ィングゲートFGへの電子の注入が選択的に行われる。
Thus, in the memory array MARY,
The unit selection MOSFETs NS of the (p + 1) cell units on the same row coupled to the selected word line are turned on, and the drains of the corresponding 16 × (p + 1) memory cells MC are connected to the sub-bit lines SB01 to SB0m to SB0m.
The potentials of the corresponding main bit lines MB0 to MBp are transmitted through the corresponding p + 1 of Bp1 to SBpm. The selection level of the corresponding word line, that is, 10 V is applied to all the control gates CG of these memory cells MC.
0 to Sn are selectively ground potential VSS or open state OPE
By setting N, electrons are selectively injected into the floating gate FG by hot electrons.

【0043】すなわち、選択セルユニット、つまり選択
ワード線に結合され対応するメインビット線に3V又は
0Vの書き込み電圧が印加されるk+1個のセルユニッ
トに含まれ、対応するソース線に接地電位VSSが印加
されるそれぞれ1個、合計k+1個の選択メモリセルM
Cでは、そのドレインに印加される書き込み電圧が3V
つまり論理“1”であることを条件にドレイン近傍から
ホットエレクトロンが発生し、フローティングゲートF
Gに対する電子の注入が行われる。この結果、これらの
メモリセルMCのしきい値電圧は、5Vを下限とする比
較的大きな値に変化し、これによって論理“1”のデー
タを保持するものとなる。
That is, a selected cell unit, that is, k + 1 cell units coupled to a selected word line and applied with a write voltage of 3V or 0V to a corresponding main bit line, is included in a corresponding source line, and a ground potential VSS is applied to a corresponding source line. One each applied, a total of k + 1 selected memory cells M
In C, the write voltage applied to the drain is 3 V
That is, hot electrons are generated from the vicinity of the drain on the condition that the logic “1” is set, and the floating gate F
Electrons are injected into G. As a result, the threshold voltage of these memory cells MC changes to a relatively large value having a lower limit of 5 V, thereby retaining data of logic "1".

【0044】一方、k+1個の選択メモリセルMCのう
ち、そのドレインに0Vつまり論理“0”の書き込み電
圧が印加されるメモリセルMCでは、ドレインが0Vで
あることによってドレイン近傍におけるホットエレクト
ロンの発生はなく、そのしきい値電圧も消去状態、つま
り例えば2.4Vを上限とする比較的小さな値のまま変
化されない。また、選択セルユニットに含まれ対応する
ソース線が開放状態OPENとされる他の15×(k+
1)個の非選択メモリセルMCでは、対応するソース線
が開放状態OPENとされるため、そのドレインに3V
の書き込み電圧が印加されたとしてもホットエレクトロ
ンは発生せず、そのしきい値電圧も変化されない。さら
に、選択ワード線に結合される非選択セルユニットで
は、対応するメインビット線が開放状態OPENとされ
ることで書き込み動作が行われず、非選択ワード線に結
合される他のすべてのセルユニットでは、そのユニット
選択MOSFETNSがオフ状態とされ対応するサブビ
ット線が開放状態OPENとされることで同様に書き込
み動作が行われない。
On the other hand, among the (k + 1) selected memory cells MC, in the memory cell MC to which 0V, that is, the logic "0" write voltage is applied to the drain, the generation of hot electrons near the drain is caused by the drain being 0V. And its threshold voltage is not changed in an erased state, that is, a relatively small value whose upper limit is, for example, 2.4 V. Another 15 × (k +) in which the corresponding source line included in the selected cell unit is in the open state OPEN.
In the 1) unselected memory cells MC, since the corresponding source line is in an open state OPEN, the drain of the corresponding source line is 3V.
No hot electrons are generated even if the write voltage of is applied, and the threshold voltage is not changed. Further, in the non-selected cell unit coupled to the selected word line, the corresponding main bit line is set to the open state OPEN, so that the writing operation is not performed, and in all the other cell units coupled to the non-selected word line, Since the unit selection MOSFET NS is turned off and the corresponding sub-bit line is opened, the write operation is not performed.

【0045】次に、フラッシュメモリが消去モードとさ
れるとき、メモリアレイMARYでは、ソース線S0〜
Snのうちの所定数が、ソース電圧制御回路SVCによ
って10Vのような選択レベルとされ、その他のソース
線はすべて接地電位VSSつまり0Vのような非選択レ
ベルとされる。このとき、ワード線W0〜Wmはすべて
接地電位VSSのような非選択レベルとされ、メインビ
ット線MB0〜MBpはすべて開放状態OPENとされ
る。メモリセルMCの基板部となるP型半導体基板に
は、前述のように、接地電位VSSつまり0Vが印加さ
れる。
Next, when the flash memory is set to the erase mode, in the memory array MARY, the source lines S0 to S0
A predetermined number of Sn is set to a selection level such as 10 V by the source voltage control circuit SVC, and all other source lines are set to a non-selection level such as the ground potential VSS, that is, 0 V. At this time, the word lines W0 to Wm are all at a non-selection level such as the ground potential VSS, and the main bit lines MB0 to MBp are all in an open state OPEN. As described above, the ground potential VSS, that is, 0 V is applied to the P-type semiconductor substrate serving as the substrate part of the memory cell MC.

【0046】これにより、メモリアレイMARYでは、
すべてのセルユニットのユニット選択MOSFETNS
がワード線W0〜Wmの非選択レベルを受けてオフ状態
となり、サブビット線SB01〜SB0mないしSBp
1〜SBpmつまり各メモリセルMCのドレインも開放
状態OPENとされる。このため、各選択ソース線に結
合されるm+1個のメモリセルMCでは、そのフローテ
ィングゲートFG及びソース間でFNトンネル現象が生
じ、フローティングゲートFGの電子がソースに放出さ
れる。この結果、選択ソース線に結合されるすべてのメ
モリセルMCのしきい値電圧が、消去状態に対応する
2.4Vを上限とする比較的小さな値とされ、これによ
って論理“0”のデータを保持するものとされる。
Thus, in the memory array MARY,
Unit selection MOSFET NS for all cell units
Are turned off in response to the non-selection level of word lines W0 to Wm, and sub bit lines SB01 to SB0m to SBp
1 to SBpm, that is, the drain of each memory cell MC is also in the open state OPEN. Therefore, in the (m + 1) memory cells MC coupled to each selected source line, an FN tunnel phenomenon occurs between the floating gate FG and the source, and electrons of the floating gate FG are emitted to the source. As a result, the threshold voltage of all memory cells MC coupled to the selected source line is set to a relatively small value whose upper limit is 2.4 V corresponding to the erased state. Shall be retained.

【0047】一方、フラッシュメモリが読み出しモード
とされるとき、メモリアレイMARYでは、ワード線W
0〜Wmのうち指定された1本が、Xアドレスデコーダ
XDによって択一的に電源電圧VCCつまり3.3Vの
ような選択レベルとされ、その他のワード線はすべて接
地電位VSSつまり0Vのような非選択レベルとされ
る。また、メインビット線MB0〜MBpのうち指定さ
れたk+1本には、センスアンプSAの対応するk+1
個のリードアンプから1Vのような読み出し電圧が印加
され、その他のメインビット線はすべて開放状態OPE
Nとされる。さらに、ソース線S0〜Snの上記k+1
本のメインビット線に対応する合計16×(k+1)本
のうち、各セルユニットに対応する16本のうちの1
本、つまり合計k+1本に、ソース電圧制御回路SVC
からそれぞれ択一的に接地電位VSSが印加され、その
他のソース線はすべて開放状態OPENとされる。
On the other hand, when the flash memory is in the read mode, the word line W
One of 0 to Wm is selectively set to a selection level such as power supply voltage VCC, that is, 3.3 V by X address decoder XD, and all other word lines are set to ground potential VSS, that is, such as 0 V. Non-selection level. Further, the designated k + 1 of the main bit lines MB0 to MBp have the corresponding k + 1 of the sense amplifier SA.
A read voltage such as 1 V is applied from the read amplifiers, and all other main bit lines are in an open state OPE.
N. Further, k + 1 of the source lines S0 to Sn
Out of a total of 16 × (k + 1) lines corresponding to the main bit lines, 1 out of 16 lines corresponding to each cell unit
Source voltage control circuits SVC
, The ground potential VSS is alternatively applied, and all the other source lines are kept open.

【0048】これにより、メモリアレイMARYでは、
選択ワード線に結合される同一行のp+1個のセルユニ
ットのユニット選択MOSFETNSがオン状態とな
り、対応する16×(p+1)個のメモリセルMCのド
レインには、サブビット線SB01〜SB0mないしS
Bp1〜SBpmのうちの対応するp+1本を介して対
応するメインビット線MB0〜MBpの電位つまり1V
の読み出し電圧が伝達される。また、これらのメモリセ
ルMCのコントロールゲートCGには、すべて対応する
ワード線の選択レベルつまり3.3Vが印加されるが、
そのソースつまりソース線S0〜Snが選択的に接地電
位VSS又は開放状態OPENとされることで、保持デ
ータに対応した読み出し電流を選択的に流す。
Thus, in the memory array MARY,
The unit selection MOSFETs NS of the (p + 1) cell units on the same row coupled to the selected word line are turned on, and the drains of the corresponding 16 × (p + 1) memory cells MC are connected to the sub-bit lines SB01 to SB0m to SB0m.
The potential of the corresponding main bit lines MB0 to MBp, that is, 1 V, via the corresponding p + 1 of Bp1 to SBpm
Is transmitted. The selection level of the corresponding word line, that is, 3.3 V, is applied to all the control gates CG of these memory cells MC.
By selectively setting the source, that is, the source lines S0 to Sn to the ground potential VSS or the open state OPEN, a read current corresponding to the held data is selectively passed.

【0049】すなわち、選択セルユニット、つまり選択
ワード線に結合され対応するメインビット線に1Vの読
み出し電圧が印加されるk+1個のセルユニットに含ま
れ、対応するソース線に接地電位VSSが印加されるそ
れぞれ1個、合計k+1個の選択メモリセルMCは、そ
れが論理“0”のデータを保持することを条件に、つま
りそのしきい値電圧が2.4Vを上限とする比較的小さ
な値とされることを条件に選択的にオン状態となり、比
較的大きな読み出し電流を流す。この読み出し電流は、
対応するサブビット線及びメインビット線を介してセン
スアンプSAの対応するリードアンプに伝達され、これ
を受けてリードアンプは対応する選択メモリセルMCの
保持データが論理“1”であることを判定する。
That is, the selected cell unit is included in k + 1 cell units to which the read voltage of 1 V is applied to the corresponding main bit line coupled to the selected word line, and the ground potential VSS is applied to the corresponding source line. One, a total of k + 1 selected memory cells MC, on condition that they hold data of logic "0", that is, a relatively small value having a threshold voltage of 2.4 V as an upper limit. Is turned on selectively, and a relatively large read current flows. This read current is
The signal is transmitted to the corresponding read amplifier of the sense amplifier SA via the corresponding sub-bit line and main bit line, and in response thereto, the read amplifier determines that the data held in the corresponding selected memory cell MC is logic "1". .

【0050】一方、k+1個の選択メモリセルMCのう
ち、論理“1”のデータを保持するメモリセルMCは、
そのしきい値電圧が5Vを下限とする比較的大きな値と
されることでオフ状態のままとされ、読み出し電流は流
されない。また、選択セルユニットに含まれ対応するソ
ース線が開放状態OPENとされる他の15×(k+
1)個の非選択メモリセルMCでは、対応するソース線
が開放状態OPENとされるため、それが論理“0”の
データを保持していたとしても読み出し電流は流されな
い。さらに、選択ワード線に結合される非選択セルユニ
ットでは、対応するメインビット線が開放状態OPEN
とされることで読み出し電流は流されず、非選択ワード
線に結合される他のすべてのセルユニットでは、そのユ
ニット選択MOSFETNSがオフ状態とされ対応する
サブビット線が開放状態OPENとされることで同様に
読み出し電流は流されない。
On the other hand, among the (k + 1) selected memory cells MC, the memory cell MC holding data of logic "1" is:
Since the threshold voltage is set to a relatively large value having a lower limit of 5 V, the off state is maintained, and no read current flows. Another 15 × (k +) in which the corresponding source line included in the selected cell unit is in the open state OPEN.
In the 1) unselected memory cells MC, the corresponding source line is in the open state OPEN, so that no read current flows even if it holds logic "0" data. Further, in the unselected cell unit coupled to the selected word line, the corresponding main bit line is in the open state OPEN.
As a result, the read current does not flow, and in all the other cell units coupled to the unselected word line, the unit selection MOSFET NS is turned off and the corresponding sub-bit line is set to the open state OPEN. Similarly, no read current is passed.

【0051】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1)2層ゲート構造型メモリセルが格子配列されてな
るメモリアレイを基本構成要素としノア型アレイ構造を
とるフラッシュメモリ等において、ユニット選択MOS
FETと対応するセルユニットを構成する所定数のメモ
リセルのコントロールゲートを共通のワード線に結合
し、各メモリセルのソースをそれぞれ個別のソース線に
結合して、サブビット線を、対応するセルユニットのユ
ニット選択MOSFETのソースならびにメモリセルの
ソースたる拡散層により形成することで、ポリシリコン
層の所要層数を2層とし、フラッシュメモリ等の所要プ
ロセス工程数を削減することができるという効果が得ら
れる。
The functions and effects obtained from the above embodiments are as follows. That is, (1) In a flash memory or the like having a NOR array structure using a memory array in which a two-layer gate structure type memory cell is arranged in a lattice as a basic component, a unit selection MOS
The control gates of a predetermined number of memory cells constituting the cell unit corresponding to the FET are coupled to a common word line, the source of each memory cell is coupled to an individual source line, and the sub-bit line is connected to the corresponding cell unit. Of the unit selection MOSFET and the diffusion layer serving as the source of the memory cell, the required number of polysilicon layers can be reduced to two, and the required number of process steps for a flash memory or the like can be reduced. Can be

【0052】(2)上記(1)項において、ユニット選
択MOSFETのゲート酸化膜を、対応する所定数のメ
モリセルのコントロールゲート及びフローティングゲー
ト間の層間絶縁膜と一体化して同一工程で形成すること
で、フラッシュメモリ等の所要プロセス工程数をさらに
削減しつつ、メモリセルとユニット選択MOSFETの
レイアウト境界からダミーセルをなくし、フラッシュメ
モリ等のチップサイズを縮小化することができるという
効果が得られる。 (3)上記(1)項及び(2)項において、ソース線を
金属配線層により形成することで、比較的多数のメモリ
セルのソースが共通結合されるソース線の寄生抵抗を小
さくし、その伝達遅延時間を短縮できるという効果が得
られる。 (4)上記(1)項ないし(3)項により、フラッシュ
メモリ等の低コスト化を図り、その動作の高速化を図る
ことができるという効果が得られる。
(2) In the above item (1), the gate oxide film of the unit selection MOSFET is integrated with the interlayer insulating film between the control gate and the floating gate of the corresponding predetermined number of memory cells and formed in the same step. Thus, the number of required process steps for the flash memory or the like can be further reduced, and the dummy cell can be eliminated from the layout boundary between the memory cell and the unit selection MOSFET, and the chip size of the flash memory or the like can be reduced. (3) In the above items (1) and (2), by forming the source line with a metal wiring layer, the parasitic resistance of the source line to which the sources of a relatively large number of memory cells are commonly coupled can be reduced. The effect that the transmission delay time can be shortened is obtained. (4) According to the above items (1) to (3), it is possible to reduce the cost of the flash memory or the like and obtain an effect that the operation thereof can be speeded up.

【0053】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、メモリアレイMARYは、その直接
周辺回路を含めて複数のメモリマットに分割することが
できるし、フラッシュメモリのブロック構成や起動制御
信号の組み合わせならびに電源電圧の極性及び絶対値等
も、種々の実施形態をとりうる。
Although the invention made by the inventor has been specifically described based on the embodiments, the invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say, there is. For example, in FIG. 1, the memory array MARY can be divided into a plurality of memory mats including its direct peripheral circuits, a combination of a flash memory block configuration, a start control signal, a polarity and an absolute value of a power supply voltage, and the like. Can also take various embodiments.

【0054】図2において、セルユニットを構成するメ
モリセルMCの数は任意に設定できるし、セルユニット
内におけるユニット選択MOSFETNSの配置位置も
任意である。また、メモリアレイMARYは、所定数の
冗長素子を含むことができるし、前述のように、その直
接周辺回路を含めて複数のメモリマットに分割すること
ができる。ユニット選択MOSFETNSのゲート酸化
膜をメモリセルMCの層間絶縁膜と一体化して形成する
必要がない場合、同一列に配置されるメモリセルMCを
もってセルユニットを構成してもよい。
In FIG. 2, the number of memory cells MC constituting the cell unit can be set arbitrarily, and the position of the unit selection MOSFET NS in the cell unit is also arbitrary. Further, the memory array MARY can include a predetermined number of redundant elements, and can be divided into a plurality of memory mats including its direct peripheral circuits as described above. When it is not necessary to form the gate oxide film of the unit selection MOSFET NS integrally with the interlayer insulating film of the memory cell MC, the cell unit may be constituted by the memory cells MC arranged in the same column.

【0055】図3に示される2層ゲート構造型メモリセ
ルMCの基本断面構造は、この実施例による制約を受け
ないし、図4に示されるしきい値電圧の分布特性につい
ても同様である。図5ないし図7において、フラッシュ
メモリは、任意数のポリシリコン層及び金属配線層を備
えることができるし、各配線層,拡散層ならびにコンタ
クト等の具体的形状及びサイズならびにレイアウトも、
この発明の主旨に影響を与えない。図4を含む関連図に
おいて、2層ゲート構造型メモリセルMCは、そのしき
い値電圧が比較的大きな値とされるとき論理“0”のデ
ータを保持し、そのしきい値電圧が比較的小さな値とさ
れるとき論理“1”のデータを保持するものとしてよ
い。また、各論理値を保持するメモリセルMCのしきい
値電圧の上限値及び下限値は、これらの実施例による制
約を受けない。
The basic sectional structure of the memory cell MC of the two-layer gate structure shown in FIG. 3 is not restricted by this embodiment, and the same applies to the threshold voltage distribution characteristics shown in FIG. 5 to 7, the flash memory can have an arbitrary number of polysilicon layers and metal wiring layers, and the specific shape, size, and layout of each wiring layer, diffusion layer, contact, etc.
It does not affect the gist of the present invention. In the related diagrams including FIG. 4, memory cell MC of the two-layer gate structure holds data of logic "0" when its threshold voltage is set to a relatively large value, and its threshold voltage is relatively high. When a small value is set, data of logic "1" may be held. Further, the upper limit value and the lower limit value of the threshold voltage of the memory cell MC holding each logical value are not restricted by these embodiments.

【0056】図8において、書き込み動作時及び読み出
し動作時における非選択ソース線のレベルは、選択メモ
リセルのドレイン電圧と同じ3V又は1Vとしてもよ
い。この場合、特に書き込み動作時、そのドレインに0
Vの書き込み電圧を受ける選択メモリセルMCのソース
・ドレイン間に3Vの逆バイアスが印加されるが、図3
に示したように、メモリセルMCのソース及びドレイン
が非対称構造とされることで、3V程度の逆バイアス時
はホットエレクトロンが発生せず、問題とならない。ま
た、読み出し動作時は、選択メモリセルMCのソース及
びドレインが同電位とされることで、メモリセルMCの
デプリートを気にする必要がなくなり、いわゆるデプリ
ートフリーなフラッシュメモリを実現できる。各動作モ
ード時における2層ゲート構造型メモリセルMCのコン
トロールゲート,ドレインならびにソースの具体的な電
位は、種々の実施形態をとりうる。
In FIG. 8, the level of the non-selected source line at the time of the write operation and the read operation may be 3 V or 1 V, which is the same as the drain voltage of the selected memory cell. In this case, especially during a write operation, 0 is applied to the drain.
A reverse bias of 3 V is applied between the source and the drain of the selected memory cell MC receiving the V write voltage.
As shown in (1), since the source and the drain of the memory cell MC have an asymmetric structure, hot electrons do not occur at the time of reverse bias of about 3 V, which is not a problem. In the read operation, the source and the drain of the selected memory cell MC are set to the same potential, so that there is no need to worry about the depletion of the memory cell MC, and a so-called depletion-free flash memory can be realized. The specific potentials of the control gate, the drain, and the source of the memory cell MC in the two-layer gate structure in each operation mode can take various embodiments.

【0057】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、フラッシュメモリ
を含む各種の論理集積回路装置等にも適用できる。この
発明は、少なくとも2層ゲート構造型メモリセルを記憶
素子としノア型アレイ構造をとる半導体記憶装置ならび
にこのような半導体記憶装置を含む装置又はシステムに
広く適用することができる。
In the above description, the case where the invention made by the present inventor is mainly applied to a flash memory which is a field of application as a background has been described. However, the present invention is not limited to this. Also, the present invention can be applied to various logic integrated circuit devices. INDUSTRIAL APPLICABILITY The present invention can be widely applied to a semiconductor memory device having at least a two-layer gate structure type memory cell as a storage element and having a NOR array structure, and a device or system including such a semiconductor memory device.

【0058】[0058]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、2層ゲート構造型メモリセ
ルが格子配列されてなるメモリアレイを基本構成要素と
しノア型アレイ構造をとるフラッシュメモリ等におい
て、ユニット選択MOSFETと対応するセルユニット
を構成する所定数のメモリセルのコントロールゲートを
共通のワード線に結合し、各メモリセルのソースをそれ
ぞれ個別のソース線に結合して、サブビット線を、対応
するセルユニットのユニット選択MOSFETのソース
ならびにメモリセルのソースたる拡散層によって形成
し、ユニット選択MOSFETのゲート酸化膜を、対応
する所定数のメモリセルのコントロールゲート及びフロ
ーティングゲート間の層間絶縁膜と一体化して形成する
とともに、ソース線を金属配線層により形成すること
で、比較的少数のメモリセルのドレインが結合されるサ
ブビット線を拡散層により形成して、その寄生抵抗によ
る影響を受けることなくポリシリコン層の所要層数を2
層とし、フラッシュメモリ等の所要プロセス工程数を削
減することができるとともに、メモリセルとユニット選
択MOSFETとのレイアウト境界からダミーセルをな
くし、フラッシュメモリ等のチップサイズを縮小でき
る。また、ソース線を金属配線層により形成すること
で、比較的多数のメモリセルのソースが共通結合される
ソース線の寄生抵抗を小さくし、その伝達遅延時間を小
さくすることができる。この結果、ノア型アレイ構造を
とるフラッシュメモリ等の低コスト化を図り、その動作
の高速化を図ることができる。
The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in a flash memory or the like having a NOR array structure with a memory array in which two-layer gate structure type memory cells are arranged in a lattice as a basic component, a predetermined number of memory cells forming a cell unit corresponding to a unit selection MOSFET The control gate is coupled to a common word line, the source of each memory cell is coupled to a separate source line, and the sub-bit lines are connected by the source of the unit selection MOSFET of the corresponding cell unit and the diffusion layer which is the source of the memory cell. By forming the gate oxide film of the unit selection MOSFET integrally with the interlayer insulating film between the control gate and the floating gate of the corresponding predetermined number of memory cells, and forming the source line by the metal wiring layer, A relatively small number of memory cell drains The sub-bit lines together to form a diffusion layer, a required number of layers of the polysilicon layer without being affected by the parasitic resistance 2
The number of process steps required for a flash memory or the like can be reduced, and a dummy cell can be eliminated from a layout boundary between a memory cell and a unit selection MOSFET, thereby reducing the chip size of a flash memory or the like. Further, by forming the source line with a metal wiring layer, the parasitic resistance of the source line to which the sources of a relatively large number of memory cells are commonly coupled can be reduced, and the transmission delay time can be reduced. As a result, the cost of a flash memory or the like having a NOR array structure can be reduced, and the operation can be speeded up.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。
FIG. 1 is a block diagram showing an embodiment of a flash memory to which the present invention is applied.

【図2】図1のフラッシュメモリに含まれるメモリアレ
イの一実施例を示す部分的な回路図である。
FIG. 2 is a partial circuit diagram showing one embodiment of a memory array included in the flash memory of FIG. 1;

【図3】図2のメモリアレイを構成する2層ゲート構造
型メモリセルの一実施例を示す基本断面構造図である。
3 is a basic sectional structural view showing one embodiment of a two-layer gate structure type memory cell constituting the memory array of FIG. 2;

【図4】図2のメモリアレイを構成する2層ゲート構造
型メモリセルのしきい値電圧の一実施例を示す分布特性
図である。
4 is a distribution characteristic diagram showing an example of a threshold voltage of a memory cell of a two-layer gate structure constituting the memory array of FIG. 2;

【図5】図2のメモリアレイの一実施例を示す部分的な
平面配置図である。
FIG. 5 is a partial plan view showing an embodiment of the memory array of FIG. 2;

【図6】図5のメモリアレイの一実施例を示すA−B断
面構造図である。
FIG. 6 is a cross-sectional structure diagram illustrating an example of the memory array of FIG. 5 taken along line AB;

【図7】図5のメモリアレイの一実施例を示すC−D断
面構造図である。
FIG. 7 is a CD sectional structure diagram showing one embodiment of the memory array of FIG. 5;

【図8】図1のフラッシュメモリの一実施例を示す動作
条件図である。
FIG. 8 is an operation condition diagram showing one embodiment of the flash memory of FIG. 1;

【図9】この発明に先立って本願発明者等が開発したフ
ラッシュメモリに含まれるメモリアレイの一例を示す部
分的な回路図である。
FIG. 9 is a partial circuit diagram showing an example of a memory array included in a flash memory developed by the present inventors prior to the present invention.

【図10】この発明に先立って本願発明者等が開発した
フラッシュメモリに含まれるメモリアレイの他の一例を
示す部分的な回路図である。
FIG. 10 is a partial circuit diagram showing another example of a memory array included in a flash memory developed by the present inventors prior to the present invention.

【図11】図10のメモリアレイの一実施例を示す部分
的な断面構造図である。
FIG. 11 is a partial sectional structural view showing one embodiment of the memory array of FIG. 10;

【符号の説明】[Explanation of symbols]

MARY……メモリアレイ、XD……Xアドレスデコー
ダ、XB……Xアドレスバッファ、SVC……ソース電
圧制御回路、SA……センスアンプ、YS……Yスイッ
チ回路、YD……Yアドレスデコーダ、YB……Yアド
レスバッファ、IO……データ入出力回路、TG……タ
イミング発生回路、VG……内部電圧発生回路、CEB
……チップイネーブル信号又はその入力端子、WEB…
…ライトイネーブル信号又はその入力端子、OEB……
出力イネーブル信号又はその入力端子、AX0〜AXi
……Xアドレス信号又はその入力端子、AY0〜AYj
……Yアドレス信号又はその入力端子、IO0〜IOk
……入出力データ又はその入出力端子、VCC……電源
電圧又はその入力端子、VSS……接地電位又はその入
力端子、X0〜Xi……内部Xアドレス信号、Y0〜Y
j……内部Yアドレス信号、DB0〜DBk……入出力
データバス。W0〜Wm……ワード線、SB01〜SB
0mないしSBp1〜SBpm……サブビット線、MB
0〜MBp……メインビット線、S0〜Sn……ソース
線、MC……2層ゲート構造型メモリセル、NS……ユ
ニット選択MOSFET。PSUB……P型半導体基
板、N+ ……N型拡散層、FG……フローティングゲー
ト、CG……コントロールゲート、OX1〜OX3……
トンネル絶縁膜,層間絶縁膜あるいはゲート酸化膜、C
ONT……コンタクト。M1……金属配線層、S……ソ
ース、D……ドレイン。LOCOS……ロコス。B0〜
B5……ビット線。USW0〜USW1……ユニット選
択ワード線、SB00〜SB01ないしSB50〜SB
51……サブビット線。CONT1〜CONT3……コ
ンタクト。
MARY memory array, XD X address decoder, XB X address buffer, SVC source voltage control circuit, SA sense amplifier, YS Y switch circuit, YD Y address decoder, YB ... Y address buffer, IO ... data input / output circuit, TG ... timing generation circuit, VG ... internal voltage generation circuit, CEB
…… Chip enable signal or its input terminal, WEB…
... Write enable signal or its input terminal, OEB ...
Output enable signal or its input terminal, AX0-AXi
... X address signal or its input terminal, AY0 to AYj
... Y address signal or its input terminal, IO0 to IOk
... I / O data or its I / O terminals, VCC ... Power supply voltage or its input terminals, VSS ... Ground potential or its input terminals, X0-Xi ... Internal X address signals, Y0-Y
j ... internal Y address signal, DB0 to DBk ... input / output data bus. W0-Wm ... word line, SB01-SB
0m to SBp1 to SBpm... Sub-bit line, MB
0 to MBp... Main bit line, S0 to Sn... Source line, MC... Two-layer gate structure type memory cell, NS... PSUB: P-type semiconductor substrate, N +: N-type diffusion layer, FG: Floating gate, CG: Control gate, OX1 to OX3
Tunnel insulating film, interlayer insulating film or gate oxide film, C
ONT ... Contact. M1 metal wiring layer, S source, D drain. LOCOS ... Locos. B0
B5 ... bit line. USW0 to USW1 unit selection word line, SB00 to SB01 to SB50 to SB
51: Sub-bit line. CONT1 to CONT3 ... Contact.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 所定数を単位としてセルユニットを構成
し、そのドレインが各セルユニットを構成する上記所定
数ごとに対応するサブビット線にそれぞれ共通結合され
る2層ゲート構造型のメモリセルと、 上記サブビット線と対応するメインビット線との間に設
けられるユニット選択MOSFETとを具備し、かつ、 上記サブビット線が、対応する上記セルユニットを構成
する所定数のメモリセルのドレインならびにユニット選
択MOSFETのソースとなる拡散層からなることを特
徴とする半導体記憶装置。
1. A memory cell having a two-layer gate structure, wherein a cell unit is constituted by a predetermined number as a unit, and a drain thereof is commonly coupled to sub-bit lines corresponding to the predetermined number constituting the respective cell units. A unit selection MOSFET provided between the sub-bit line and a corresponding main bit line, and the sub-bit line comprises a drain of a predetermined number of memory cells constituting the corresponding cell unit and a unit selection MOSFET. A semiconductor memory device comprising a diffusion layer serving as a source.
【請求項2】 請求項1において、 上記セルユニットを構成する所定数のメモリセルのゲー
トは、対応する上記ユニット選択MOSFETのゲート
とともに対応するワード線に共通結合され、そのソース
は、対応するソース線にそれぞれ結合されるものであっ
て、 上記サブビット線は、対応する上記ワード線に平行して
配置され、上記メインビット線及びソース線は、対応す
る上記ワード線に直交して配置されるものであることを
特徴とする半導体記憶装置。
2. The device according to claim 1, wherein the gates of the predetermined number of memory cells constituting the cell unit are commonly coupled to a corresponding word line together with a gate of the corresponding unit selection MOSFET, and the source is a corresponding source. The sub-bit lines are arranged parallel to the corresponding word lines, and the main bit lines and source lines are arranged orthogonal to the corresponding word lines. A semiconductor memory device characterized by the following.
【請求項3】 請求項2において、 上記ユニット選択MOSFETのゲート及び基板間に設
けられるゲート酸化膜は、対応する上記セルユニットを
構成する所定数のメモリセルのコントロールゲート及び
フローティングゲート間に設けられる層間絶縁膜と一体
化して形成されるものであることを特徴とする半導体記
憶装置。
3. The device according to claim 2, wherein the gate oxide film provided between the gate of the unit selection MOSFET and the substrate is provided between the control gate and the floating gate of a predetermined number of memory cells constituting the corresponding cell unit. A semiconductor memory device formed integrally with an interlayer insulating film.
【請求項4】 請求項2又は請求項3において、 上記ソース線は、金属配線層からなるものであり、 上記メモリセルのソースたる拡散層は、所定のコンタク
トを介して対応するソース線に結合されるものであるこ
とを特徴とする半導体記憶装置。
4. The source line according to claim 2, wherein the source line is formed of a metal wiring layer, and the diffusion layer as a source of the memory cell is coupled to a corresponding source line via a predetermined contact. A semiconductor memory device characterized in that:
【請求項5】 請求項1,請求項2,請求項3又は請求
項4において、 上記半導体記憶装置は、フラッシュメモリであり、 上記メモリセルに対する書き込み動作は、ホットエレク
トロンによるドレインからフローティングゲートへの電
子注入を用いて行われ、その消去動作は、FNトンネル
現象によるフローティングゲートからソースへの電子放
出を用いて行われるものであることを特徴とする半導体
記憶装置。
5. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a flash memory, and the write operation for the memory cell is performed by using hot electrons from a drain to a floating gate. 2. A semiconductor memory device according to claim 1, wherein the erase operation is performed using electron injection, and the erase operation is performed using electron emission from a floating gate to a source due to an FN tunnel phenomenon.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100323140B1 (en) * 2000-01-17 2002-02-06 윤종용 NAND-type flash memory device and method of fabricating the same
KR100381953B1 (en) * 2001-03-16 2003-04-26 삼성전자주식회사 Method of fabricating nor type flash memory device
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US7145199B2 (en) 2003-11-10 2006-12-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100323140B1 (en) * 2000-01-17 2002-02-06 윤종용 NAND-type flash memory device and method of fabricating the same
KR100381953B1 (en) * 2001-03-16 2003-04-26 삼성전자주식회사 Method of fabricating nor type flash memory device
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US7145199B2 (en) 2003-11-10 2006-12-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US7339227B2 (en) 2003-11-10 2008-03-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US7560766B2 (en) 2003-11-10 2009-07-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US7781823B2 (en) 2003-11-10 2010-08-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory

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