JPH11330252A - 半導体集積回路の配置配線方法 - Google Patents
半導体集積回路の配置配線方法Info
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- JPH11330252A JPH11330252A JP10129260A JP12926098A JPH11330252A JP H11330252 A JPH11330252 A JP H11330252A JP 10129260 A JP10129260 A JP 10129260A JP 12926098 A JP12926098 A JP 12926098A JP H11330252 A JPH11330252 A JP H11330252A
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Abstract
(57)【要約】
【課題】 半導体集積回路の低消費電力化および設計期
間短縮化を図り、かつ、配線性を向上させる半導体集積
回路の配置配線方法を提供する。 【解決手段】 本発明は、論理合成ツール１により論理
合成用予測配線長ライブラリ２と論理合成用ライブラリ
３とを用いてＬＳＩ用のネットリスト４を作成する工程
と、ネットリスト４をＬＳＩに自動で配置する自動配置
工程５と、この工程で配置されたブロックにて配線が可
能かどうかを確認する概略配線工程６と、この工程の結
果を用いて過大遅延マージンおよび過大容量マージンを
含んだブロックを検出する変更可能ブロック検出工程７
と、この工程において検出されたブロックを変更または
削除するブロック変更削除工程８と、この工程によりブ
ロックを変更削除した結果を用いて最終的な配線を行う
詳細配線工程９と、この工程の後に実施されるＥＳ作成
工程１０とを有することにより、半導体集積回路の低消
費電力化および設計期間短縮化を図り、かつ、配線性を
向上させる。
間短縮化を図り、かつ、配線性を向上させる半導体集積
回路の配置配線方法を提供する。 【解決手段】 本発明は、論理合成ツール１により論理
合成用予測配線長ライブラリ２と論理合成用ライブラリ
３とを用いてＬＳＩ用のネットリスト４を作成する工程
と、ネットリスト４をＬＳＩに自動で配置する自動配置
工程５と、この工程で配置されたブロックにて配線が可
能かどうかを確認する概略配線工程６と、この工程の結
果を用いて過大遅延マージンおよび過大容量マージンを
含んだブロックを検出する変更可能ブロック検出工程７
と、この工程において検出されたブロックを変更または
削除するブロック変更削除工程８と、この工程によりブ
ロックを変更削除した結果を用いて最終的な配線を行う
詳細配線工程９と、この工程の後に実施されるＥＳ作成
工程１０とを有することにより、半導体集積回路の低消
費電力化および設計期間短縮化を図り、かつ、配線性を
向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
配置配線方法に関する。
配置配線方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路の自動配置配線方
法は、アルゴリズムに依存し集積度および配線性の向上
を目的としていた。図６に示すように、従来の半導体集
積回路の自動配置配線方法は、論理合成ツール１０１に
より論理合成用予測配線長ライブラリ１０２と論理合成
用ライブラリ１０３とを用いてＬＳＩ用のネットリスト
１０４を作成する工程と、ネットリスト１０４をＬＳＩ
に自動で配置する自動配置工程１０５と、概略配線工程
１０６と、詳細配線工程１０７とＥＳ作成工程１０８と
で構成されている。詳細配線工程１０７の後の結果と論
理合成用予測配線長ライブラリ１０２の結果に過大マー
ジンが発生しても特に対処はしていなかった。
法は、アルゴリズムに依存し集積度および配線性の向上
を目的としていた。図６に示すように、従来の半導体集
積回路の自動配置配線方法は、論理合成ツール１０１に
より論理合成用予測配線長ライブラリ１０２と論理合成
用ライブラリ１０３とを用いてＬＳＩ用のネットリスト
１０４を作成する工程と、ネットリスト１０４をＬＳＩ
に自動で配置する自動配置工程１０５と、概略配線工程
１０６と、詳細配線工程１０７とＥＳ作成工程１０８と
で構成されている。詳細配線工程１０７の後の結果と論
理合成用予測配線長ライブラリ１０２の結果に過大マー
ジンが発生しても特に対処はしていなかった。
【０００３】従って、ＥＳ作成工程１０８の後に、過大
マージンを含むブロックが思わぬ過大消費電力を発生
し、また、過大遅延マージンを含んだディレイ（ｄｅｌ
ａｙ）ブロックや過大容量マージンを含んだファンアウ
ト調整用ブロックを使用することにより配線性を低下さ
せている。
マージンを含むブロックが思わぬ過大消費電力を発生
し、また、過大遅延マージンを含んだディレイ（ｄｅｌ
ａｙ）ブロックや過大容量マージンを含んだファンアウ
ト調整用ブロックを使用することにより配線性を低下さ
せている。
【０００４】そこで、近年は、ブロックの優先配置を行
い低消費電力の半導体集積回路を得る方法が特開平６−
３０２６９６号公報に記載されている。また、配置配線
後に実配線容量を用いたシミュレーションを行い再度設
計検証を行い高集積度および低消費電力の半導体集積回
路を得る方法が特開平４−１３７６５３号公報に記載さ
れている。
い低消費電力の半導体集積回路を得る方法が特開平６−
３０２６９６号公報に記載されている。また、配置配線
後に実配線容量を用いたシミュレーションを行い再度設
計検証を行い高集積度および低消費電力の半導体集積回
路を得る方法が特開平４−１３７６５３号公報に記載さ
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
６−３０２６９６号公報に記載されている半導体集積回
路の配置配線方法においては、優先配置を行うことによ
り、配線性が低下し自動配置配線が完了しない場合が発
生するという問題がある。
６−３０２６９６号公報に記載されている半導体集積回
路の配置配線方法においては、優先配置を行うことによ
り、配線性が低下し自動配置配線が完了しない場合が発
生するという問題がある。
【０００６】また、特開平４−１３７６５３号公報に記
載されている半導体集積回路の配置配線方法において
は、実配線容量を用いたシミュレーションを行い再度設
計検証を行うことにより、再度自動配置配線を行う必要
が出てきて設計期間が延びるという問題がある。
載されている半導体集積回路の配置配線方法において
は、実配線容量を用いたシミュレーションを行い再度設
計検証を行うことにより、再度自動配置配線を行う必要
が出てきて設計期間が延びるという問題がある。
【０００７】本発明は、半導体集積回路の低消費電力化
および設計期間短縮化を図ることができ、かつ、配線性
を向上させることができる半導体集積回路の配置配線方
法を提供することにある。
および設計期間短縮化を図ることができ、かつ、配線性
を向上させることができる半導体集積回路の配置配線方
法を提供することにある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、概略配線工程後に過大遅延
マージンおよび過大容量マージンを含んだブロックを検
出する工程と、過大遅延マージンおよび過大容量マージ
ンを含むブロックを変更または削除する工程とを有する
ことを特徴とする。
に、請求項１記載の発明は、概略配線工程後に過大遅延
マージンおよび過大容量マージンを含んだブロックを検
出する工程と、過大遅延マージンおよび過大容量マージ
ンを含むブロックを変更または削除する工程とを有する
ことを特徴とする。
【０００９】請求項２記載の発明は、論理合成ツールに
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストを作
成する工程と、ネットリストをＬＳＩに配置する配置工
程と、配置工程で配置されたブロックにて配線が可能か
どうかを確認する概略配線工程と、概略配線工程の結果
を用いることにより実配置配線結果に近い値を使用して
変更可能ブロックを検出する変更可能ブロック検出工程
と、変更可能ブロック検出工程において検出された変更
可能ブロックを変更または削除するブロック変更削除工
程と、ブロック変更削除工程により変更可能なブロック
を変更または削除した結果を用いて最終的な配線を行う
詳細配線工程と、詳細配線工程の後に実施されるＥＳ作
成工程とを有することを特徴とする。
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストを作
成する工程と、ネットリストをＬＳＩに配置する配置工
程と、配置工程で配置されたブロックにて配線が可能か
どうかを確認する概略配線工程と、概略配線工程の結果
を用いることにより実配置配線結果に近い値を使用して
変更可能ブロックを検出する変更可能ブロック検出工程
と、変更可能ブロック検出工程において検出された変更
可能ブロックを変更または削除するブロック変更削除工
程と、ブロック変更削除工程により変更可能なブロック
を変更または削除した結果を用いて最終的な配線を行う
詳細配線工程と、詳細配線工程の後に実施されるＥＳ作
成工程とを有することを特徴とする。
【００１０】請求項３記載の発明は、論理合成ツールに
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストを作
成する工程と、ネットリストをＬＳＩに配置する配置工
程と、配置工程で配置されたブロックにて配線が可能か
どうかを確認する概略配線工程と、論理合成用ライブラ
リおよび概略配線工程の結果を用いて過大遅延マージン
および過大容量マージンを含んだ変更可能ブロックを検
出する変更可能ブロック検出工程と、変更可能ブロック
検出工程において検出された変更可能ブロックを変更ま
たは削除するブロック変更削除工程と、ブロック変更削
除工程によりブロックを変更または削除した結果を用い
て最終的な配線を行う詳細配線工程と、詳細配線工程の
後に実施されるＥＳ作成工程とを有することを特徴とす
る。
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストを作
成する工程と、ネットリストをＬＳＩに配置する配置工
程と、配置工程で配置されたブロックにて配線が可能か
どうかを確認する概略配線工程と、論理合成用ライブラ
リおよび概略配線工程の結果を用いて過大遅延マージン
および過大容量マージンを含んだ変更可能ブロックを検
出する変更可能ブロック検出工程と、変更可能ブロック
検出工程において検出された変更可能ブロックを変更ま
たは削除するブロック変更削除工程と、ブロック変更削
除工程によりブロックを変更または削除した結果を用い
て最終的な配線を行う詳細配線工程と、詳細配線工程の
後に実施されるＥＳ作成工程とを有することを特徴とす
る。
【００１１】請求項４記載の発明は、論理合成ツールに
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストと論
理設計制約ファイルとを作成する工程と、ネットリスト
をＬＳＩに配置する配置工程と、配置工程で配置された
ブロックにて配線が可能かどうかを確認する概略配線工
程と、論理合成用ライブラリと論理設計制約ファイルお
よび概略配線工程の結果を用いて過大遅延マージンおよ
び過大容量マージンを含んだ変更可能ブロックを検出す
る変更可能ブロック検出工程と、変更可能ブロック検出
工程において検出された変更可能ブロックを変更または
削除するブロック変更削除工程と、ブロック変更削除工
程により変更可能ブロックを変更または削除した結果を
用いて最終的な配線を行う詳細配線工程と、詳細配線工
程の後に実施されるＥＳ作成工程とを有することを特徴
とする。
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストと論
理設計制約ファイルとを作成する工程と、ネットリスト
をＬＳＩに配置する配置工程と、配置工程で配置された
ブロックにて配線が可能かどうかを確認する概略配線工
程と、論理合成用ライブラリと論理設計制約ファイルお
よび概略配線工程の結果を用いて過大遅延マージンおよ
び過大容量マージンを含んだ変更可能ブロックを検出す
る変更可能ブロック検出工程と、変更可能ブロック検出
工程において検出された変更可能ブロックを変更または
削除するブロック変更削除工程と、ブロック変更削除工
程により変更可能ブロックを変更または削除した結果を
用いて最終的な配線を行う詳細配線工程と、詳細配線工
程の後に実施されるＥＳ作成工程とを有することを特徴
とする。
【００１２】請求項５記載の発明は、論理合成ツールに
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストを作
成する工程と、ネットリストをＬＳＩに配置する配置工
程と、配置工程で配置されたブロックにて配線が可能か
どうかを確認する概略配線工程と、ファンアウト制約を
持ったデザインルールチェックライブラリおよび概略配
線工程の結果を用いて過大遅延マージンおよび過大容量
マージンを含んだ変更可能ブロックを検出する変更可能
ブロック検出工程と、変更可能ブロック検出工程におい
て検出された変更可能ブロックを変更または削除するブ
ロック変更削除工程と、ブロック変更削除工程により変
更可能ブロックを変更または削除した結果を用いて最終
的な配線を行う詳細配線工程と、詳細配線工程の後に実
施されるＥＳ作成工程とを有することを特徴とする。
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストを作
成する工程と、ネットリストをＬＳＩに配置する配置工
程と、配置工程で配置されたブロックにて配線が可能か
どうかを確認する概略配線工程と、ファンアウト制約を
持ったデザインルールチェックライブラリおよび概略配
線工程の結果を用いて過大遅延マージンおよび過大容量
マージンを含んだ変更可能ブロックを検出する変更可能
ブロック検出工程と、変更可能ブロック検出工程におい
て検出された変更可能ブロックを変更または削除するブ
ロック変更削除工程と、ブロック変更削除工程により変
更可能ブロックを変更または削除した結果を用いて最終
的な配線を行う詳細配線工程と、詳細配線工程の後に実
施されるＥＳ作成工程とを有することを特徴とする。
【００１３】請求項６記載の発明は、論理合成ツールに
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストと論
理設計制約ファイルとを作成する工程と、ネットリスト
をＬＳＩに配置する配置工程と、配置工程で配置された
ブロックにて配線が可能かどうかを確認する概略配線工
程と、論理設計制約ファイルとファンアウト制約を持っ
たデザインルールチェックライブラリおよび概略配線工
程の結果を用いて過大遅延マージンおよび過大容量マー
ジンを含んだブロックを検出するブロック検出工程と、
ブロック検出工程において検出された変更可能ブロック
を変更または削除するブロック変更削除工程と、ブロッ
ク変更削除工程により変更可能ブロックを変更または削
除した結果を用いて最終的な配線を行う詳細配線工程
と、詳細配線工程の後に実施されるＥＳ作成工程とを有
することを特徴とする。
より論理合成用予測配線長ライブラリと各ブロックのフ
ァンアウト制約およびブロック遅延を持っている論理合
成用ライブラリとを用いてＬＳＩ用のネットリストと論
理設計制約ファイルとを作成する工程と、ネットリスト
をＬＳＩに配置する配置工程と、配置工程で配置された
ブロックにて配線が可能かどうかを確認する概略配線工
程と、論理設計制約ファイルとファンアウト制約を持っ
たデザインルールチェックライブラリおよび概略配線工
程の結果を用いて過大遅延マージンおよび過大容量マー
ジンを含んだブロックを検出するブロック検出工程と、
ブロック検出工程において検出された変更可能ブロック
を変更または削除するブロック変更削除工程と、ブロッ
ク変更削除工程により変更可能ブロックを変更または削
除した結果を用いて最終的な配線を行う詳細配線工程
と、詳細配線工程の後に実施されるＥＳ作成工程とを有
することを特徴とする。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面に
基づいて詳細に説明する。本発明の第１の実施形態を図
１に基づいて説明する。まず、論理合成ツール１により
論理合成用予測配線長ライブラリ２と論理合成用ライブ
ラリ３とを用いてネットリスト４を作成する。このネッ
トリスト４を用いてＬＳＩに自動で配置する自動配置工
程５が実施され、この自動配置工程５で配置されたブロ
ックにて配線が可能かどうかを確認する概略配線工程６
が実施される。次に、この概略配線工程６の結果を用い
て過大遅延マージンおよび過大容量マージンを含んだブ
ロックを検出する変更可能ブロック検出工程７が実施さ
れる。
基づいて詳細に説明する。本発明の第１の実施形態を図
１に基づいて説明する。まず、論理合成ツール１により
論理合成用予測配線長ライブラリ２と論理合成用ライブ
ラリ３とを用いてネットリスト４を作成する。このネッ
トリスト４を用いてＬＳＩに自動で配置する自動配置工
程５が実施され、この自動配置工程５で配置されたブロ
ックにて配線が可能かどうかを確認する概略配線工程６
が実施される。次に、この概略配線工程６の結果を用い
て過大遅延マージンおよび過大容量マージンを含んだブ
ロックを検出する変更可能ブロック検出工程７が実施さ
れる。
【００１５】その後に、この変更可能ブロック検出工程
７において検出されたブロックを変更または削除するブ
ロック変更削除工程８が実施される。このブロック変更
削除工程８においては、過大容量マージンによるパワー
ブロックから低パワーブロックへの変更可能ブロックの
置き換え、または、過大遅延マージンによる不要ディレ
イブロックの削除および不要となるファンアウト調整用
ブロックの削除を自動で行う。次に、ブロック変更削除
工程８によりブロックを変更削除した結果を用いて最終
的な配線を行う詳細配線工程９が実施され、さらにＥＳ
作成工程１０が実施される。
７において検出されたブロックを変更または削除するブ
ロック変更削除工程８が実施される。このブロック変更
削除工程８においては、過大容量マージンによるパワー
ブロックから低パワーブロックへの変更可能ブロックの
置き換え、または、過大遅延マージンによる不要ディレ
イブロックの削除および不要となるファンアウト調整用
ブロックの削除を自動で行う。次に、ブロック変更削除
工程８によりブロックを変更削除した結果を用いて最終
的な配線を行う詳細配線工程９が実施され、さらにＥＳ
作成工程１０が実施される。
【００１６】本発明の第２の実施形態を図２に基づいて
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４を作成する。このネットリスト４を
用いてＬＳＩに自動で配置する自動配置工程５が実施さ
れ、この自動配置工程５で配置されたブロックにて配線
が可能かどうかを確認する概略配線工程６が実施され
る。次に、論理合成用ライブラリ３および概略配線工程
６の結果を用いて過大遅延マージンおよび過大容量マー
ジンを含んだ変更可能ブロックを検出する変更可能ブロ
ック検出工程７が実施される。
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４を作成する。このネットリスト４を
用いてＬＳＩに自動で配置する自動配置工程５が実施さ
れ、この自動配置工程５で配置されたブロックにて配線
が可能かどうかを確認する概略配線工程６が実施され
る。次に、論理合成用ライブラリ３および概略配線工程
６の結果を用いて過大遅延マージンおよび過大容量マー
ジンを含んだ変更可能ブロックを検出する変更可能ブロ
ック検出工程７が実施される。
【００１７】その後に、この変更可能ブロック検出工程
７において検出された変更可能ブロックを変更または削
除するブロック変更削除工程８が実施される。このブロ
ック変更削除工程８においては、過大容量マージンによ
るパワーブロックから低パワーブロックへの変更可能ブ
ロックの置き換え、または、過大遅延マージンによる不
要ディレイブロックの削除および不要となるファンアウ
ト調整用ブロックの削除を自動で行う。次に、ブロック
変更削除工程８によりブロックを変更または削除した結
果を用いて最終的な配線を行う詳細配線工程９が実施さ
れ、さらにＥＳ作成工程１０が実施される。
７において検出された変更可能ブロックを変更または削
除するブロック変更削除工程８が実施される。このブロ
ック変更削除工程８においては、過大容量マージンによ
るパワーブロックから低パワーブロックへの変更可能ブ
ロックの置き換え、または、過大遅延マージンによる不
要ディレイブロックの削除および不要となるファンアウ
ト調整用ブロックの削除を自動で行う。次に、ブロック
変更削除工程８によりブロックを変更または削除した結
果を用いて最終的な配線を行う詳細配線工程９が実施さ
れ、さらにＥＳ作成工程１０が実施される。
【００１８】本発明の第３の実施形態を図３に基づいて
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４および論理設計制約ファイル１１を
作成する。ネットリスト４を用いてＬＳＩに自動で配置
する自動配置工程５が実施され、この自動配置工程５で
配置されたブロックにて配線が可能かどうかを確認する
概略配線工程６が実施される。次に、論理合成用ライブ
ラリ３と論理設計制約ファイル１１および概略配線工程
６の結果を用いて過大遅延マージンおよび過大容量マー
ジンを含んだ変更可能ブロックを検出する変更可能ブロ
ック検出工程７が実施される。
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４および論理設計制約ファイル１１を
作成する。ネットリスト４を用いてＬＳＩに自動で配置
する自動配置工程５が実施され、この自動配置工程５で
配置されたブロックにて配線が可能かどうかを確認する
概略配線工程６が実施される。次に、論理合成用ライブ
ラリ３と論理設計制約ファイル１１および概略配線工程
６の結果を用いて過大遅延マージンおよび過大容量マー
ジンを含んだ変更可能ブロックを検出する変更可能ブロ
ック検出工程７が実施される。
【００１９】その後に、この変更可能ブロック検出工程
７において検出された変更可能ブロックを変更または削
除するブロック変更削除工程８が実施される。このブロ
ック変更削除工程８においては、過大容量マージンによ
るパワーブロックから低パワーブロックへの変更可能ブ
ロックの置き換え、または、過大遅延マージンによる不
要ディレイブロックの削除および不要となるファンアウ
ト調整用ブロックの削除を自動で行う。次に、ブロック
変更削除工程８によりブロックを変更削除した結果を用
いて最終的な配線を行う詳細配線工程９が実施され、さ
らにＥＳ作成工程１０が実施される。
７において検出された変更可能ブロックを変更または削
除するブロック変更削除工程８が実施される。このブロ
ック変更削除工程８においては、過大容量マージンによ
るパワーブロックから低パワーブロックへの変更可能ブ
ロックの置き換え、または、過大遅延マージンによる不
要ディレイブロックの削除および不要となるファンアウ
ト調整用ブロックの削除を自動で行う。次に、ブロック
変更削除工程８によりブロックを変更削除した結果を用
いて最終的な配線を行う詳細配線工程９が実施され、さ
らにＥＳ作成工程１０が実施される。
【００２０】本発明の第４の実施形態を図４に基づいて
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４を作成する。このネットリスト４を
用いてＬＳＩに自動で配置する自動配置工程５が実施さ
れ、この自動配置工程５で配置されたブロックにて配線
が可能かどうかを確認する概略配線工程６が実施され
る。次に、ファンアウト制約を持ったデザインルールチ
ェックライブラリ１２と概略配線工程６の結果を用いて
過大遅延マージンおよび過大容量マージンを含んだ変更
可能ブロックを検出する変更可能ブロック検出工程７が
実施される。
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４を作成する。このネットリスト４を
用いてＬＳＩに自動で配置する自動配置工程５が実施さ
れ、この自動配置工程５で配置されたブロックにて配線
が可能かどうかを確認する概略配線工程６が実施され
る。次に、ファンアウト制約を持ったデザインルールチ
ェックライブラリ１２と概略配線工程６の結果を用いて
過大遅延マージンおよび過大容量マージンを含んだ変更
可能ブロックを検出する変更可能ブロック検出工程７が
実施される。
【００２１】その後、この変更可能ブロック検出工程７
において検出された変更可能ブロックを変更または削除
するブロック変更削除工程８が実施される。このブロッ
ク変更削除工程８においては、過大容量マージンによる
パワーブロックから低パワーブロックへの変更可能ブロ
ックの置き換え、または、過大遅延マージンによる不要
ディレイブロックの削除および不要となるファンアウト
調整用ブロックの削除を自動で行う。次に、ブロック変
更削除工程８によりブロックを変更削除した結果を用い
て最終的な配線を行う詳細配線工程９が実施され、さら
にＥＳ作成工程１０が実施される。
において検出された変更可能ブロックを変更または削除
するブロック変更削除工程８が実施される。このブロッ
ク変更削除工程８においては、過大容量マージンによる
パワーブロックから低パワーブロックへの変更可能ブロ
ックの置き換え、または、過大遅延マージンによる不要
ディレイブロックの削除および不要となるファンアウト
調整用ブロックの削除を自動で行う。次に、ブロック変
更削除工程８によりブロックを変更削除した結果を用い
て最終的な配線を行う詳細配線工程９が実施され、さら
にＥＳ作成工程１０が実施される。
【００２２】本発明の第５の実施形態を図５に基づいて
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４および論理設計制約ファイル１１を
作成する。ネットリスト４を用いてＬＳＩに自動で配置
する自動配置工程５が実施され、この自動配置工程５で
配置されたブロックにて配線が可能かどうかを確認する
概略配線工程６が実施される。次に、論理設計制約ファ
イル１１とファンアウト制約を持ったデザインルールチ
ェックライブラリ１２および概略配線工程６の結果を用
いて過大遅延マージンおよび過大容量マージンを含んだ
変更可能ブロックを検出する変更可能ブロック検出工程
７が実施される。
説明する。まず、論理合成ツール１により論理合成用予
測配線長ライブラリ２と論理合成用ライブラリ３とを用
いてネットリスト４および論理設計制約ファイル１１を
作成する。ネットリスト４を用いてＬＳＩに自動で配置
する自動配置工程５が実施され、この自動配置工程５で
配置されたブロックにて配線が可能かどうかを確認する
概略配線工程６が実施される。次に、論理設計制約ファ
イル１１とファンアウト制約を持ったデザインルールチ
ェックライブラリ１２および概略配線工程６の結果を用
いて過大遅延マージンおよび過大容量マージンを含んだ
変更可能ブロックを検出する変更可能ブロック検出工程
７が実施される。
【００２３】その後、この変更可能ブロック検出工程７
において検出されたブロックを変更または削除するブロ
ック変更削除工程８が実施される。このブロック変更削
除工程８においては、過大容量マージンによるパワーブ
ロックから低パワーブロックへの変更可能ブロックの置
き換え、または、過大遅延マージンによる不要ディレイ
ブロックの削除および不要となるファンアウト調整用ブ
ロックの削除を自動で行う。次に、ブロック変更削除工
程８によりブロックを変更削除した結果を用いて最終的
な配線を行う詳細配線工程９が実施され、さらにＥＳ作
成工程１０が実施される。
において検出されたブロックを変更または削除するブロ
ック変更削除工程８が実施される。このブロック変更削
除工程８においては、過大容量マージンによるパワーブ
ロックから低パワーブロックへの変更可能ブロックの置
き換え、または、過大遅延マージンによる不要ディレイ
ブロックの削除および不要となるファンアウト調整用ブ
ロックの削除を自動で行う。次に、ブロック変更削除工
程８によりブロックを変更削除した結果を用いて最終的
な配線を行う詳細配線工程９が実施され、さらにＥＳ作
成工程１０が実施される。
【００２４】
【発明の効果】本発明は、不要なブロックの変更または
削除することができることにより、半導体集積回路の低
消費電力化および設計期間短縮化を図ることができ、か
つ、配線性を向上させることができる。
削除することができることにより、半導体集積回路の低
消費電力化および設計期間短縮化を図ることができ、か
つ、配線性を向上させることができる。
【図１】本発明の第１の実施形態を説明するための図で
ある。
ある。
【図２】本発明の第２の実施形態を説明するための図で
ある。
ある。
【図３】本発明の第３の実施形態を説明するための図で
ある。
ある。
【図４】本発明の第４の実施形態を説明するための図で
ある。
ある。
【図５】本発明の第５の実施形態を説明するための図で
ある。
ある。
【図６】従来の半導体集積回路の配置配線方法を説明す
るための図である。
るための図である。
１ 論理合成ツール ２ 論理合成用予測配線長ライブラリ ３ 論理合成用ライブラリ ４ ネットリスト ５ 自動配置工程 ６ 概略配線工程 ７ 変更可能ブロック検出工程 ８ ブロック変更削除工程 ９ 詳細配線工程 １０ ＥＳ作成工程 １１ 論理設計制約ファイル １２ デザインルールチェックライブラリ
Claims (6)
- 【請求項１】 概略配線工程後に過大遅延マージンおよ
び過大容量マージンを含んだブロックを検出する工程
と、 前記過大遅延マージンおよび過大容量マージンを含むブ
ロックを変更または削除する工程とを有することを特徴
とする半導体集積回路の配置配線方法。 - 【請求項２】 論理合成ツールにより論理合成用予測配
線長ライブラリと各ブロックのファンアウト制約および
ブロック遅延を持っている論理合成用ライブラリとを用
いてＬＳＩ用のネットリストを作成する工程と、 前記ネットリストをＬＳＩに配置する配置工程と、 該配置工程で配置されたブロックにて配線が可能かどう
かを確認する概略配線工程と、 該概略配線工程の結果を用いることにより実配置配線結
果に近い値を使用して変更可能ブロックを検出する変更
可能ブロック検出工程と、 該変更可能ブロック検出工程において検出された前記変
更可能ブロックを変更または削除するブロック変更削除
工程と、 該ブロック変更削除工程により前記変更可能なブロック
を変更または削除した結果を用いて最終的な配線を行う
詳細配線工程と、 該詳細配線工程の後に実施されるＥＳ作成工程とを有す
ることを特徴とする半導体集積回路の配置配線方法。 - 【請求項３】 論理合成ツールにより論理合成用予測配
線長ライブラリと各ブロックのファンアウト制約および
ブロック遅延を持っている論理合成用ライブラリとを用
いてＬＳＩ用のネットリストを作成する工程と、 前記ネットリストをＬＳＩに配置する配置工程と、 該配置工程で配置されたブロックにて配線が可能かどう
かを確認する概略配線工程と、 前記論理合成用ライブラリおよび前記概略配線工程の結
果を用いて過大遅延マージンおよび過大容量マージンを
含んだ変更可能ブロックを検出する変更可能ブロック検
出工程と、 該変更可能ブロック検出工程において検出された前記変
更可能ブロックを変更または削除するブロック変更削除
工程と、 該ブロック変更削除工程により前記ブロックを変更また
は削除した結果を用いて最終的な配線を行う詳細配線工
程と、 該詳細配線工程の後に実施されるＥＳ作成工程とを有す
ることを特徴とする半導体集積回路の配置配線方法。 - 【請求項４】 論理合成ツールにより論理合成用予測配
線長ライブラリと各ブロックのファンアウト制約および
ブロック遅延を持っている論理合成用ライブラリとを用
いてＬＳＩ用のネットリストと論理設計制約ファイルと
を作成する工程と、 前記ネットリストをＬＳＩに配置する配置工程と、 該配置工程で配置されたブロックにて配線が可能かどう
かを確認する概略配線工程と、 前記論理合成用ライブラリと前記論理設計制約ファイル
および前記概略配線工程の結果を用いて過大遅延マージ
ンおよび過大容量マージンを含んだ変更可能ブロックを
検出する変更可能ブロック検出工程と、 該変更可能ブロック検出工程において検出された前記変
更可能ブロックを変更または削除するブロック変更削除
工程と、 該ブロック変更削除工程により前記変更可能ブロックを
変更または削除した結果を用いて最終的な配線を行う詳
細配線工程と、 該詳細配線工程の後に実施されるＥＳ作成工程とを有す
ることを特徴とする半導体集積回路の配置配線方法。 - 【請求項５】 論理合成ツールにより論理合成用予測配
線長ライブラリと各ブロックのファンアウト制約および
ブロック遅延を持っている論理合成用ライブラリとを用
いてＬＳＩ用のネットリストを作成する工程と、 前記ネットリストをＬＳＩに配置する配置工程と、 該配置工程で配置されたブロックにて配線が可能かどう
かを確認する概略配線工程と、 ファンアウト制約を持ったデザインルールチェックライ
ブラリおよび前記概略配線工程の結果を用いて過大遅延
マージンおよび過大容量マージンを含んだ変更可能ブロ
ックを検出する変更可能ブロック検出工程と、 該変更可能ブロック検出工程において検出された前記変
更可能ブロックを変更または削除するブロック変更削除
工程と、 該ブロック変更削除工程により前記変更可能ブロックを
変更または削除した結果を用いて最終的な配線を行う詳
細配線工程と、 該詳細配線工程の後に実施されるＥＳ作成工程とを有す
ることを特徴とする半導体集積回路の配置配線方法。 - 【請求項６】 論理合成ツールにより論理合成用予測配
線長ライブラリと各ブロックのファンアウト制約および
ブロック遅延を持っている論理合成用ライブラリとを用
いてＬＳＩ用のネットリストと論理設計制約ファイルと
を作成する工程と、 前記ネットリストをＬＳＩに配置する配置工程と、 該配置工程で配置されたブロックにて配線が可能かどう
かを確認する概略配線工程と、 前記論理設計制約ファイルとファンアウト制約を持った
デザインルールチェックライブラリおよび前記概略配線
工程の結果を用いて過大遅延マージンおよび過大容量マ
ージンを含んだブロックを検出するブロック検出工程
と、 該ブロック検出工程において検出された前記変更可能ブ
ロックを変更または削除するブロック変更削除工程と、 該ブロック変更削除工程により前記変更可能ブロックを
変更または削除した結果を用いて最終的な配線を行う詳
細配線工程と、 該詳細配線工程の後に実施されるＥＳ作成工程とを有す
ることを特徴とする半導体集積回路の配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12926098A JP3209179B2 (ja) | 1998-05-12 | 1998-05-12 | 半導体集積回路の配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12926098A JP3209179B2 (ja) | 1998-05-12 | 1998-05-12 | 半導体集積回路の配置配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330252A true JPH11330252A (ja) | 1999-11-30 |
| JP3209179B2 JP3209179B2 (ja) | 2001-09-17 |
Family
ID=15005179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12926098A Expired - Fee Related JP3209179B2 (ja) | 1998-05-12 | 1998-05-12 | 半導体集積回路の配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209179B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148135B2 (en) | 2003-04-25 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Method of designing low-power semiconductor integrated circuit |
-
1998
- 1998-05-12 JP JP12926098A patent/JP3209179B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148135B2 (en) | 2003-04-25 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Method of designing low-power semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3209179B2 (ja) | 2001-09-17 |
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