JP2000057176A - テクノロジマッピング方法及び記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はテクノロジマッピング方法及び記憶
媒体に関し、大規模化及び複雑化する傾向にあるセルラ
イブラリに対して効率良くマッチング処理を行うことの
できるテクノロジマッピング方法及び記憶媒体を提供す
ることを目的とする。 【解決手段】 コンピュータを用いて、特定の回路テク
ノロジに依存しない論理回路を特定のセルライブラリを
用いた回路へ自動的に変換するテクノロジマッピング方
法において、各セルに対するパターン相互の構造の包含
関係も基づいてマッチング対象を絞り込む絞り込みステ
ップを含むように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテクノロジマッピン
グ方法及び記憶媒体に係り、特に特定の回路テクノロジ
に依存しない論値回路を特定のセルライブラリを用いた
回路へ自動的に変換するテクノロジマッピング方法及び
コンピュータにそのようなテクノロジマッピング方法を
用いてテクノロジマッピング処理を行わせるプログラム
が格納されたコンピュータ読み取り可能な記憶媒体に関
する。

【０００２】論理回路を設計する際には、その論理的な
仕様とは別に、回路面積、遅延時間や消費電力等といっ
た様々な制約条件を考慮する必要がある。このため、論
理回路を自動的に設計する論理合成処理を、回路テクノ
ロジに依存しないテクノロジ独立な合成処理と回路テク
ノロジに依存したテクノロジ依存の合成処理との２つに
分けて、夫々の部分目標に従って合成処理を行う方法が
広く用いられている。

【０００３】テクノロジ依存の合成処理は、テクノロジ
マッピングとも呼ばれ、テクノロジに依存しない論理回
路を実際の回路へ変換する処理を行う。現在、セルベー
ス設計手法と呼ばれる手法を用いるテクノロジマッピン
グが広く用いられている。セルベース設計手法とは、予
め用意された論理素子の部品、即ち、セルを組み合わせ
て論理回路を構成する回路の実現方法である。

【０００４】

【従来の技術】従来実用化されているテクノロジマッピ
ングの技術は、Ｋｕｒｔ Ｋｅｕｔｚｅｒ，「ＤＡＧＯ
Ｎ：Ｔｅｃｈｎｏｌｏｇｙ Ｂｉｎｄｉｎｇ ａｎｄ
Ｌｏｃａｌ Ｏｐｔｉｍｉｚａｔｉｏｎ」，Ｐｒｏｃ．
２４ｔｈ ＡＣＭ／ＩＥＥＥＤｅｓｉｇｎ Ａｕｔｏ
ｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．３４１〜
２４７，Ｊｕｎｅ １９８７で提案されたＤＡＧＯＮと
呼ばれるアルゴリズムが基になっている。この提案され
たＤＡＧＯＮなるアルゴリズムは、設計対象の回路を一
旦２入力ＮＡＮＤゲートとＮＯＴゲートのような基本セ
ルを用いた回路に変換し、ＮＡＮＤゲートとＮＯＴゲー
トの部分回路に対してより大きなセルを割り当てて行く
ことで実際の回路を生成する。

【０００５】このＤＡＧＯＮなるアルゴリズムを用いた
設計の一例について説明すると、先ずセルライブラリの
各セルに対して、その論理的な機能を表す２入力ＮＡＮ
ＤゲートとＮＯＴゲートからなるパターンを予め用意し
ておく。ただし、このようなセルの分解は一意に求まる
ものではなく、幾つかの形の異なる分解パターンが考え
られる。このため、各セルの全ての分解パターンを考慮
する。

【０００６】図１及び図２は、夫々セルライブラリのセ
ルとセルの分解パターンの一例を示す図である。図１に
おいて、（ａ）はセルＮＯＴ、（ｂ）はセルＮＡＮＤ
２、（ｃ）はセルＮＡＮＤ３、（ｄ）はセルＮＡＮＤ
４、（ｅ）はセルＮＡＮＤ４、（ｆ）はセルＡＯＩ２
１、（ｇ）はセルＡＯＩ２２、（ｈ）はセルＡＮＤ２の
分解パターンを夫々示す。又、図２において、（ａ）は
セルＮＯＲ２、（ｂ）はセルＮＯＲ３、（ｃ）はセルＮ
ＯＲ４、（ｄ）はセルＮＯＲ４、（ｅ）はセルＯＡＩ２
１、（ｆ）はセルＯＡＩ２２、（ｇ）はセルＡＯＲ２の
分解パターンを夫々を示す。図１では、セルＮＡＮＤ４
が同図（ｄ），（ｅ）に示すように２通りの分解パター
ンを有する。図２では、セルＮＯＲ４が同図（ｃ），
（ｄ）に示すように２通りの分解パターンを有する。

【０００７】設計対象のテクノロジに独立な論理回路
は、仮想的なＡＮＤゲート、ＯＲゲート及びＮＯＴゲー
トで構成されているものとすると、図３に示すように、
ＡＮＤゲートは同図（ａ）に示す如く２入力ＮＡＮＤゲ
ートとＮＯＴゲートを用いて実現できるので、ＯＲゲー
トも、同図（ｂ）に示す如く２入力ＮＡＮＤゲートとＮ
ＯＴゲートを用いて実現できる。従って、初期回路を２
入力ＮＡＮＤゲートとＮＯＴゲートのみからなる回路に
変換することは、容易に行える。この場合も、複数の分
解パターンが考えられるが、全ての分解パターンを考慮
することは困難であるため、通常は１つの分解パターン
のみを考える。

【０００８】図４は、上記の如く分解された初期回路の
一例を示す。同図に示す初期回路に対して、図５に示す
ように部分回路を割り当てることができる。図５では、
太い実線で囲まれた部分回路の夫々が、１つのセルに割
り当てられる。しかし、このような部分回路のセルに対
する割り当ては一意に求まるものではなく、図４に示す
初期回路に対しては、例えば図６に示すように部分回路
を割り当てることもできる。図６においても、太い実線
で囲まれた部分回路の夫々が、１つのセルに割り当てら
れる。

【０００９】このように、部分回路のセルに対する割り
当てを行う際に、回路面積、遅延時間、消費電力等の目
的関数や制約条件を考慮して、最も望ましい割り当てを
選択することが、テクノロジマッピング処理である。従
って、テクノロジマッピング処理には、マッチング処理
と、カバリング処理との２段階の処理が必要となる。マ
ッチング処理では、初期回路の部分回路にマッチするセ
ルを列挙する。又、カバリング処理では、マッチするセ
ルを組み合わせて実際の回路を生成する。ここで、マッ
チとは、図５及び図６において、太い実線で囲まれた部
分回路と、部分回路の横に記載されたセルとの組を指
す。マッチング処理では、マッチが結果的に得られるか
否かに拘わらず、可能なマッチを全て列挙する。

【００１０】マッチング処理に関しては、グラフマッチ
ングと呼ばれるアルゴリズムが、Ｒ．Ｌ．Ｒｕｄｅｌ
ｌ，「Ｌｏｇｉｃ Ｓｙｎｔｈｅｓｉｓ Ｆｏｒ ＶＬ
ＳＩＤｅｓｉｇｎ」，ＰｈＤ Ｔｈｅｓｉｓ，ＵＣＢ／
ＥＲＬ Ｍ８９／４９，１９８９にて提案されている。
図７は、典型的なマッチング処理を示すフローチャート
である。同図中、ステップＳ１は、処理回路上で試して
いないノードがあるか否かを判定し、判定結果がＮＯで
あると処理は終了する。他方、ステップＳ１の判定結果
がＹＥＳであると、ステップＳ２はノードを１つ取り出
してｖとする。ステップＳ３は、試していないパターン
があるか否かを判定し、判定結果がＮＯであると処理は
ステップＳ１へ戻る。ステップＳ３の判定結果がＹＥＳ
であると、ステップＳ４は、パターンを１つ取り出して
ｐとする。ステップＳ５は、ノードｖにおけるパターン
ｐに対するマッチを求め、処理はステップＳ３へ戻る。
上記グラフマッチングは、ステップＳ５の処理で用いら
れる。

【００１１】従って、後述する図１７（ａ）に示す初期
回路に対して図１及び図２の全てのパターンのマッチン
グを試す場合、従来のマッチング処理では初期回路の全
ての節点１，２，３，．．．に対して全てのパターンに
対するマッチングを順次行うする必要がある。ここで、
説明の便宜上、図７のマッチング処理により、図１７
（ａ）に示す初期回路に対して１つのパターンのみのマ
ッチングを調べる場合について説明する。この場合、図
１７（ａ）に示す初期回路の各節点に対して図１７
（ｂ）に示すパターンＯＡＩ２１がマッチするか否かを
調べる。尚、図１７（ｂ）中、ａ１〜ｈ１は、節点を示
すと共に入出力信号名をも示し、図１及ぶ図２における
節点名とは無関係である。

【００１２】（１）先ず、節点１を根とするマッチが存
在するか否かを調べる。この場合、節点１はインバータ
であるが、節点ａ１は２入力ＮＡＮＤであるので、マッ
チは存在しない。 （２）次に、節点２を根とするマッチが存在するか否か
を調べる。この場合、節点２と節点ａ１を調べると同じ
２入力ＮＡＮＤなので、マッチが存在する。

【００１３】２入力ＮＡＮＤの入力は２つあるので、ま
ず節点３と節点ｂ１がマッチするか否かを調べる。この
場合、節点３と節点ｂ１は共にインバータなので、マッ
チが存在する。同様にして、節点４と節点ｃ１は共にイ
ンバータなので、マッチが存在することがわかり、節点
５と節点ｄ１は共にインバータなので、マッチが存在す
ることがわかる。

【００１４】節点ｄ１の２つの入力ｅ１とｇ１は、夫々
節点６及び節点１０とマッチし、これらの入力であるｆ
１とｈ１も節点７及び節点１１とマッチする。そして、
節点７及び節点１１は終端となる。節点ａ１の残りの入
力の節点ｉ１と節点１４がマッチするか否かを調べる
と、節点ｉ１は終端なので、無条件でマッチが存在す
る。

【００１５】上記の如く、パターンＯＡＩ２１の全ての
部分がマッチするので、この場合はパターン全体のマッ
チングが成功したことになり、終端の対応付けは節点ｆ
１と節点７、節点ｈ１と節点１１、節点ｉ１と節点１４
となる。節点ａ１の入力について、節点ｂ１と節点１４
という組み合わせを試すと、共にインバータなのでマッ
チが存在する。

【００１６】節点ｂ１の入力について、節点ｃ１と節点
１５もインバータなので、マッチが存在する。又、同様
にして、節点ｄ１と節点１６のマッチも存在する。節点
ｄ１の入力ｅ１とｇ１が節点１７と節点１９とマッチ
し、これらの入力である節点ｆ１と節点ｈ１も節点１８
及び節点２０とマッチする。そして、節点１８及び節点
２０は終端となる。

【００１７】節点ａ１の残りの入力の節点ｉ１と節点３
がマッチするので、節点３も終端となる。このようにし
て、もう１つのマッチングが求まり、終端の対応付けは
節点ｆ１と節点１８、節点ｈ１と節点２０、節点ｉ１と
節点３となる。 （３）節点３及び節点４はインバータなので、節点ａ１
とはマッチが存在しない。

【００１８】（４）節点５と節点ａ１のマッチを試す
と、この場合、節点５と節点ａ１のマッチは存在する。
節点５の入力と節点ａ１の入力のマッチを調べると、先
ず、節点６と節点ｂ１は共にインバータなので、マッチ
は存在する。ところが、節点７と節点ｃ１のマッチは存
在しないので、結果としては節点６と節点ｂ１のマッチ
は存在しない。

【００１９】節点６と節点ｉ１のマッチを調べると、節
点６と節点ｉ１のマッチは存在する。残りの入力の節点
１０と節点ｂ１のマッチを調べると、共にインバータな
ので、マッチは存在する。ところが、節点１１と節点ｃ
１のマッチは存在しないので、結果としては節点１０と
節点ｂ１のマッチは存在しない。

【００２０】節点５の入力のマッチが全て存在しないの
で、節点５と節点ａ１のマッチも存在しない。以上のよ
うにして、初期回路の全ての節点に対してパターンマッ
チングを行う。尚、実際には、初期回路に対して１つの
パターンのみのマッチングを調べるのではなく、初期回
路に対して複数のパターンのマッチングを調べる。

【００２１】マッチング処理の次段のカバリング処理で
は、マッチング処理で得られたマッチを部品として、あ
たかもタイルを敷き詰めるように回路全体をカバーする
マッチの組み合わせを生成する。この際に、回路面積を
最小にするカバリングアルゴリズム、遅延時間を最短に
するアルゴリズム等は、上記Ｒ．Ｌ．Ｒｕｄｅｌｌ，
「Ｌｏｇｉｃ Ｓｙｎｔｈｅｓｉｓ Ｆｏｒ ＶＬＳＩ
Ｄｅｓｉｇｎ」，ＰｈＤ Ｔｈｅｓｉｓ，ＵＣＢ／Ｅ
ＲＬ Ｍ８９／４９，１９８９にて提案されている。

【００２２】テクノロジマッピング処理を行う実際のプ
ログラムでは、上記の如きマッチング処理とカバリング
処理とは、明確に切り離されているわけではなく、マッ
チング処理でマッチを求めながらカバリング処理を行う
が、ここでは説明の便宜上、マッチング処理に注目して
いるので、マッチング処理とカバリング処理とを分離し
て説明する。

【００２３】他方、インバータチェーンヒューリスティ
ックと呼ばれる技術が提案されている。このインバータ
チェーンヒューリスティックとは、初期回路に対して、
インバータの無い結線に２つのインバータを直列に挿入
するもので、図８に示すように、他の技術では得ること
のできなかったマッチを見つけることができるので、良
い回路を合成できる可能性がある。同図中、太い実線で
囲まれていないインバータの組は、最終的な回路からは
取り除かれる。

【００２４】

【発明が解決しようとする課題】上記の如く、１つのセ
ルに対して複数のパターンが必要となる場合が存在し、
更に、セルの入力信号数が増加するに従って必要とされ
るパターン数も増加する傾向がある。最悪の場合では、
セルの入力信号数の指数乗に比例した数のパターンが必
要となる。このような場合、使用するセルライブラリの
セルが複雑、且つ、大規模になってしまい、全てのパタ
ーンを列挙して、全てのパターンに対してマッチを検索
するには多大な時間が必要となり、実用的ではないとい
う問題があった。

【００２５】又、最近では、セルライブラリで使用可能
なセル数自体も増加する傾向にあり、従来の単純なマッ
チングアルゴリズムを用いたのでは、必要となるメモリ
容量及び計算時間が共に増加してしまい、処理速度の低
下を招いたり、或いは、処理が不可能となってしまうと
いう問題もあった。そこで、本発明は、大規模化及び複
雑化する傾向にあるセルライブラリに対して効率良くマ
ッチング処理を行うことのできるテクノロジマッピング
方法及び記憶媒体を提供することを目的とする。

【００２６】

【課題を解決するための手段】上記の課題は、コンピュ
ータを用いて、特定の回路テクノロジに依存しない論理
回路を特定のセルライブラリを用いた回路へ自動的に変
換するテクノロジマッピング方法であって、各セルに対
するパターン相互の構造の包含関係に基づいてマッチン
グ対象を絞り込む絞り込みステップを含むテクノロジマ
ッピング方法によって達成できる。

【００２７】前記絞り込みステップは、マッチの求まら
ないパターンを包含するパターンに対するマッチングを
省略しても良い。前記絞り込みステップは、入力及び出
力におけるインバータの有無のみが異なるパターンを類
似パターンと定義して各類似パターンのグループに対し
て１つの代表パターンを決定し、テクノロジマッピング
方法は、前記代表パターンに対してのみマッチングを行
うマッチングステップを更に含んでも良い。

【００２８】前記マッチングステップは、前記代表パタ
ーンに対するマッチをどのように変換すれば該代表パタ
ーンが属するグループ内の類似パターンに対するマッチ
になるかを示す変換マップに基づいて、該グループ内の
類似パターンに対するマッチを求めても良い。上記の課
題は、コンピュータに、特定の回路テクノロジに依存し
ない論理回路を特定のセルライブラリを用いた回路へ自
動的に変換するテクノロジマッピング処理を行わせるプ
ログラムを格納したコンピュータ読み取り可能な記憶媒
体であって、コンピュータに、各セルに対するパターン
相互の構造の包含関係に基づいてマッチング対象を絞り
込ませる絞り込み手段を備えた記憶媒体によっても達成
できる。

【００２９】前記絞り込み手段は、前記コンピュータ
に、マッチの求まらないパターンを包含するパターンに
対するマッチングを省略させても良い。前記絞り込み手
段は、前記コンピュータに、入力及び出力におけるイン
バータの有無のみが異なるパターンを類似パターンと定
義して各類似パターンのグループに対して１つの代表パ
ターンを決定させ、記憶媒体は、該コンピュータに、前
記代表パターンに対してのみマッチングを行わせるマッ
チング手段を更に備えても良い。

【００３０】前記マッチング手段は、前記コンピュータ
に、前記代表パターンに対するマッチをどのように変換
すれば該代表パターンが属するグループ内の類似パター
ンに対するマッチになるかを示す変換マップに基づい
て、該グループ内の類似パターンに対するマッチを求め
させても良い。本発明によれば、大規模化及び複雑化す
る傾向にあるセルライブラリに対して効率良くマッチン
グ処理を行うことが可能となる。

【００３１】

【発明の実施の形態】本発明では、各セルに対するパタ
ーン数の増加に対して計算時間が増加しないように、類
似パターンに対するマッチングを同時に行う処理と、パ
ターン相互の構造の包含関係を考慮してマッチング対象
のパターンを絞り込む処理とを用いて、マッチングの回
数自体を減らすようにしている。

【００３２】先ず、類似パターンの一括マッチングにつ
いて説明する。本明細書では、パターンの入力側及び出
力側にインバータがあるかないかだけが異なるパターン
を、類似パターンと呼ぶ。例えば、図１（ｂ）に示すＮ
ＡＮＤ２と、図１（ｈ）、図２（ａ）及び図２（ｇ）に
示すＡＮＤ２、ＮＯＲ２及びＯＲ２が類似パターンとな
る。類似パターン同士の違いは、入力側及び出力側のイ
ンバータの有無だけであるため、これらの類似パターン
のマッチングの結果の違いも同様にして、境界部分のイ
ンバータの有無だけとなる。

【００３３】上記インバータチェーンヒューリスティッ
クを用いた場合、どのような場合であってもマッチの境
界部分の前後に必ず１つはインバータが含まれることに
なる。そこで、類似パターンのうち、１つの類似パター
ンに対してマッチが求まれば、残りの類似パターンに対
しても必ずマッチが求まることになる。図９は、ＮＡＮ
Ｄ２に対するマッチ及びその類似パターンに対するマッ
チを示す図である。同図（ａ）では、類似パターンはＯ
Ｒ２及び出力側の１つのインバータからなる。又、同図
（ｂ）では、類似パターンはＮＯＲ２からなるか、或い
は、ＡＮＤ２及び入力側の２つのインバータからなる。

【００３４】このように、類似パターンに対するマッチ
は、元のパターンに対するマッチの境界部分のインバー
タを含めたり外したりすることで求めることができるの
で、全く独立にマッチング処理を行う場合に比べて効率
が良い。このような処理を行うために、類似パターンの
中の代表パターンを１つ決めて、残りの類似パターンに
対しては代表パターンに対する変換マップを用意する。
変換マップには、代表パターンに対するマッチをどのよ
うに変換すれば自分の類似パターンに対するマッチにな
るかが記述されている。例えば、ＮＡＮＤ２、ＡＮＤ
２、ＮＯＲ２及びＯＲ２なる類似パターンの中のＮＡＮ
Ｄ２を代表パターンと定義すると、残りの類似パターン
に対する変換マップは、反転（バー）を「＊」で示す
と、夫々ＡＮＤ２：｛ａ→ａ，ｂ→ｂ，ｆ→＊ｆ｝、Ｎ
ＯＲ２：｛ａ→＊ａ，ｂ→＊ｂ，ｆ→＊ｆ｝、ＯＲ２：
｛ａ→＊ａ，ｂ→＊ｂ，ｆ→ｆ｝となる。

【００３５】図９に示すマッチの場合、ＮＡＮＤ２に対
するマッチはａ＝３，ｂ＝４，ｆ＝５であるので、これ
にＡＮＤ２に対する変換マップ｛ａ→ａ，ｂ→ｂ，ｆ→
＊ｆ｝を組み合わせると、ｆに対応する５の部分をその
否定である６に変更すればＡＮＤ２に対するマッチのａ
＝３，ｂ＝４，ｆ＝６を得ることができる。次に、パタ
ーン相互の包含関係を利用したパターンの絞り込みにつ
いて説明する。図１に示すパターンの中で、図１（ｃ）
及び図１０（ａ）に示すＮＡＮＤ３のパターンは、図１
（ｄ）及び図１０（ｂ）に示すＮＡＮＤ４のパターンの
出力部分に現われている。図１０（ｂ）では、ＮＡＮＤ
３のパターンが現われているＮＡＮＤ４のパターンの出
力部分を太い実線で囲んである。本明細書では、このよ
うに他のパターンの出力部分を含んだ部分パターンとな
っているパターンを、包含されたパターンと呼ぶ。包含
されたパターンに対するマッチが存在しない場合には、
包含するパターンに対するマッチも存在しない。

【００３６】そこで、この関係を利用して、任意のパタ
ーンに対するマッチが存在しないと、この任意のパター
ンを包含するパターンに対するマッチも存在しないこと
が判るので、この任意のパターンを包含するパターンに
対するマッチングは試さないようにすることで、マッチ
ング処理を行う回数を効果的に削減できる。このような
処理を行うために、包含関係グラフを作成する。包含関
係グラフは、各パターンに対応するノードと、包含関係
にあるノード間に包含されているノード向きの枝とを有
する。

【００３７】図１１は、図１及び図２に示すセルの包含
関係グラフの一部を示す図である。図１１において、丸
印はノードを示し、矢印は枝を示す。マッチングを行う
際には、先ずこのような包含関係グラフ上の全てのノー
ドに対してマークを付けておき、マッチが求まるとその
マークを消すという処理を行う。従って、あるノードが
指している、即ち、包含している所定のノードにマーク
が付いたままであると、この所定のノード、即ち、パタ
ーンに対してはマッチが存在しなかったか、或いは、未
だにマッチングが行われていないことを示す。そこで、
マークが付いているノードに対応するパターンに対して
はマッチングを行わないという規則を定めておけば、マ
ッチが存在しないパターンを包含するパターンに対する
マッチングは行われず、マッチング処理を高速化するこ
とができる。

【００３８】以下、図１２以降と共に、本発明の実施例
を説明する。

【００３９】

【実施例】図１２は、本発明になるテクノロジマッピン
グ方法の一実施例を実現するコンピュータシステムを示
す斜視図である。同図に示すコンピュータシステムは、
パーソナルコンピュータ等の汎用コンピュータシステム
で構成されている。図１２に示すコンピュータシステム
１００は、ＣＰＵやディスクドライブ等を内蔵した本体
部１０１、本体部１０１からの指示により表示画面１０
２ａ上に画像を表示するディスプレイ１０２、コンピュ
ータシステム１００に種々の情報を入力するためのキー
ボード１０３、ディスプレイ１０２の表示画面１０２ａ
上の任意の位置を指定するマウス１０４、外部のデータ
ベース等にアクセスして他のコンピュータシステムに記
憶されているプログラム等をダウンロードするモデム１
０５等を備えている。ディスク１１０等の可搬型記録媒
体に格納されるか、モデム１０５等の通信装置を使って
他のコンピュータシステムの記録媒体１０６からダウン
ロードされるプログラムは、コンピュータシステム１０
０に入力されてコンパイルされる。このプログラムは、
コンピュータシステム１００のＣＰＵに本実施例のテク
ノロジマッピング方法によりデータを処理させるプログ
ラムを含む。

【００４０】本発明になる記憶媒体の一実施例は、上記
プログラムを格納したディスク１１０等のコンピュータ
読み取り可能な記録媒体である。尚、記録媒体は、ＩＣ
カードメモリ、フロッピィディスク、光磁気ディスク、
ＣＤ−ＲＯＭ、各種半導体メモリデバイス等の取り外し
可能な記録媒体に限定されず、モデムやＬＡＮ等の通信
装置や通信手段を介して接続されるコンピュータシステ
ムでアクセス可能な記録媒体を含む。

【００４１】図１３は、コンピュータシステム１００の
本体部１０１内の要部の構成を示すブロック図である。
同図中、本体部１０１は、大略バス２００により接続さ
れたＣＰＵ２０１と、ＲＡＭやＲＯＭ等からなるメモリ
部２０２と、ディスク１１０用のディスクドライブ２０
３と、ハードディスクドライブ２０４とからなる。尚、
コンピュータシステム１００の構成は、図１２及び図１
３に示す構成に限定されるものではなく、代わりに各種
周知の構成を使用しても良い。

【００４２】図１４は、テクノロジマッピング方法の一
実施例を採用するＣＰＵ２０１のテクノロジマッピング
処理を説明するフローチャートである。記憶媒体の一実
施例は、ＣＰＵ２０１に図１４に示すテクノロジマッピ
ング処理を行わせるプログラムを格納したディスク１１
０等の記録媒体である。図１４において、ステップＳ１
１は、初期回路の包含関係グラフ上で試していないノー
ドがあるか否かを判定し、判定結果がＮＯであると処理
は終了する。他方、ステップＳ１１の判定結果がＹＥＳ
であると、ステップＳ１２は、包含関係グラフからノー
ドを１つ取り出してｖとする。ステップＳ１３は、全て
の代表パターンにマークを付ける。ステップＳ１４は、
包含関係グラフに枝が有り、且つ、マークの消されたパ
ターンに対する枝のみを有する代表パターンがあるか否
かを判定する。ステップＳ１４の判定結果がＮＯである
と、処理は上記ステップＳ１１へ戻る。

【００４３】ステップＳ１４の判定結果がＹＥＳである
と、マークの消されたパターンに対する枝のみを有する
代表パターンを１つ取り出してｐとする。ステップＳ１
６は、ノードｖにおけるパターンｐに対するマッチを求
め、ステップＳ１７は、マッチがあったか否かを判定す
る。ステップＳ１７の判定結果がＮＯであると、処理は
ステップＳ１４へ戻る。他方、ステップＳ１７の判定結
果がＹＥＳであると、ステップＳ１８は、変換マップを
用いて類似パターンに対するマッチを求める。ステップ
Ｓ１９は、パターンｐのマークを消し、処理はステップ
Ｓ１４へ戻る。

【００４４】次に、図１及び図２に示すセルライブラリ
のパターンに対して本実施例を適用する場合のデータ構
造を説明する。先ず、各々のパターンは、入力及び出力
の反転で一致する類似パターンのグループに分類する。
ここでは、各々のパターンを、以下の５グループの類似
パターンに分類する。 ・｛ＮＡＮＤ２，ＮＯＲ２，ＡＮＤ２，ＯＲ２｝ ・｛ＮＡＮＤ３，ＮＯＲ３｝ ・｛ＮＡＮＤ４，ＮＯＲ４｝ ・｛ＯＡＩ２１，ＡＯＩ２１｝ ・｛ＯＡＩ２２，ＡＯＩ２２｝ 上記５グループの類似パターン中、各グループの先頭に
あるパターンをそのグループの代表パターンとする。例
えば、グループ｛ＮＡＮＤ２，ＮＯＲ２，ＡＮＤ２，Ｏ
Ｒ２｝の場合、先頭のＮＡＮＤ２をこのグループの代表
パターンとする。又、各グループにおいて、先頭の代表
パターン以外の残りのパターンに対しては、代表パター
ン名と代表パターンに変換するための手順を記録した類
似パターンの変換マップを作成しておく。図１５は、類
似パターンの変換マップの一実施例を示す図である。

【００４５】次に、各代表パターンに対して包含関係を
調べて、包含しているパターン及び包含されているパタ
ーンを求め、代表パターン間の包含関係を示す包含関係
テーブルを作成しておく。図１６は、包含関係テーブル
の一実施例を示す図である。図１４に示すテクノロジマ
ッピング処理では、ステップＳ１８においてマッチを求
める際に図１５に示す如き類似パターンの変換マップ及
び図１６に示す如き包含関係テーブルを用いる。

【００４６】図１７（ａ）に示す初期回路に対して図１
及び図２の全てのパターンのマッチングを試す場合、従
来のマッチング処理では初期回路の全ての節点１，２，
３，．．．に対して全てのパターンに対するマッチング
を順次行う必要があり、図１７（ａ）に示す初期回路で
は節点数が１２でパターン数が１４であるため、全部で
１６８回のパターンマッチングを行う必要がある。これ
に対し、本実施例では、図１４に示す如きテクノロジマ
ッピング処理を行うため、より少ない回数のパターンマ
ッチングで従来と全く同じマッチング結果を得ることが
できる。

【００４７】ここで、説明の便宜上、本実施例において
図１４に示すテクノロジマッピング処理により、図１７
（ａ）に示す初期回路に対してパターンマッチングを調
べる場合について説明する。先ず、初期回路の節点１に
対するマッチングを求める。代表パターンＮＡＮＤ２，
ＮＡＮＤ３，ＮＡＮＤ４，ＯＡＩ２１，ＯＡＩ２２にマ
ークを付ける（ステップＳ１３）。

【００４８】包含しているパターンがないか、即ち、包
含関係グラフに枝が有り、且つ、マークの消されたパタ
ーンに対する枝のみを有する代表パターンがあるか否か
を判定する（ステップＳ１４）。この場合、ＮＡＮＤ２
が、包含関係グラフに枝が有り、且つ、マークの消され
たパターンに対する枝のみを有する代表パターンに該当
する（ステップＳ１５）。

【００４９】節点１に対するＮＡＮＤ２のマッチングを
求めるが、マッチは存在しない（ステップＳ１７）。こ
の場合、該当するパターンはＮＡＮＤ２以外にはないの
で、節点１に対するマッチングは終了する。次に、初期
回路の節点２に対するマッチングを求める。

【００５０】代表パターンＮＡＮＤ２，ＮＡＮＤ３，Ｎ
ＡＮＤ４，ＡＯＩ２１，ＡＯＩ２２にマークを付ける
（ステップＳ１３）。包含しているパターンがないか、
即ち、包含関係グラフに枝が有り、且つ、マークの消さ
れたパターンに対する枝のみを有する代表パターンがあ
るか否かを判定する（ステップＳ１４）。

【００５１】この場合、ＮＡＮＤ２が、包含関係グラフ
に枝が有り、且つ、マークの消されたパターンに対する
枝のみを有する代表パターンに該当する（ステップＳ１
５）。節点２に対するＮＡＮＤ２のマッチングを求め、
マッチが存在する（ステップＳ１７）。つまり、節点２
と節点ｆ１、節点３と節点ａ１、節点１４と節点ｂ１が
マッチする。

【００５２】ＮＡＮＤ２の類似パターンに対するマッチ
ングを変換マップを用いて生成する（ステップＳ１
８）。具体的には、ＮＯＲ２のマッチングを求め、節点
ａ１，ｂ１，ｆ１がいずれも否定されているので、元の
マッチにインバータを含めたものを新たなマッチとし、
節点１と節点ｆ１、節点４と節点ａ１、節点１５と節点
ｂ１が新たなマッチとなる。同様にして、ＡＮＤ２のマ
ッチングを生成することで、節点１と節点ｆ１、節点３
と節点ａ１、節点１４と節点ｂ１が新たなマッチとな
る。更に、ＯＲ２のマッチングを生成することで、節点
２と節点ｆ１、節点４と節点ａ１、節点１５と節点ｂ１
が新たなマッチとなる。

【００５３】ＮＡＮＤ２のマークを消す（ステップＳ１
９）。ＮＡＮＤ２のマークが消えたので、ＮＡＮＤ２の
みを包含しているＮＡＮＤ３及びＯＡＩ２１が処理対象
のパターンとなる（ステップＳ１４）。先ず、ＮＡＮＤ
３を取り出して（ステップＳ１５）、節点２に対するＮ
ＡＮＤ３のマッチングを求める（ステップＳ１６）。こ
の場合、節点２に対するＮＡＮＤ３のマッチングは存在
しない（ステップＳ１７）。

【００５４】次に、ＯＡＩ２１を取り出して（ステップ
Ｓ１５）、節点２に対するＯＡＩ２１のマッチングを求
める（ステップＳ１６）。この場合、節点２に対するＯ
ＡＩ２１のマッチングは存在する。尚、図２（ｅ）に示
すパターンＯＡＩ２１では、内部のインバータチェーン
を省略しているが、実際には図１７（ｂ）に示すように
なっている。図１７（ｂ）中、ａ１〜ｈ１は、節点を示
すと共に入出力信号名としても使用するものとする。従
って、節点７と節点ａ１、節点１１と節点ｂ１、節点１
４と節点ｃ１、節点２と節点ｆ１というマッチングと、
節点１８と節点ａ１、節点２０と節点ｂ１、節点３と節
点ｃ１、節点２と節点ｆ１というマッチングとが得られ
る（ステップＳ１７）。

【００５５】次に、ＯＡＩ２１の類似パターンに対する
マッチングを求める（ステップＳ１８）。具体的には、
ＡＯＩ２１は全ての極性を判定すれば良いので、節点６
と節点ａ１、節点１０と節点ｂ１、節点１４と節点ｃ
１、節点１と節点ｆ１というマッチングと、節点１７と
節点ａ１、節点１９と節点ｂ１、節点４と節点ｃ１、節
点１と節点ｆ１というマッチングとが得られる。

【００５６】ＯＡＩ２１のマークを消す（ステップＳ１
９）。ＯＡＩ２１のマークが消えると、今度はＯＡＩ２
２が処理の対象となる。節点２に対するＯＡＩ２２のマ
ッチングを求める（ステップＳ１６）。この場合、節点
７と節点ａ１、節点１１と節点ｂ１、節点１８と節点ｃ
１、節点２０と節点ｄ１、節点２と節点ｆ１というマッ
チングが得られる。尚、節点１８と節点ａ１、節点２０
と節点ｂ１、節点７と節点ｃ１、節点１１と節点ｄ１、
節点２と節点ｆ１というマッチングも存在するが、全く
同じマッチであるので省略する。

【００５７】次に、類似パターンに対するマッチングを
求める（ステップＳ１８）。具体的には、ＡＯＩ２２は
全ての極性を判定すれば良いので、節点６と節点ａ１、
節点１０と節点ｂ１、節点１７と節点ｃ１、節点１９と
節点ｄ１、節点１と節点ｆ１というマッチングが得られ
る。ＯＡＩ２２のマークを消す（ステップＳ１９）。

【００５８】ＯＡＩ２２のマークが消えると、処理対象
のパターンはもう存在しないので、節点２に対するマッ
チングが終了する。このようにして、テクノロジマッピ
ング処理が進み、節点２の場合、ＮＡＮＤ３がマッチし
ないので、ＮＡＮＤ４のマッチングは試されない。同様
に、節点５に対するマッチングの場合、ＯＡＩ２１はマ
ッチしないので、ＯＡＩ２２のマッチングは試されな
い。従って、本実施例では、マッチングを行う以前に、
マッチングの求まる可能性のないことを判断し、無駄な
マッチングを回避している。

【００５９】本発明者は、上記実施例及び上記従来例を
４種類のセルライブラリに対して用い、２入力ＮＡＮＤ
ノードに分解された状態で１０９９０ゲートの論理回路
に対してマッチング処理を実行する実験を行ったとこ
ろ、図１８に示す結果が得られた。セルライブラリＡ〜
Ｄについてもそうであるように、セルライブラリによっ
てパターン数と代表パターン数の比が異なるものの、本
実施例によると、従来例に比べてマッチング処理の処理
時間が約数倍から１５倍程度高速化できることが確認さ
れた。又、このマッチング処理の高速化の傾向は、セル
ライブラリのパターン数が増加するに従ってより顕著に
現われ、本発明が特に大規模なセルライブラリに対して
非常に有効であることも確認できた。

【００６０】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは言う
までもない。

【００６１】

【発明の効果】本発明によれば、大規模化及び複雑化す
る傾向にあるセルライブラリに対して効率良くマッチン
グ処理を行うことが可能なテクノロジマッピング方法及
び記憶媒体を実現できる。

【図面の簡単な説明】

【図１】セルライブラリのセルとセルの分解パターンの
一例を示す図である。

【図２】セルライブラリのセルとセルの分解パターンの
一例を示す図である。

【図３】ＡＮＤゲート及びＯＲゲートの分解を説明する
図である。

【図４】分解された初期回路の一例を示す図である。

【図５】図４に示す初期回路に対して部分回路を割り当
てる一例を説明する図である。

【図６】図４に示す初期回路に対して部分回路を割り当
てる一例を説明する図である。

【図７】典型的なマッチング処理を示すフローチャート
である。

【図８】インバータチェーンヒューリスティックにより
マッチを見つける場合を説明する図である。

【図９】ＮＡＮＤ２に対するマッチ及びその類似パター
ンに対するマッチを示す図である。

【図１０】パターン相互の包含関係を利用したパターン
の絞り込みについて説明する図である。

【図１１】図１及び図２に示すセルの包含関係グラフの
一部を示す図である。

【図１２】本発明になるテクノロジマッピング方法の一
実施例を実現するコンピュータシステムを示す斜視図で
ある。

【図１３】コンピュータシステムの本体部内の要部の構
成を示すブロック図である。

【図１４】テクノロジマッピング方法の一実施例を採用
するＣＰＵのテクノロジマッピング処理を説明するフロ
ーチャートである。

【図１５】類似パターンの変換マップの一実施例を示す
図である。

【図１６】包含関係テーブルの一実施例を示す図であ
る。

【図１７】初期回路に対してパターンマッチングを調べ
る場合を説明する図である。

【図１８】マッチング処理の実験結果を示す図である。

【符号の説明】

１００ コンピュータシステム １０１ 本体部 １１０ ディスク ２０１ ＣＰＵ ２０２ メモリ部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 コンピュータを用いて、特定の回路テク
   ノロジに依存しない論理回路を特定のセルライブラリを
   用いた回路へ自動的に変換するテクノロジマッピング方
   法であって、 各セルに対するパターン相互の構造の包含関係に基づい
   てマッチング対象を絞り込む絞り込みステップを含む、
   テクノロジマッピング方法。
2. 【請求項２】 前記絞り込みステップは、マッチの求ま
   らないパターンを包含するパターンに対するマッチング
   を省略する、請求項１記載のテクノロジマッピング方
   法。
3. 【請求項３】 前記絞り込みステップは、入力及び出力
   におけるインバータの有無のみが異なるパターンを類似
   パターンと定義して各類似パターンのグループに対して
   １つの代表パターンを決定し、前記代表パターンに対し
   てのみマッチングを行うマッチングステップを更に含
   む、請求項１記載のテクノロジマッピング方法。
4. 【請求項４】 前記マッチングステップは、前記代表パ
   ターンに対するマッチをどのように変換すれば該代表パ
   ターンが属するグループ内の類似パターンに対するマッ
   チになるかを示す変換マップに基づいて、該グループ内
   の類似パターンに対するマッチを求める、請求項３記載
   のテクノロジマッピング方法。
5. 【請求項５】 コンピュータに、特定の回路テクノロジ
   に依存しない論理回路を特定のセルライブラリを用いた
   回路へ自動的に変換するテクノロジマッピング処理を行
   わせるプログラムを格納したコンピュータ読み取り可能
   な記憶媒体であって、 コンピュータに、各セルに対するパターン相互の構造の
   包含関係に基づいてマッチング対象を絞り込ませる絞り
   込み手段を備えた、記憶媒体。
6. 【請求項６】 前記絞り込み手段は、前記コンピュータ
   に、マッチの求まらないパターンを包含するパターンに
   対するマッチングを省略させる、請求項５記載の記憶媒
   体。
7. 【請求項７】 前記絞り込み手段は、前記コンピュータ
   に、入力及び出力におけるインバータの有無のみが異な
   るパターンを類似パターンと定義して各類似パターンの
   グループに対して１つの代表パターンを決定させ、該コ
   ンピュータに、前記代表パターンに対してのみマッチン
   グを行わせるマッチング手段を更に備えた、請求項５記
   載の記憶媒体。
8. 【請求項８】 前記マッチング手段は、前記コンピュー
   タに、前記代表パターンに対するマッチをどのように変
   換すれば該代表パターンが属するグループ内の類似パタ
   ーンに対するマッチになるかを示す変換マップに基づい
   て、該グループ内の類似パターンに対するマッチを求め
   させる、請求項７記載の記憶媒体。