JPH11330243A - Manufacture of semiconductor device using double wave type pattern process - Google Patents
Manufacture of semiconductor device using double wave type pattern processInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に二重波型模様プロセスを使用した半導
体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using a double-wave pattern process.
【０００２】[0002]
【従来の技術】集積回路の集積レベルが向上するにつ
れ、それに応じて必要な金属相互接続の数も増大する。
従って、現在では、二つまたはそれ以上の金属層を持つ
設計方法が、集積回路の製造の際に、頻繁に採用され
る。集積密度が増大したために、信頼性が高く、生産性
の高い金属の相互接続を行うのがさらに難しくなってき
ている。波型模様プロセスは、誘電体層に第一のエッチ
ングによってトレンチ（溝）線を形成し、このトレンチ
を埋めるために金属を充填し、それにより金属の相互接
続を形成して、金属の相互接続を形成する方法である。
波型模様プロセスは、高い生産量で、非常に信頼性の高
い相互接続を形成することができる非常に効率的な方法
である。事実、波型模様プロセスは、１／４ミクロン以
下の世界で相互接続を形成するための最良の選択の一つ
である。BACKGROUND OF THE INVENTION As the level of integration of integrated circuits increases, the number of metal interconnects required increases accordingly.
Therefore, at present, design methods with two or more metal layers are frequently adopted in the manufacture of integrated circuits. Increasing integration density has made it more difficult to make reliable and productive metal interconnects. The corrugation process forms a trench line in a dielectric layer by a first etch, fills a metal to fill the trench, thereby forming a metal interconnect, and forming a metal interconnect. It is a method of forming.
The corrugated process is a very efficient way of forming very reliable interconnects at high yields. In fact, the corrugated process is one of the best choices for forming interconnects in the sub-quarter micron world.
【０００３】図３（Ａ）−（Ｃ）は、従来の二重波型模
様プロセスによる金属相互接続を形成する際の製造ステ
ップの進行を示す断面図である。最初に、図３（Ａ）に
示すように、頂部上に導電層１４を有する基板１０が供
給される。導電層１４は、装置（図示せず）の必要な導
電領域を接続するために使用される。さらに、導電層１
４は、金属層間誘電体層１２により、下に位置する他の
導電層から絶縁される。FIGS. 3A to 3C are cross-sectional views showing the progress of manufacturing steps in forming a metal interconnect by a conventional double-wave pattern process. First, as shown in FIG. 3A, a substrate 10 having a conductive layer 14 on top is provided. The conductive layer 14 is used to connect necessary conductive areas of the device (not shown). Further, the conductive layer 1
4 is insulated from other underlying conductive layers by an intermetal dielectric layer 12.
【０００４】次に、例えば、低圧化学蒸着法を使用し
て、導電層１４上に酸化層１６が形成される。その後、
例えば、再び低圧化学蒸着法を使用して、酸化層１６上
に絶縁層１８が形成される。絶縁層１８としては、例え
ば、窒化シリコン層を使用することができる。次に、低
圧化学蒸着法を使用して、絶縁層１８の上にもう一つの
酸化層２０が形成される。次に、パターン化されたホト
レジスト層２１が、酸化層２０の一部を露出させるよう
に酸化層２０上に形成される。この場合、酸化層２０の
露出された部分は、導電層１４の直上部に位置してい
る。[0004] Next, an oxide layer 16 is formed on the conductive layer 14 using, for example, a low pressure chemical vapor deposition method. afterwards,
For example, the insulating layer 18 is formed on the oxide layer 16 again using low pressure chemical vapor deposition. As the insulating layer 18, for example, a silicon nitride layer can be used. Next, another oxide layer 20 is formed over insulating layer 18 using low pressure chemical vapor deposition. Next, a patterned photoresist layer 21 is formed on oxide layer 20 such that a portion of oxide layer 20 is exposed. In this case, the exposed portion of the oxide layer 20 is located immediately above the conductive layer 14.
【０００５】次に、図３（Ｂ）に示すように、従来の写
真製版技術およびエッチング技術を使用して露出された
酸化層２０のエッチングが行われる。従って、酸化層２
０および絶縁層１８の一部がエッチングにより除去さ
れ、酸化層１６の一部を露出する開口部２２が形成され
る。その後、例えば、酸素プラズマを使用して、ホトレ
ジスト層２１が除去される。ついで、他のパターン化さ
れたホトレジスト層２４が、酸化層２０の上に形成され
る。Next, as shown in FIG. 3B, the exposed oxide layer 20 is etched using a conventional photolithography technique and etching technique. Therefore, the oxide layer 2
O and a part of the insulating layer 18 are removed by etching, and an opening 22 exposing a part of the oxide layer 16 is formed. Thereafter, the photoresist layer 21 is removed using, for example, oxygen plasma. Next, another patterned photoresist layer 24 is formed over the oxide layer 20.
【０００６】次に、図３（Ｃ）に示すように、従来の写
真製版技術およびエッチング技術を再び使用して、開口
部２２により露出した酸化層１６のエッチングが行われ
る。一方、開口部２２の側壁上の酸化層２０の一部が除
去され、開口部２８が形成される。同様に、開口部２６
が酸化層２０に形成される。ついで、例えば酸素プラズ
マを使用して、ホトレジスト層２４が除去される。その
後、スパッタ法または化学蒸着法を使用して、導電層１
４と電気的に接続している導電層３０を形成するため
に、開口部２２および２８内に導電材料が充填される。
同時に、導電層３０を形成するために、導電材料が、同
様に開口部２６内に充填される。最後に、二重波型模様
構造を完成するための補助的工程が行われる。Next, as shown in FIG. 3C, the oxide layer 16 exposed through the opening 22 is etched again using the conventional photolithography and etching techniques. On the other hand, a part of the oxide layer 20 on the side wall of the opening 22 is removed, and the opening 28 is formed. Similarly, the opening 26
Is formed on the oxide layer 20. The photoresist layer 24 is then removed, for example, using oxygen plasma. Then, the conductive layer 1 is formed using a sputtering method or a chemical vapor deposition method.
Openings 22 and 28 are filled with a conductive material to form a conductive layer 30 that is electrically connected to 4.
At the same time, a conductive material is likewise filled into opening 26 to form conductive layer 30. Finally, an auxiliary step for completing the double wave pattern structure is performed.
【０００７】[0007]
【発明が解決しようとする課題】上述の二重波型模様プ
ロセスの場合、写真製版工程およびエッチング工程は、
二回行わなければならない。それ故、製造手順がいっそ
う複雑になり、そのため焦点誤差による問題が起き易く
なる。上述の説明から明らかなように、相互接続を形成
する従来の二重波型模様プロセスは改善する必要があ
る。In the case of the above-described double wave pattern process, the photoengraving step and the etching step are
You have to do it twice. Therefore, the manufacturing procedure becomes more complicated, and thus problems due to focus errors are more likely to occur. As is apparent from the above description, the conventional double wave patterning process for forming interconnects needs to be improved.
【０００８】[0008]
【課題を解決するための手段】従って、本発明は、写真
製版工程およびエッチング工程を、一回行うだけでよ
い、相互接続を形成するための、二重波型模様プロセス
を提供する。従って、製造工程が簡単で、焦点誤差によ
る問題が起こることが少ない。SUMMARY OF THE INVENTION Accordingly, the present invention provides a double wave patterning process for forming interconnects that requires only one photolithographic and etching step. Therefore, the manufacturing process is simple, and problems due to focus errors rarely occur.
【０００９】上記および他の利点を達成するため、また
本発明の目的に従って、本発明は、二重波型模様プロセ
スによる相互接続を形成する方法を提供する。前記方法
は、その上に導電層を有する基板上に酸化層を形成する
いくつかのステップを含む。前記酸化層は、導電層の直
上部に位置する突出領域を持つ。次に、前記酸化層の上
に絶縁層が形成される。その後、化学的機械的研磨工程
のような研磨方法により、前記突出領域内の絶縁層の一
部が除去され、それにより、導電層の上に開口部が形成
される。最後に、製造の最後のステップとして、補助的
工程が行われる。To achieve the above and other advantages, and in accordance with the purpose of the present invention, the present invention provides a method of forming an interconnect by a double wave patterning process. The method includes several steps of forming an oxide layer on a substrate having a conductive layer thereon. The oxide layer has a protruding region located immediately above the conductive layer. Next, an insulating layer is formed on the oxide layer. Then, a portion of the insulating layer in the protruding region is removed by a polishing method such as a chemical mechanical polishing process, thereby forming an opening on the conductive layer. Finally, as a final step in the manufacturing, auxiliary processes are performed.
【００１０】他の方法の場合には、その上に導電層を有
する基板の上に酸化層を形成するためのいくつかのステ
ップを含む。前記酸化層は、導電層の直上部に突出領域
を持つ。次に、前記酸化層の上に絶縁層が形成される。
その後、前記絶縁層上にコーティング層が形成される。
その後、化学的機械的研磨工程のような除去方法によ
り、前記突出領域内のコーティング層および絶縁層の一
部が除去され、それにより、導電層の上に開口部が形成
される。最後に、製造の最後のステップとして、補助的
工程が行われる。[0010] Other methods include several steps for forming an oxide layer on a substrate having a conductive layer thereon. The oxide layer has a protruding region immediately above the conductive layer. Next, an insulating layer is formed on the oxide layer.
Then, a coating layer is formed on the insulating layer.
Thereafter, a part of the coating layer and the insulating layer in the protruding region is removed by a removing method such as a chemical mechanical polishing process, thereby forming an opening on the conductive layer. Finally, as a final step in the manufacturing, auxiliary processes are performed.
【００１１】それ故、本発明は、従来の方法と比較する
と、ホトレジスト塗布工程一回と、現像工程一回を省略
することができるために、製造工程を簡単にすることが
できる。Therefore, according to the present invention, as compared with the conventional method, one photoresist coating step and one development step can be omitted, so that the manufacturing process can be simplified.
【００１２】上述の説明および以下の詳細な説明は例示
としてのものに過ぎず、特許請求の範囲に記載した本発
明を、より詳しく説明するためのものであることを理解
されたい。It is to be understood that both the foregoing description and the following detailed description are exemplary only, and are intended to provide further explanation of the invention as claimed.
【００１３】[0013]
【発明の実施の形態】本発明のいくつかの好適な実施形
態について詳細に説明するが、添付の図面にそのいくつ
かの例を示す。できる限り、同一または類似の部分につ
いては、図面および説明中に同じ参照番号を使用する。BRIEF DESCRIPTION OF THE DRAWINGS Several preferred embodiments of the present invention will be described in detail, some examples of which are illustrated in the accompanying drawings. Wherever possible, the same reference numbers will be used in the drawings and the description for the same or similar parts.
【００１４】図１（Ａ）−（Ｃ）は、本発明の一つの好
適な実施形態の二重波型模様プロセスを使用する金属相
互接続を形成する際のいくつかの製造ステップの進行を
示す断面図である。最初に、図１（Ａ）に示すように、
その上に導電層５３および５４を有する基板５０が供給
される。導電層５４は、他の必要な装置構造体（図示せ
ず）に接続するための手段として使用される。導電層５
３および５４の下には、他の装置構造体間および導電層
間の不必要な電気的接続を防止するための金属層間誘電
体層５２が設けられている。図１（Ａ）の場合、導電層
５４の幅は、導電層５３の幅より広くなっている。FIGS. 1A-1C illustrate the progress of several manufacturing steps in forming a metal interconnect using a double-wave pattern process of one preferred embodiment of the present invention. It is sectional drawing. First, as shown in FIG.
A substrate 50 having conductive layers 53 and 54 thereon is provided. The conductive layer 54 is used as a means for connecting to other necessary device structures (not shown). Conductive layer 5
Beneath 3 and 54 is an intermetal dielectric layer 52 to prevent unnecessary electrical connections between other device structures and between conductive layers. In the case of FIG. 1A, the width of the conductive layer 54 is wider than the width of the conductive layer 53.
【００１５】次に、図１（Ｂ）に示すように、例えば、
高密度プラズマ化学蒸気蒸着（ＨＤＰＣＶＤ）法、また
はプラズマ強化蒸気蒸着法により、導電層５３、５４お
よび基板５０の上に酸化層５６が形成される。ＨＤＰＣ
ＶＤを使用して、基板および導電層上に酸化材を蒸着す
るプロセス中に、その表面上に特徴ある勾配縁部が形成
される。従って、突出領域５７および６１が形成され
る。突出領域６１は、導電層５４上に位置し、一方、突
出領域５７は導電層５３の上に位置する。導電層５４は
導電層５３より広い幅を持っているので、酸化層５６上
の突出領域６１は、突出領域５７より高く大きい。Next, as shown in FIG. 1B, for example,
An oxide layer 56 is formed on the conductive layers 53 and 54 and the substrate 50 by high density plasma chemical vapor deposition (HDPCVD) or plasma enhanced vapor deposition. HDPC
During the process of using VD to deposit an oxidant on a substrate and a conductive layer, characteristic gradient edges are formed on the surface thereof. Accordingly, projecting regions 57 and 61 are formed. The projecting region 61 is located on the conductive layer 54, while the projecting region 57 is located on the conductive layer 53. Since the conductive layer 54 has a wider width than the conductive layer 53, the protruding region 61 on the oxide layer 56 is higher and larger than the protruding region 57.
【００１６】その後、例えば、低圧化学蒸着法により、
酸化層５６上に絶縁層５８が形成される。例えば、絶縁
層５８としては、窒化シリコン層または酸素窒化シリコ
ン層を使用することができる。その断面のプロファイル
は、下の酸化層５６のプロファイルと一致する。Then, for example, by low pressure chemical vapor deposition,
An insulating layer 58 is formed on oxide layer 56. For example, as the insulating layer 58, a silicon nitride layer or a silicon oxynitride layer can be used. The profile of the cross section matches the profile of the oxide layer 56 below.
【００１７】例えば、化学的機械的研磨（ＣＭＰ）法を
使用して、突出領域６１の絶縁層５８の一部を除去し、
開口部５９が形成され、この開口部は酸化層５６を露出
する。突出領域５７の高さは低いので、上述の研磨方法
では、突出領域５７内の絶縁層５８を完全に除去するこ
とはできない。従って、露出した酸化層５６と残留絶縁
層５８の両方は、ほぼ同じ高さのレベルにある。後のス
テップで、例えば、低圧化学蒸着法により、絶縁層５８
および露出酸化層５６の上に酸化層６０が形成され、上
記二つの層を覆う。For example, a part of the insulating layer 58 in the protruding region 61 is removed by using a chemical mechanical polishing (CMP) method.
An opening 59 is formed, which exposes oxide layer 56. Since the height of the protruding region 57 is low, the insulating layer 58 in the protruding region 57 cannot be completely removed by the above-described polishing method. Thus, both the exposed oxide layer 56 and the residual insulating layer 58 are at substantially the same level. In a later step, the insulating layer 58 is formed, for example, by low pressure chemical vapor deposition.
An oxide layer 60 is formed on the exposed oxide layer 56 and covers the above two layers.
【００１８】本発明の一つの大きな特徴は、開口部５９
を形成する目的で、突出領域６１内の絶縁層５８を除去
するために、化学的機械的研磨工程を使用することであ
る。それ故、写真製版工程およびエッチング工程の回数
が一回少なくてすむ。さらに、導電層５３と導電層５４
との間に、複数の、高いまたは低い突出領域が存在する
場合に、高い突出領域内の絶縁層５８だけが除去され、
開口部が形成される。低い突出領域内には開口部は形成
されない。それ故、以降の工程で他の導電層が形成され
た場合、この導電層とその下の導電層との間に不必要な
接触は起こらない。One major feature of the present invention is that the opening 59
Is to use a chemical-mechanical polishing process to remove the insulating layer 58 in the protruding region 61 with the aim of forming Therefore, the number of times of the photomechanical process and the etching process can be reduced by one. Further, the conductive layers 53 and 54
In the case where a plurality of high or low protruding regions are present, only the insulating layer 58 in the high protruding region is removed,
An opening is formed. No opening is formed in the low protruding region. Therefore, when another conductive layer is formed in the subsequent steps, unnecessary contact does not occur between this conductive layer and the conductive layer thereunder.
【００１９】次に、パターン化されたホトレジスト層６
２が、酸化層６０の上に形成される。このホトレジスト
層６２は、開口部５９上の酸化層６０を露出する。さら
に、この露出面積は、開口部５９の大きさより大きい。Next, the patterned photoresist layer 6
2 is formed on the oxide layer 60. The photoresist layer 62 exposes the oxide layer 60 on the opening 59. Further, the exposed area is larger than the size of the opening 59.
【００２０】次に、図１（Ｃ）に示すように、その後、
従来の写真製版技術およびエッチング技術により、酸化
層６０がエッチングされ、その結果、他の開口部６４が
形成される。その後、導電層５４が露出するまで、開口
部５９を通して、酸化層５６のエッチングが継続して行
われる。Next, as shown in FIG.
Oxide layer 60 is etched by conventional photolithography and etching techniques, resulting in another opening 64. Thereafter, etching of oxide layer 56 is continued through opening 59 until conductive layer 54 is exposed.
【００２１】開口部５９および６４を充填する導電層６
８を形成するために、導電材が導入され、そのため導電
層５４が電気的に接続される。例えば、スパッタ法また
は化学蒸着法により、タングステンまたは他の導電材を
導入することにより、導電層６８を形成することができ
る。Conductive layer 6 filling openings 59 and 64
In order to form 8, a conductive material is introduced, so that the conductive layer 54 is electrically connected. For example, the conductive layer 68 can be formed by introducing tungsten or another conductive material by a sputtering method or a chemical vapor deposition method.
【００２２】最後に、二重波型模様構造体製造の、最後
のステップの補助工程が行われる。これら補助工程は、
本発明には直接関係がないので、詳細な説明は省略す
る。Finally, an auxiliary step of the last step in the production of the double corrugated pattern structure is performed. These auxiliary steps are:
Since the present invention is not directly related, detailed description is omitted.
【００２３】要するに、本発明の二重波型模様プロセス
は、突出領域５７および６１を形成する目的で、酸化層
５６および絶縁層５８を形成するために、高密度プラズ
マ化学蒸着法およびプラズマ強化化学蒸着法を使用す
る。その後で、化学的機械的研磨方法により、大きい方
の突出領域６１内の絶縁層５８が除去され、開口部５９
が形成される。それ故、従来の方法と比較すると、写真
製版工程およびエッチン工程の回数が一回少なくてす
む。以下に二重波型模様プロセスを使用する他の製造方
法を説明する。In short, the double corrugation process of the present invention uses high density plasma enhanced chemical vapor deposition and plasma enhanced chemical vapor deposition to form oxide layer 56 and insulating layer 58 for the purpose of forming protruding regions 57 and 61. An evaporation method is used. Thereafter, the insulating layer 58 in the larger protruding region 61 is removed by a chemical mechanical polishing method, and the opening 59 is formed.
Is formed. Therefore, as compared with the conventional method, the number of times of the photoengraving step and the etching step can be reduced by one. Hereinafter, another manufacturing method using the double corrugated pattern process will be described.
【００２４】図１（Ａ）の構造体を形成するために、図
１（Ａ）と同じプロセスが実行される。The same process as in FIG. 1A is performed to form the structure of FIG.
【００２５】図２（Ａ）について説明すると、平らな表
面を形成するために、絶縁層５８上にコーティング層７
０が形成される。このコーティング層７０としては、ホ
トレジスト層や、スピン・オン・ガラス（ＳＯＧ）層、
または同じ特性の任意の他の材料を使用することができ
る。Referring to FIG. 2A, a coating layer 7 is formed on the insulating layer 58 to form a flat surface.
0 is formed. As the coating layer 70, a photoresist layer, a spin-on-glass (SOG) layer,
Or any other material of the same properties can be used.
【００２６】例えば、化学的機械的研磨（ＣＭＰ）法ま
たはエッチング・バック法により、突出領域６１内の絶
縁層５８の一部が除去され、開口部１５９が形成され、
この開口部が酸化層５６を露出する。このエッチング法
は、絶縁層５８およびコーティング層７０に対して、同
じエッチング速度を持つ。突出領域５７の高さが低いの
で、上記研磨工程により突出領域５７内の絶縁層５８を
完全に除去することはできない。従って、露出した酸化
層５６、残留絶縁層５８およびコーティング層７０は、
ほぼ同じ高さのレベルにある。For example, a part of the insulating layer 58 in the protruding region 61 is removed by a chemical mechanical polishing (CMP) method or an etching back method, and an opening 159 is formed.
This opening exposes oxide layer 56. This etching method has the same etching rate for the insulating layer 58 and the coating layer 70. Since the height of the protruding region 57 is low, the insulating layer 58 in the protruding region 57 cannot be completely removed by the above polishing step. Therefore, the exposed oxide layer 56, residual insulating layer 58, and coating layer 70
They are at almost the same level.
【００２７】図２（Ｂ）について説明すると、例えば、
低圧化学蒸着法により、酸化層１６０が形成され、絶縁
層５８、コーティング層７０および露光酸化層５６が覆
われる。次に、パターン化したホトレジスト層１６２
が、酸化層１６０上に形成される。このホトレジスト層
１６２は、開口部１５９上の酸化層１６０を露出する。
さらに、露出面積は開口部１５９の大きさより大きい。Referring to FIG. 2B, for example,
An oxide layer 160 is formed by low pressure chemical vapor deposition, and covers the insulating layer 58, the coating layer 70, and the exposed oxide layer 56. Next, the patterned photoresist layer 162
Is formed on the oxide layer 160. This photoresist layer 162 exposes oxide layer 160 over opening 159.
Further, the exposed area is larger than the size of the opening 159.
【００２８】次に、図２（Ｃ）に示すように、その後、
従来の写真製版技術およびエッチング技術により、酸化
層１６０がエッチングされ、その結果、他の開口部１６
４が形成される。その後、導電層５４が露出するまで、
開口部１５９を通して、酸化層５６のエッチングが継続
して行われる。Next, as shown in FIG.
The oxide layer 160 is etched by conventional photolithography and etching techniques, so that other openings 16 are formed.
4 are formed. Thereafter, until the conductive layer 54 is exposed,
Through the opening 159, the etching of the oxide layer 56 is continuously performed.
【００２９】開口部１５９および１６４を充填する導電
層１６８を形成するために、導電材が導入され、そのた
め導電層５４が電気的に接続される。例えば、スパッタ
法または化学蒸着法により、タングステンまたは他の導
電材を導入することにより、導電層１６８を形成するこ
とができる。In order to form a conductive layer 168 filling openings 159 and 164, a conductive material is introduced so that conductive layer 54 is electrically connected. For example, the conductive layer 168 can be formed by introducing tungsten or another conductive material by a sputtering method or a chemical vapor deposition method.
【００３０】最後に、二重波型模様構造体製造の、最後
のステップの補助工程が行われる。これら補助工程は、
本発明には直接関係がないので、詳細な説明は省略す
る。Finally, an auxiliary step of the last step of manufacturing the double corrugated pattern structure is performed. These auxiliary steps are:
Since the present invention is not directly related, detailed description is omitted.
【００３１】要するに、本発明の二重波型模様プロセス
は、突出領域５７および６４を形成する目的で、酸化層
５６および絶縁層５８を形成するために、高密度プラズ
マ化学蒸着法およびプラズマ強化化学蒸着法を使用す
る。次に、絶縁層５８上にコーティング層７０が形成さ
れる。その後で、化学的機械的研磨方法により、大きい
方の突出領域６１内の絶縁層５８が除去され、開口部１
５９が形成される。それ故、従来の方法と比較すると、
写真製版工程およびエッチン工程の回数が一回少なくて
すむ。In short, the double wave patterning process of the present invention uses high density plasma enhanced chemical vapor deposition and plasma enhanced chemical vapor deposition to form oxide layer 56 and insulating layer 58 for the purpose of forming protruding regions 57 and 64. An evaporation method is used. Next, a coating layer 70 is formed on the insulating layer 58. Thereafter, the insulating layer 58 in the larger protruding region 61 is removed by a chemical mechanical polishing method, and the opening 1 is removed.
59 are formed. Therefore, when compared with the conventional method,
The number of times of the photomechanical process and the etching process can be reduced once.
【００３２】当業者なら理解できると思うが、本発明の
範囲および精神から逸脱することなしに、本発明の構造
体に種々の修正および変更を行うことができる。上述の
説明から明らかなように、本発明の修正または変更が、
特許請求の範囲およびそれに相当するものの範囲に含ま
れる場合には、本発明の範囲に含まれる。As those skilled in the art will appreciate, various modifications and changes may be made in the structure of the present invention without departing from the scope and spirit of the invention. As is apparent from the above description, any modification or change of the present invention
When included in the scope of the claims and the equivalents thereof, they are included in the scope of the present invention.
【図１】本発明の一つの好適な実施形態の、二重波型模
様プロセスを使用する金属相互接続を形成する際の製造
ステップの進行を示す断面図である。FIG. 1 is a cross-sectional view of one preferred embodiment of the present invention illustrating the progress of the manufacturing steps in forming a metal interconnect using a double-wave pattern process.
【図２】本発明の一つの好適な実施形態の、二重波型模
様プロセスを使用する金属相互接続を形成する際の製造
ステップの進行を示す断面図である。FIG. 2 is a cross-sectional view of one preferred embodiment of the present invention illustrating the progress of the manufacturing steps in forming a metal interconnect using a double-wave pattern process.
【図３】従来の二重波型模様プロセスの金属相互接続を
形成する際の製造ステップの進行を示す断面図である。FIG. 3 is a cross-sectional view illustrating the progress of manufacturing steps in forming a metal interconnect in a conventional double-wave pattern process.
５０…基板 ５３…導電層 ５４…導電層 ５６…酸化層 ５７…突出領域 ５８…絶縁層 ５９…開口部 ６０…酸化層 ６１…突出領域 ６４…開口部 ６８…導電層 ７０…コーティング層 １５９…開口部 １６０…酸化層 １６４…開口部 １６８…導電層 50 ... substrate 53 ... conductive layer 54 ... conductive layer 56 ... oxide layer 57 ... protruding region 58 ... insulating layer 59 ... opening 60 ... oxide layer 61 ... protruding region 64 ... opening 68 ... conductive layer 70 ... coating layer 159 ... opening Part 160: oxide layer 164: opening 168: conductive layer
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年５月２７日[Submission date] May 27, 1999
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
Claims (17)
プロセスを使用した半導体装置の製造方法であって、 その上に複数の第一の導電層を有する基板を供給するス
テップと、 高い突出領域と低い突出領域とを有し、この突出領域が
常に前記第一の導電層上に位置するように前記第一の導
電層と前記基板との上に第一の酸化層を形成するステッ
プと、 断面プロファイルが、下にある前記第一の酸化層の波状
プロファイルと一致するように、前記第一の酸化層の上
に絶縁層を形成するステップと、 前記第一の導電層の一つの上に位置するように、前記第
一の酸化層の一部を露出させる第一の開口部を、前記高
い突出領域内の前記絶縁層を除去することにより形成す
るステップと、 前記第一の開口部を有する前記絶縁層の上に、第二の酸
化層を形成するステップと、 前記第一の開口部と、前記第一の導電層の一つとを露出
する第二の開口部を形成するために、前記第二の酸化層
および前記第一の酸化層をパターン化するステップと、 露出された前記第一の導電層との電気的な接続を行うた
めに、前記第一の開口部と前記第二の開口部とを充填す
る第二の導電層を形成するステップとを含むことを特徴
とする製造方法。1. A method of manufacturing a semiconductor device using a double-wave pattern process for forming an interconnect, comprising: providing a substrate having a plurality of first conductive layers thereon. Forming a first oxide layer on the first conductive layer and the substrate, having a protruding region and a low protruding region, such that the protruding region is always located on the first conductive layer. Forming an insulating layer on the first oxide layer such that a cross-sectional profile matches the wavy profile of the underlying first oxide layer; one of the first conductive layers Forming a first opening exposing a portion of the first oxide layer by removing the insulating layer in the high protruding region so as to be located above the first opening; A second oxide layer on the insulating layer having a portion. Forming, the first opening, the second oxide layer and the first oxide layer to form a second opening exposing one of the first conductive layer Patterning and forming a second conductive layer filling the first opening and the second opening to make an electrical connection with the exposed first conductive layer. And a manufacturing method.
一の酸化層を形成するステップが、高密度プラズマ化学
蒸着法を含むことを特徴とする方法。2. The method of claim 1, wherein forming the first oxide layer comprises high density plasma enhanced chemical vapor deposition.
縁層を形成するステップが、窒化シリコンを蒸着するス
テップを含むことを特徴とする方法。3. The method of claim 1, wherein forming the insulating layer comprises depositing silicon nitride.
い突出領域内の前記絶縁層を除去するステップが、化学
的機械的研磨方法を含むことを特徴とする方法。4. The method according to claim 1, wherein removing the insulating layer in the high overhang region comprises a chemical mechanical polishing method.
二の酸化層および前記第一の酸化層をパターン化するス
テップが、写真製版工程およびエッチング工程を含むこ
とを特徴とする方法。5. The method of claim 1, wherein patterning the second oxide layer and the first oxide layer comprises photolithography and etching.
い突出領域内の前記絶縁層を除去するステップが、前記
低い突出領域内の前記絶縁層を保持するステップを含む
ことを特徴とする方法。6. The method of claim 1, wherein removing the insulating layer in the high protruding region includes retaining the insulating layer in the low protruding region. .
プロセスを使用した半導体装置の製造方法であって、 その上に複数の第一の導電層を有する基板を供給するス
テップと、 高い突出領域および低い突出領域を持つ第一の酸化層を
形成し、その後で、前記第一の導電層と前記基板との上
に絶縁層を形成することにより、前記第一の酸化層の前
記高い突出領域又は前記低い突出領域が常に前記第一の
導電層上に位置するように形成するステップと、 前記第一の酸化層と前記絶縁層との上にコーティング層
を形成するステップと、 第一の開口部が前記第一の導電層の一つの上に位置する
ように、前記第一の酸化層の一部を露出させて前記第一
の開口部を形成するために、前記高い突出領域内の前記
コーティング層と前記絶縁層とを除去するステップと、 前記第一の開口部を有する前記絶縁層の上に、第二の酸
化層を形成するステップと、 前記第一の開口部と前記第一の導電層の一つとを露出さ
せるための第二の開口部を形成するために前記第二の酸
化層および前記第一の酸化層をパターン化するステップ
と、 露出された前記第一の導電層との電気的な接続を行うた
めに、前記第一の開口部と前記第二の開口部とを充填す
る第二の導電層を形成するステップとを含むことを特徴
とする製造方法。7. A method of manufacturing a semiconductor device using a double-wave pattern process for forming an interconnect, comprising: providing a substrate having a plurality of first conductive layers thereon. Forming a first oxide layer having a protruding region and a low protruding region, and then forming an insulating layer on the first conductive layer and the substrate to form the first oxide layer on the first conductive layer and the substrate; Forming a protruding region or the low protruding region so as to always be located on the first conductive layer; forming a coating layer on the first oxide layer and the insulating layer; Forming a first opening by exposing a part of the first oxide layer so that the opening is located on one of the first conductive layers; Removing the coating layer and the insulating layer of Forming a second oxide layer on the insulating layer having the first opening; and exposing the first opening and one of the first conductive layers. Patterning said second oxide layer and said first oxide layer to form a second opening, and making an electrical connection with the exposed first conductive layer. Forming a second conductive layer filling the first opening and the second opening.
一の酸化層を形成するステップが、高密度プラズマ化学
蒸着法を含むことを特徴とする方法。8. The method of claim 7, wherein forming the first oxide layer comprises high density plasma enhanced chemical vapor deposition.
一の酸化層を形成するステップが、プラズマ強化化学蒸
着法を含むことを特徴とする方法。9. The method of claim 7, wherein forming the first oxide layer comprises a plasma enhanced chemical vapor deposition.
絶縁層を形成するステップが、窒化シリコンを蒸着する
ステップを含むことを特徴とする方法。10. The method of claim 7, wherein forming the insulating layer comprises depositing silicon nitride.
高い突出領域内の前記絶縁層を除去するステップが、化
学的機械的研磨方法またはエッチング法を含むことを特
徴とする方法。11. The method of claim 7, wherein removing the insulating layer in the high overhang region comprises a chemical mechanical polishing method or an etching method.
第二の酸化層および前記第一の酸化層をパターン化する
ステップが、写真製版工程およびエッチング工程を含む
ことを特徴とする方法。12. The method of claim 7, wherein patterning the second oxide layer and the first oxide layer comprises photolithography and etching.
高い突出領域内の前記絶縁層を除去するステップが、前
記低い突出領域内の前記コーティング層および前記絶縁
層を保持するステップを含むことを特徴とする方法。13. The method of claim 7, wherein removing the insulating layer in the high protruding region includes retaining the coating layer and the insulating layer in the low protruding region. Features method.
第二の導電層を形成するステップが、タングステン、銅
またはアルミニウムの蒸着を含むことを特徴とする方
法。14. The method of claim 7, wherein forming the second conductive layer comprises depositing tungsten, copper or aluminum.
第二の導電層を形成するステップが、化学蒸着法を含む
ことを特徴とする方法。15. The method according to claim 7, wherein forming the second conductive layer comprises a chemical vapor deposition method.
コーティング層がホトレジスト層を含むことを特徴とす
る方法。16. The method of claim 7, wherein said coating layer comprises a photoresist layer.
コーティング層がスピン・オン・ガラス層を含むことを
特徴とする方法。17. The method of claim 7, wherein said coating layer comprises a spin-on-glass layer.
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