JPH11327903A - Ｉｅｅｅ準拠浮動小数点ユニット - Google Patents
Ｉｅｅｅ準拠浮動小数点ユニットInfo
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- JPH11327903A JPH11327903A JP11032530A JP3253099A JPH11327903A JP H11327903 A JPH11327903 A JP H11327903A JP 11032530 A JP11032530 A JP 11032530A JP 3253099 A JP3253099 A JP 3253099A JP H11327903 A JPH11327903 A JP H11327903A
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- 238000001514 detection method Methods 0.000 claims abstract description 14
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- 238000011161 development Methods 0.000 description 7
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
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Abstract
(57)【要約】 （修正有）
【課題】 ＩＥＥＥ７５４規格準拠の２進浮動小数点計
算を実行する際の変動を可能にするための３通りの別個
のメカニズムを提供する。 【解決手段】 ＦＰＵは、ＩＥＥＥ準拠の２進小数点命
令をハードウェアで実行した場合にミリコード・エミュ
レーションが必要になるような事象を動的に検出する特
殊条件検出器を有する。例外処理ユニットは、トラップ
・ハンドラを呼び出さずに例外条件の結果をトラップす
ることにより、ミリコード・エミュレーションを支援す
る。実行中に例外条件が検出された場合、マスク・ビッ
トがオンである場合、その結果はＦＰＲに書き込まれ、
トラップ・ハンドラが呼び出される。そうではない場
合、デフォルト値が書き込まれ、フラグが設定され、プ
ログラムは実行を続ける。
算を実行する際の変動を可能にするための３通りの別個
のメカニズムを提供する。 【解決手段】 ＦＰＵは、ＩＥＥＥ準拠の２進小数点命
令をハードウェアで実行した場合にミリコード・エミュ
レーションが必要になるような事象を動的に検出する特
殊条件検出器を有する。例外処理ユニットは、トラップ
・ハンドラを呼び出さずに例外条件の結果をトラップす
ることにより、ミリコード・エミュレーションを支援す
る。実行中に例外条件が検出された場合、マスク・ビッ
トがオンである場合、その結果はＦＰＲに書き込まれ、
トラップ・ハンドラが呼び出される。そうではない場
合、デフォルト値が書き込まれ、フラグが設定され、プ
ログラムは実行を続ける。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータおよ
びコンピュータ・システムならびにその浮動小数点ユニ
ットに関し、特にＩＥＥＥ７５４規格による浮動小数点
操作の実行に関し、その規格の変動がハードウェアまた
はハードウェアとミリコードとの組合せと共存できるよ
うにするものである。
びコンピュータ・システムならびにその浮動小数点ユニ
ットに関し、特にＩＥＥＥ７５４規格による浮動小数点
操作の実行に関し、その規格の変動がハードウェアまた
はハードウェアとミリコードとの組合せと共存できるよ
うにするものである。
【０００２】
【従来の技術とその課題】「２進浮動小数点演算に関す
るＩＥＥＥ規格」（ＩＥＥＥ７５４規格）は、特に例外
条件でのトラップ結果の定義が非常に複雑なものになっ
ている。ＩＥＥＥ７５４規格は、単一の実施態様を示し
ているわけではない。たとえば、アンダーフローは、小
ささに関する２通りの定義と、不正確さに関する２通り
の定義に応じて、４通りに定義されている。マイクロプ
ロセッサの開発は、ＩＥＥＥ７５４規格をサポートする
アーキテクチャをまず完成させてから、そのアーキテク
チャをサポートするマイクロプロセッサに取りかからな
ければならないという必要性によって妨げられていた。
るＩＥＥＥ規格」（ＩＥＥＥ７５４規格）は、特に例外
条件でのトラップ結果の定義が非常に複雑なものになっ
ている。ＩＥＥＥ７５４規格は、単一の実施態様を示し
ているわけではない。たとえば、アンダーフローは、小
ささに関する２通りの定義と、不正確さに関する２通り
の定義に応じて、４通りに定義されている。マイクロプ
ロセッサの開発は、ＩＥＥＥ７５４規格をサポートする
アーキテクチャをまず完成させてから、そのアーキテク
チャをサポートするマイクロプロセッサに取りかからな
ければならないという必要性によって妨げられていた。
【０００３】
【課題を解決するための手段】本発明では、ＩＥＥＥ７
５４規格準拠の２進浮動小数点計算を実行する際の変動
を可能にするための３通りの別個のメカニズムを提供す
る。最初の２通りのメカニズムは、ＩＥＥＥ準拠の２進
浮動小数点命令の実行が動的に変動できるようにするも
のである。第３のメカニズムは、特定の命令の実行を静
的に変動させるものである。
５４規格準拠の２進浮動小数点計算を実行する際の変動
を可能にするための３通りの別個のメカニズムを提供す
る。最初の２通りのメカニズムは、ＩＥＥＥ準拠の２進
浮動小数点命令の実行が動的に変動できるようにするも
のである。第３のメカニズムは、特定の命令の実行を静
的に変動させるものである。
【０００４】このアーキテクチャの実行の変動を可能に
する能力により、多様なやり方でマイクロプロセッサの
開発時間を削減することができた。ハードウェアでの実
装エラーは検証プロセスの後期になるまで分からない可
能性があるので、このような実装エラーを検出し、ミリ
コード・エミュレーションを呼び出すためのメカニズム
は、適当な最終修正になり得る。この修正（フィック
ス）は、ハードウェアの作り直しを必要としない。ハー
ドウェアの不正確な実装という希な事象の際にハードウ
ェアがエミュレーションを呼び出すだけであれば、パフ
ォーマンスはそれほど低下しない。
する能力により、多様なやり方でマイクロプロセッサの
開発時間を削減することができた。ハードウェアでの実
装エラーは検証プロセスの後期になるまで分からない可
能性があるので、このような実装エラーを検出し、ミリ
コード・エミュレーションを呼び出すためのメカニズム
は、適当な最終修正になり得る。この修正（フィック
ス）は、ハードウェアの作り直しを必要としない。ハー
ドウェアの不正確な実装という希な事象の際にハードウ
ェアがエミュレーションを呼び出すだけであれば、パフ
ォーマンスはそれほど低下しない。
【０００５】また、マイクロプロセッサの開発時間は、
アーキテクチャとマイクロプロセッサの並行開発を可能
にすることによって削減される。マイクロプロセッサが
ハードウェアを変更せずに機能を変更する能力を有して
いる場合、アーキテクチャの開発を、もはやマイクロプ
ロセッサの開発の前に行う必要はない。
アーキテクチャとマイクロプロセッサの並行開発を可能
にすることによって削減される。マイクロプロセッサが
ハードウェアを変更せずに機能を変更する能力を有して
いる場合、アーキテクチャの開発を、もはやマイクロプ
ロセッサの開発の前に行う必要はない。
【０００６】
【発明の実施の形態】次に本発明をより詳細に説明する
と、図１からわかるように、好ましい実施例で提供する
浮動小数点ユニットＦＰＵは、制御入力およびデータ入
力レジスタと、命令実行の結果をデータ出力を介して浮
動小数点ユニットから記憶ユニットに転送する制御およ
びデータ書込みステージ・レジスタとを有する。浮動小
数点ユニットは、通常、算術計算用の複数のパイプライ
ン・ステージと、１つの正規化ステージと、１つの丸め
ステージとを有し、そのパイプライン・ステージのそれ
ぞれは命令ストリームの処理中に個別の命令を含むこと
ができる。これらのステージは、データおよび制御入力
を受け取って浮動小数点計算を実行するデータフロー・
パイプライン１０内で命令の処理が行われるように規則
正しく接続されている。結果のデータは制御とともにパ
イプラインから出力される。制御出力は、浮動小数点ア
レイ書込みイネーブルおよびアドレス、条件コード、プ
ログラム・ポインタを前進させる完了信号などのアーキ
テクチャ情報を更新するために使用される。
と、図１からわかるように、好ましい実施例で提供する
浮動小数点ユニットＦＰＵは、制御入力およびデータ入
力レジスタと、命令実行の結果をデータ出力を介して浮
動小数点ユニットから記憶ユニットに転送する制御およ
びデータ書込みステージ・レジスタとを有する。浮動小
数点ユニットは、通常、算術計算用の複数のパイプライ
ン・ステージと、１つの正規化ステージと、１つの丸め
ステージとを有し、そのパイプライン・ステージのそれ
ぞれは命令ストリームの処理中に個別の命令を含むこと
ができる。これらのステージは、データおよび制御入力
を受け取って浮動小数点計算を実行するデータフロー・
パイプライン１０内で命令の処理が行われるように規則
正しく接続されている。結果のデータは制御とともにパ
イプラインから出力される。制御出力は、浮動小数点ア
レイ書込みイネーブルおよびアドレス、条件コード、プ
ログラム・ポインタを前進させる完了信号などのアーキ
テクチャ情報を更新するために使用される。
【０００７】次に、開発時のフレキシビリティを可能に
するために、ＩＥＥＥ準拠の２進浮動小数点命令をハー
ドウェアで実行した場合にミリコード・エミュレーショ
ンが必要になるような事象を動的に検出する第１のメカ
ニズムを提供した。このような事象は、浮動小数点ユニ
ットでの命令の実行中に発生する。ミリコードがエミュ
レートできる事象の完全なセットは、ハードウェアの設
計プロセスの初期にあらかじめ決定される。当業者にと
って既知のミリコードは、ＩＢＭのＳ／３９０ＣＭＯＳ
プロセッサ用のＣＩＳＣプロセッサに実装されており、
ミリモード中にマシンが実行するＳ／３９０に適したコ
ード内の高特権サブルーチンである。本発明の場合、浮
動小数点メカニズムは、ミリコードまたは初期プログラ
ム・ロードで設定可能なシステム・レジスタによって制
御される。事象の１つが検出されると、対応するシステ
ム・レジスタ・マスクをチェックして、操作を完了すべ
きかまたは抑止すべきかを判定する。抑止の場合、浮動
小数点は、任意の設計済み機構（ユーザがアクセスでき
る機構）に対するすべての更新を抑止し、擬似例外コー
ドを生成する。次に、この擬似例外コードは、ハードウ
ェア浮動小数点制御ワード（ＦＰＣ）というハードウェ
ア・レジスタにそれを書き込むことにより、トラップ・
ハンドラに渡される。ＩＥＥＥ規格はアーキテクチャに
よっては例外ハンドラと呼ばれるトラップ・ハンドラを
定義しているが、これらの用語は本明細書では同等であ
ることに留意されたい。トラップ・ハンドラは、トラッ
プ・ハンドラまたは例外ハンドラと呼ばれるミリコード
・ルーチンを含むシステム・メモリ領域への分岐を引き
起こす割込み実行信号によって呼び出される。トラップ
・ハンドラは、ハードウェアＦＰＣを読み取り、擬似例
外コードを解釈し、複数の個別命令を使用して浮動小数
点命令をエミュレートするミリコード・ルーチンを呼び
出す。
するために、ＩＥＥＥ準拠の２進浮動小数点命令をハー
ドウェアで実行した場合にミリコード・エミュレーショ
ンが必要になるような事象を動的に検出する第１のメカ
ニズムを提供した。このような事象は、浮動小数点ユニ
ットでの命令の実行中に発生する。ミリコードがエミュ
レートできる事象の完全なセットは、ハードウェアの設
計プロセスの初期にあらかじめ決定される。当業者にと
って既知のミリコードは、ＩＢＭのＳ／３９０ＣＭＯＳ
プロセッサ用のＣＩＳＣプロセッサに実装されており、
ミリモード中にマシンが実行するＳ／３９０に適したコ
ード内の高特権サブルーチンである。本発明の場合、浮
動小数点メカニズムは、ミリコードまたは初期プログラ
ム・ロードで設定可能なシステム・レジスタによって制
御される。事象の１つが検出されると、対応するシステ
ム・レジスタ・マスクをチェックして、操作を完了すべ
きかまたは抑止すべきかを判定する。抑止の場合、浮動
小数点は、任意の設計済み機構（ユーザがアクセスでき
る機構）に対するすべての更新を抑止し、擬似例外コー
ドを生成する。次に、この擬似例外コードは、ハードウ
ェア浮動小数点制御ワード（ＦＰＣ）というハードウェ
ア・レジスタにそれを書き込むことにより、トラップ・
ハンドラに渡される。ＩＥＥＥ規格はアーキテクチャに
よっては例外ハンドラと呼ばれるトラップ・ハンドラを
定義しているが、これらの用語は本明細書では同等であ
ることに留意されたい。トラップ・ハンドラは、トラッ
プ・ハンドラまたは例外ハンドラと呼ばれるミリコード
・ルーチンを含むシステム・メモリ領域への分岐を引き
起こす割込み実行信号によって呼び出される。トラップ
・ハンドラは、ハードウェアＦＰＣを読み取り、擬似例
外コードを解釈し、複数の個別命令を使用して浮動小数
点命令をエミュレートするミリコード・ルーチンを呼び
出す。
【０００８】好ましい実施例によれば、抑止ユニット１
６は、抑止信号の制御下でＦＰＵデータフロー・パイプ
ライン１０の制御出力をゲートするために使用する。抑
止信号は、例外ハンドラ・ユニット２０から供給され
る。抑止信号がアクティブである場合、ＦＰＵデータフ
ロー・パイプライン１０は、設計済み機構を更新するこ
とができない。
６は、抑止信号の制御下でＦＰＵデータフロー・パイプ
ライン１０の制御出力をゲートするために使用する。抑
止信号は、例外ハンドラ・ユニット２０から供給され
る。抑止信号がアクティブである場合、ＦＰＵデータフ
ロー・パイプライン１０は、設計済み機構を更新するこ
とができない。
【０００９】特殊条件の検出は、特殊条件検出ユニット
１４で実行される。このユニットは、無効操作、ゼロに
よる除算、指数オーバフロー、指数アンダーフロー、不
正確な結果など、アーキテクチャによって識別される５
つの例外条件の検出を担当する。また、このユニット
は、他の特殊事前定義事象も検出する。第１の事象は、
１つまたは複数のＮａＮ（非数値）オペランドを有する
３オペランド命令が実行される場合である。第２の事象
は、非正規化入力オペランドを備えた２進拡張乗算、除
算、または平方根命令が実行される場合である。第３の
事象は、結果的に指数オーバフローが発生する２進浮動
小数点命令が実行される場合である。第４の事象は、結
果的に指数アンダーフローが発生する２進浮動小数点命
令が実行される場合である。これらの事象は、ハードウ
ェアで実現するには複雑であるか、エラーが発生しやす
いか、またはアーキテクチャ内で不安定な領域になるも
のであるとあらかじめ決定されている。例外条件および
特殊事象の発生は、例外ハンドラ・ユニット２０に通知
される。
１４で実行される。このユニットは、無効操作、ゼロに
よる除算、指数オーバフロー、指数アンダーフロー、不
正確な結果など、アーキテクチャによって識別される５
つの例外条件の検出を担当する。また、このユニット
は、他の特殊事前定義事象も検出する。第１の事象は、
１つまたは複数のＮａＮ（非数値）オペランドを有する
３オペランド命令が実行される場合である。第２の事象
は、非正規化入力オペランドを備えた２進拡張乗算、除
算、または平方根命令が実行される場合である。第３の
事象は、結果的に指数オーバフローが発生する２進浮動
小数点命令が実行される場合である。第４の事象は、結
果的に指数アンダーフローが発生する２進浮動小数点命
令が実行される場合である。これらの事象は、ハードウ
ェアで実現するには複雑であるか、エラーが発生しやす
いか、またはアーキテクチャ内で不安定な領域になるも
のであるとあらかじめ決定されている。例外条件および
特殊事象の発生は、例外ハンドラ・ユニット２０に通知
される。
【００１０】ディスエーブル・マスク・レジスタ１８
は、特殊条件検出ユニット１４によって特殊事象が検出
されたときに行われるアクションを制御するディスエー
ブル・ビットを含む。ディスエーブル・マスク・レジス
タ１８は、上記の４つの特殊事象に対して１対１で対応
する４つのビットを含む。このレジスタは、システム・
ミリコードによるかまたはレジスタ走査初期設定により
更新することができる。
は、特殊条件検出ユニット１４によって特殊事象が検出
されたときに行われるアクションを制御するディスエー
ブル・ビットを含む。ディスエーブル・マスク・レジス
タ１８は、上記の４つの特殊事象に対して１対１で対応
する４つのビットを含む。このレジスタは、システム・
ミリコードによるかまたはレジスタ走査初期設定により
更新することができる。
【００１１】また、第２のメカニズムも提供した。この
第２のメカニズムは、トラップ・ハンドラを呼び出さず
に例外条件の結果をトラップすることにより、ミリコー
ド・エミュレーションを支援するために使用する。実行
中に例外条件が検出された場合、ＩＥＥＥ７５４規格で
はマスク・ビットの制御下で２通りのアクションを行う
必要がある。マスク・ビットがオンである場合、その結
果はＦＰＲに書き込まれ、トラップ・ハンドラが呼び出
される。そうではない場合、デフォルト値が書き込ま
れ、フラグが設定され、プログラムは実行を続ける。こ
のメカニズムにより、ＩＥＥＥ７５４規格の変形が可能
になる。例外条件が発生した場合、トラップ結果は浮動
小数点レジスタ・アレイに書き込まれ、データ例外コー
ドは設計済みではない、すなわちユーザがアクセスでき
ないデータ例外コード・レジスタに書き込まれ、プログ
ラムは次の逐次命令に前進する。また、このメカニズム
は、ミリコードで設定可能な制御レジスタによって制御
される。
第２のメカニズムは、トラップ・ハンドラを呼び出さず
に例外条件の結果をトラップすることにより、ミリコー
ド・エミュレーションを支援するために使用する。実行
中に例外条件が検出された場合、ＩＥＥＥ７５４規格で
はマスク・ビットの制御下で２通りのアクションを行う
必要がある。マスク・ビットがオンである場合、その結
果はＦＰＲに書き込まれ、トラップ・ハンドラが呼び出
される。そうではない場合、デフォルト値が書き込ま
れ、フラグが設定され、プログラムは実行を続ける。こ
のメカニズムにより、ＩＥＥＥ７５４規格の変形が可能
になる。例外条件が発生した場合、トラップ結果は浮動
小数点レジスタ・アレイに書き込まれ、データ例外コー
ドは設計済みではない、すなわちユーザがアクセスでき
ないデータ例外コード・レジスタに書き込まれ、プログ
ラムは次の逐次命令に前進する。また、このメカニズム
は、ミリコードで設定可能な制御レジスタによって制御
される。
【００１２】したがって、ハードウェアＦＰＣ（浮動小
数点制御ワード）２２は、設計済みＦＰＣ２４のハード
ウェア・バージョンであるレジスタである。これは、例
外条件の場合に行われるアクションを制御するマスク・
ビットを含む。無効操作、ゼロによる除算、指数オーバ
フロー、指数アンダーフロー、不正確な結果という５つ
の例外条件をそれぞれ制御する５つのマスク・ビットＦ
ＰＣ（８〜１２）が存在する。また、アクティブである
場合、トラップ・ハンドラを呼び出さずに例外条件がト
ラップされるような追加のマスク・ビットＦＰＣ（７）
が存在する。最終的な結果はトラップ結果を浮動小数点
レジスタ・アレイに書き込むことであり、データ例外コ
ード（ＤＸＣ）はハードウェアＦＰＣ２２内に置かれ、
プログラム・ポインタは前進する。ハードウェアＦＰＣ
２２は設計済みＦＰＣ２４とは異なることに留意された
い。ハードウェアＦＰＣ２２は、追加の設計済みではな
い例外条件が処理される方法を制御する追加ビットを含
む。ハードウェアＦＰＣ２２は、アーキテクチャで識別
されないビットの組合せを有する。ハードウェアＦＰＣ
２２は、ハードウェアおよびシステム・ミリコードから
のみアクセス可能であり、ユーザからはアクセスできな
い。
数点制御ワード）２２は、設計済みＦＰＣ２４のハード
ウェア・バージョンであるレジスタである。これは、例
外条件の場合に行われるアクションを制御するマスク・
ビットを含む。無効操作、ゼロによる除算、指数オーバ
フロー、指数アンダーフロー、不正確な結果という５つ
の例外条件をそれぞれ制御する５つのマスク・ビットＦ
ＰＣ（８〜１２）が存在する。また、アクティブである
場合、トラップ・ハンドラを呼び出さずに例外条件がト
ラップされるような追加のマスク・ビットＦＰＣ（７）
が存在する。最終的な結果はトラップ結果を浮動小数点
レジスタ・アレイに書き込むことであり、データ例外コ
ード（ＤＸＣ）はハードウェアＦＰＣ２２内に置かれ、
プログラム・ポインタは前進する。ハードウェアＦＰＣ
２２は設計済みＦＰＣ２４とは異なることに留意された
い。ハードウェアＦＰＣ２２は、追加の設計済みではな
い例外条件が処理される方法を制御する追加ビットを含
む。ハードウェアＦＰＣ２２は、アーキテクチャで識別
されないビットの組合せを有する。ハードウェアＦＰＣ
２２は、ハードウェアおよびシステム・ミリコードから
のみアクセス可能であり、ユーザからはアクセスできな
い。
【００１３】設計済みＦＰＣ２４は、設計済み浮動小数
点制御ワードである。これは、ユーザからアクセス可能
であり、システム・ミリコードの制御下で更新される。
点制御ワードである。これは、ユーザからアクセス可能
であり、システム・ミリコードの制御下で更新される。
【００１４】例外ハンドラ・ユニット２０は、ハードウ
ェアＦＰＣ２２およびディスエーブル・マスク・レジス
タ１８に含まれるマスク・ビットの制御下で例外条件お
よび特殊事象を操作する。特殊事象が発生し、対応する
ディスエーブル・マスク・レジスタ・ビットがアクティ
ブである場合、例外ハンドラ・ユニット２０はデータ例
外コード（ＤＸＣ）を生成し、トラップ・ハンドラが呼
び出される。ディスエーブル・マスク・レジスタ１８に
対応する事象の例外コードは、設計済みではなく、実デ
ータ例外を引き起こさないので、擬似例外であると見な
される。トラップ・ハンドラは、擬似例外コードを認識
し、ミリコード・エミュレーション・ルーチンに制御を
移す。５つの例外条件は、ハードウェアＦＰＣ２２のレ
ジスタ・マスク・ビットＦＰＣ（８：１２）によってそ
れぞれマスクされる。マスクされた例外条件が発生する
と、ハードウェアＦＰＣ２２内のＤＸＣコードが設定さ
れる。ＦＰＣ（７）がアクティブである場合、抑止信号
が活動化され、割込み実行信号は活動化されない。ハー
ドウェアＦＰＣ（７）がアクティブではない場合、抑止
信号はアクティブではなく、割込み実行信号はアクティ
ブになる。
ェアＦＰＣ２２およびディスエーブル・マスク・レジス
タ１８に含まれるマスク・ビットの制御下で例外条件お
よび特殊事象を操作する。特殊事象が発生し、対応する
ディスエーブル・マスク・レジスタ・ビットがアクティ
ブである場合、例外ハンドラ・ユニット２０はデータ例
外コード（ＤＸＣ）を生成し、トラップ・ハンドラが呼
び出される。ディスエーブル・マスク・レジスタ１８に
対応する事象の例外コードは、設計済みではなく、実デ
ータ例外を引き起こさないので、擬似例外であると見な
される。トラップ・ハンドラは、擬似例外コードを認識
し、ミリコード・エミュレーション・ルーチンに制御を
移す。５つの例外条件は、ハードウェアＦＰＣ２２のレ
ジスタ・マスク・ビットＦＰＣ（８：１２）によってそ
れぞれマスクされる。マスクされた例外条件が発生する
と、ハードウェアＦＰＣ２２内のＤＸＣコードが設定さ
れる。ＦＰＣ（７）がアクティブである場合、抑止信号
が活動化され、割込み実行信号は活動化されない。ハー
ドウェアＦＰＣ（７）がアクティブではない場合、抑止
信号はアクティブではなく、割込み実行信号はアクティ
ブになる。
【００１５】好ましい実施例は、２進の乗算後減算命令
の操作に関する乗算／減算イネーブル３０の制御を有す
る。アクティブである場合、乗算後減算命令はＯｐ３＜
＝Ｏｐ３−Ｏｐ１・Ｏｐ２を実行する。アクティブでは
ない場合、乗算後減算命令はＯｐ３＜＝Ｏｐ１・Ｏｐ２
−Ｏｐ３を実行する。これにより、最後のメカニズムの
実現が可能になる。このメカニズムは、走査シーケンス
中にのみ設定可能な制御レジスタの制御下で乗算後減算
命令のハードウェア実行を静的に変更する。乗算後減算
命令の機能はＯｐ３＜＝Ｏｐ３−Ｏｐ１・Ｏｐ２または
Ｏｐ３＜＝Ｏｐ１・Ｏｐ２−Ｏｐ３のいずれかにするこ
とができ、Ｏｐ１はオペランド１を表し、Ｏｐ２はオペ
ランド２を表し、Ｏｐ３はオペランド３を表す。この機
能の第１の形式は、ＩＢＭのＳ／３９０ベクトル・アー
キテクチャに実装されており、第２の形式はＰｏｗｅｒ
ＰＣアーキテクチャに実装される。（ＩＢＭ、Ｓ／３９
０、ＰｏｗｅｒＰＣアーキテクチャはすべて本出願人の
商標である。）ＩＥＥＥ７５４規格は乗算／減算を定義
していないが、これはその規格の単純な拡張である。本
発明のメカニズムは、静的再構成により両方の定義を満
足する。
の操作に関する乗算／減算イネーブル３０の制御を有す
る。アクティブである場合、乗算後減算命令はＯｐ３＜
＝Ｏｐ３−Ｏｐ１・Ｏｐ２を実行する。アクティブでは
ない場合、乗算後減算命令はＯｐ３＜＝Ｏｐ１・Ｏｐ２
−Ｏｐ３を実行する。これにより、最後のメカニズムの
実現が可能になる。このメカニズムは、走査シーケンス
中にのみ設定可能な制御レジスタの制御下で乗算後減算
命令のハードウェア実行を静的に変更する。乗算後減算
命令の機能はＯｐ３＜＝Ｏｐ３−Ｏｐ１・Ｏｐ２または
Ｏｐ３＜＝Ｏｐ１・Ｏｐ２−Ｏｐ３のいずれかにするこ
とができ、Ｏｐ１はオペランド１を表し、Ｏｐ２はオペ
ランド２を表し、Ｏｐ３はオペランド３を表す。この機
能の第１の形式は、ＩＢＭのＳ／３９０ベクトル・アー
キテクチャに実装されており、第２の形式はＰｏｗｅｒ
ＰＣアーキテクチャに実装される。（ＩＢＭ、Ｓ／３９
０、ＰｏｗｅｒＰＣアーキテクチャはすべて本出願人の
商標である。）ＩＥＥＥ７５４規格は乗算／減算を定義
していないが、これはその規格の単純な拡張である。本
発明のメカニズムは、静的再構成により両方の定義を満
足する。
【００１６】第１のメカニズムの使用例は、ＮａＮ（非
数値）入力を有する３オペランド命令を処理するケース
である。乗算後減算命令のハードウェア実施態様では、
複数の入力オペランドがＮａＮである場合、データ出力
は入力オペランドの１つに等しくなり、優先順位は通知
ＮａＮである方に与えられ、次にオペランド１、さらに
オペランド２に与えられると想定している。ハードウェ
アが作成された後でアーキテクチャが変更された場合、
ディスエーブル・マスク・レジスタ１８の最上位ビット
をセットすることにより、ハードウェアを指定変更する
ことは容易なことである。特殊条件検出ユニット１４
は、ＮａＮ入力および乗算後加算という３オペランド命
令を検出すると、この特定の事象が発生したことを例外
ハンドラ・ユニット２０に通知する。次に例外ハンドラ
・ユニット２０は、システム・ミリコードまたは初期プ
ログラム・ロードによって１という値に設定されたディ
スエーブル・マスク・ビット・レジスタ１８のビット０
を調査する。このビットが０という値を有する場合、ハ
ードウェアで通常実行が行われるはずであるが、このビ
ットは１になっているので、抑止信号が抑止ユニット１
６に送られ、１６進の８３というデータ例外コードがハ
ードウェアＦＰＣ２２に書き込まれ、割込み実行信号が
命令ユニットに送られて、例外ハンドラ・ルーチンに分
岐する。このルーチンは、データ例外コードを調査し、
ミリコード・ルーチンが一連の単純な命令によって乗算
後加算命令をエミュレートするルーチンに分岐しなけれ
ばならないことをこの固有のＤＸＣコードが示している
と判定する。ルーチンの終わりに、乗算後加算命令を含
む元の命令ストリームに制御が戻される。このようにし
て、一般的な入力の場合にハードウェア・パフォーマン
スが維持されるが、ＮａＮ入力の場合、アーキテクチャ
定義が変更されるかまたはハードウェアにバグが存在す
る場合、ミリコード・ルーチンを呼び出すことができ
る。
数値）入力を有する３オペランド命令を処理するケース
である。乗算後減算命令のハードウェア実施態様では、
複数の入力オペランドがＮａＮである場合、データ出力
は入力オペランドの１つに等しくなり、優先順位は通知
ＮａＮである方に与えられ、次にオペランド１、さらに
オペランド２に与えられると想定している。ハードウェ
アが作成された後でアーキテクチャが変更された場合、
ディスエーブル・マスク・レジスタ１８の最上位ビット
をセットすることにより、ハードウェアを指定変更する
ことは容易なことである。特殊条件検出ユニット１４
は、ＮａＮ入力および乗算後加算という３オペランド命
令を検出すると、この特定の事象が発生したことを例外
ハンドラ・ユニット２０に通知する。次に例外ハンドラ
・ユニット２０は、システム・ミリコードまたは初期プ
ログラム・ロードによって１という値に設定されたディ
スエーブル・マスク・ビット・レジスタ１８のビット０
を調査する。このビットが０という値を有する場合、ハ
ードウェアで通常実行が行われるはずであるが、このビ
ットは１になっているので、抑止信号が抑止ユニット１
６に送られ、１６進の８３というデータ例外コードがハ
ードウェアＦＰＣ２２に書き込まれ、割込み実行信号が
命令ユニットに送られて、例外ハンドラ・ルーチンに分
岐する。このルーチンは、データ例外コードを調査し、
ミリコード・ルーチンが一連の単純な命令によって乗算
後加算命令をエミュレートするルーチンに分岐しなけれ
ばならないことをこの固有のＤＸＣコードが示している
と判定する。ルーチンの終わりに、乗算後加算命令を含
む元の命令ストリームに制御が戻される。このようにし
て、一般的な入力の場合にハードウェア・パフォーマン
スが維持されるが、ＮａＮ入力の場合、アーキテクチャ
定義が変更されるかまたはハードウェアにバグが存在す
る場合、ミリコード・ルーチンを呼び出すことができ
る。
【００１７】本発明の第２のメカニズムの例は、整数へ
の除算という複雑命令の実現にある。この命令は、２つ
の浮動小数点数を除算し、整数の商とその剰余を報告す
る。命令全体はハードウェアで実現するには複雑すぎる
ので、より単純な命令を使用するミリコード・ルーチン
が作成された。商が決定されると、剰余操作は乗算後減
算命令にすぎない。しかし、ルーチンからのトラップを
引き起こさないように、制御されたやり方で乗算後減算
命令を実行する必要がある。剰余がアンダーフローを起
こす可能性があっても、剰余がアンダーフローを起こし
たときにトラップしないよう、整数への除算の操作全体
を定義することができる。メカニズム２は、任意の浮動
小数点命令を実行し、トラップを取らずにトラップ結果
を生成するが、トラップが取られなかったことをハード
ウェアＦＰＣ２２に注記するための手段を提供する。ミ
リコードはこのルーチンに入る際に、トラップを呼び出
さないように、ハードウェアＦＰＣ２２のマスク・ビッ
ト７を１に設定する。アンダーフロー条件を有する乗算
後減算操作が実行された場合、これは、特殊条件検出ユ
ニット１４によって検出され、例外ハンドラ・ユニット
２０に通知される。次にハードウェアＦＰＣ２２のマス
ク・ビット７を調査して、必要なアクションを決定する
ことになる。このビットが０であったなら、割込み実行
信号がアクティブになって例外ハンドラを呼び出し、ア
ンダーフローに対応するデータ例外コード（１６進の１
０）がハードウェアＦＰＣ２２に書き込まれ、例外ハン
ドラ中にデータ例外コードが設計済みＦＰＣ２４に書き
込まれる。しかし、マスク・ビット７は１なので、デー
タ例外コードはハードウェアＦＰＣ２２には書き込まれ
るが、設計済みＦＰＣ２４には決して書き込まれず、割
込み実行信号は非アクティブになる。このため、例外ハ
ンドラ・ルーチンではなく、ミリコード・ルーチン内の
次の命令を実行することができる。
の除算という複雑命令の実現にある。この命令は、２つ
の浮動小数点数を除算し、整数の商とその剰余を報告す
る。命令全体はハードウェアで実現するには複雑すぎる
ので、より単純な命令を使用するミリコード・ルーチン
が作成された。商が決定されると、剰余操作は乗算後減
算命令にすぎない。しかし、ルーチンからのトラップを
引き起こさないように、制御されたやり方で乗算後減算
命令を実行する必要がある。剰余がアンダーフローを起
こす可能性があっても、剰余がアンダーフローを起こし
たときにトラップしないよう、整数への除算の操作全体
を定義することができる。メカニズム２は、任意の浮動
小数点命令を実行し、トラップを取らずにトラップ結果
を生成するが、トラップが取られなかったことをハード
ウェアＦＰＣ２２に注記するための手段を提供する。ミ
リコードはこのルーチンに入る際に、トラップを呼び出
さないように、ハードウェアＦＰＣ２２のマスク・ビッ
ト７を１に設定する。アンダーフロー条件を有する乗算
後減算操作が実行された場合、これは、特殊条件検出ユ
ニット１４によって検出され、例外ハンドラ・ユニット
２０に通知される。次にハードウェアＦＰＣ２２のマス
ク・ビット７を調査して、必要なアクションを決定する
ことになる。このビットが０であったなら、割込み実行
信号がアクティブになって例外ハンドラを呼び出し、ア
ンダーフローに対応するデータ例外コード（１６進の１
０）がハードウェアＦＰＣ２２に書き込まれ、例外ハン
ドラ中にデータ例外コードが設計済みＦＰＣ２４に書き
込まれる。しかし、マスク・ビット７は１なので、デー
タ例外コードはハードウェアＦＰＣ２２には書き込まれ
るが、設計済みＦＰＣ２４には決して書き込まれず、割
込み実行信号は非アクティブになる。このため、例外ハ
ンドラ・ルーチンではなく、ミリコード・ルーチン内の
次の命令を実行することができる。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１９】（１）複数のパイプライン・ステージを有
する浮動小数点ユニット・データフロー・パイプライン
を含み、それぞれのパイプライン・ステージが前記デー
タフロー・パイプライン内の命令ストリームの処理中に
個々の命令を含むことができ、前記データフロー・パイ
プラインが浮動小数点計算を実行するためのデータおよ
び命令を受け取るためのデータ入力および制御入力なら
びに出力を有する、コンピュータ・システム用の浮動小
数点ユニット（ＦＰＵ）であって、結果のデータは、浮
動小数点アレイ書込みイネーブルおよびアドレス、条件
コード、ならびに前記浮動小数点ユニット用のプログラ
ム・ポインタを前進させる完了信号を含むアーキテクチ
ャ情報を更新するために使用される制御出力とともに前
記パイプラインから出力され、前記浮動小数点ユニット
内での前記命令の実行中に発生する事象のうち、ＩＥＥ
Ｅ準拠の２進浮動小数点命令のハードウェア実行がミリ
コード・エミュレーションを必要とするような事象を動
的に検出するための特殊条件検出ユニットをさらに含
み、前記特殊条件検出ユニットはミリコードで設定可能
かまたは初期プログラム・ロードで設定可能なシステム
・レジスタによって制御され、事象の１つが検出される
と、対応するシステム・レジスタ・マスクが例外ハンド
ラ・ユニットによってチェックされ、操作を完了すべき
かまたは抑止すべきかを判定する、浮動小数点ユニッ
ト。 （２）操作を抑止すべき場合、前記例外ハンドラ・ユニ
ットによって供給される抑止信号の制御下で、前記デー
タフロー・パイプラインの前記制御出力をゲートする一
方、設計済み機構に対するすべての更新を抑止し、擬似
例外コードを生成する抑止ユニットをさらに含む、上記
（１）に記載の浮動小数点ユニット。 （３）前記擬似例外コードが浮動小数点トラップ・ハン
ドラに渡され、該ハンドラが前記擬似例外コードを解釈
し、複数の個別命令を使用して前記命令をエミュレート
するミリコード・ルーチンを呼び出す、上記（２）に記
載の浮動小数点ユニット。 （４）前記抑止信号がアクティブである場合、前記デー
タフロー・パイプラインはいかなる設計済み機構も更新
することができない、上記（３）に記載の浮動小数点ユ
ニット。 （５）前記特殊条件検出ユニットは、アーキテクチャに
よって識別される例外条件の他に、１つまたは複数のＮ
ａＮ（非数値）オペランドを有する３オペランド命令が
実行される第１の特殊事象と、非正規化入力オペランド
を備えた２進拡張乗算、除算、または平方根命令が実行
される第２の特殊事象と、結果的に指数オーバフローが
発生する２進浮動小数点命令が実行される第３の特殊事
象と、結果的に指数アンダーフローが発生する２進浮動
小数点命令が実行される第４の特殊事象とを含む他の特
殊事前定義事象も検出する、上記（３）に記載の浮動小
数点ユニット。 （６）前記特殊事象の発生が前記例外ハンドラ・ユニッ
トに通知される、上記（５）に記載の浮動小数点ユニッ
ト（ＦＰＵ）。 （７）ディスエーブル・マスク・レジスタが、前記特殊
条件検出ユニットによって特殊事象が検出されたときに
行われるアクションを制御するディスエーブル・ビット
を含み、前記ディスエーブル・マスク・レジスタが、前
記事前定義事象に対して１対１で対応する４つのビット
を含み、前記ディスエーブル・マスク・レジスタが、シ
ステム・ミリコードによるかまたはレジスタ走査初期設
定により更新される、上記（５）に記載の浮動小数点ユ
ニット。 （８）例外条件の場合に行われるアクションを制御する
制御マスク・ビットを含むハードウェア浮動小数点制御
ワード・レジスタをさらに含む、上記（５）に記載の浮
動小数点ユニット。 （９）無効操作、ゼロによる除算、指数オーバフロー、
指数アンダーフロー、不正確な結果という５つの例外条
件をそれぞれ制御する５つの制御マスク・ビットが存在
する、上記（８）に記載の浮動小数点ユニット。 （１０）アクティブである場合、浮動小数点トラップ・
ハンドラを呼び出さずに例外条件がトラップされるよう
な追加の制御マスク・ビットが存在する、上記（９）に
記載の浮動小数点ユニット。 （１１）トラップ結果を浮動小数点レジスタ・アレイに
書き込むために、データ例外コードが前記ハードウェア
浮動小数点制御ワード・レジスタ内に置かれ、前記浮動
小数点プログラム・ポインタが前進する、上記（１０）
に記載の浮動小数点ユニット。 （１２）前記ハードウェア浮動小数点制御ワード・レジ
スタは、設計済みではない追加の例外条件が処理される
方法を制御する追加ビットを含み、前記浮動小数点アー
キテクチャで識別されないビットの組合せを有する点で
設計済み浮動小数点制御ワードとは異なり、前記ハード
ウェア浮動小数点制御ワード・レジスタは、ハードウェ
アおよびシステム・ミリコードからのみアクセス可能で
あって、ユーザからはアクセスできない、上記（５）に
記載の浮動小数点ユニット。 （１３）前記設計済み浮動小数点制御ワードはユーザか
らアクセス可能であり、前記システム・ミリコードの制
御下で更新される、上記（１２）に記載の浮動小数点ユ
ニット。 （１４）前記例外ハンドラ・ユニットは、前記ハードウ
ェア浮動小数点制御ワード・レジスタおよび前記ディス
エーブル・マスク・レジスタに含まれる前記マスク・ビ
ットの制御下で前記例外条件および特殊事象を操作し、
もし特殊事象が発生して、対応するディスエーブル・マ
スク・レジスタ・ビットがアクティブである場合、前記
例外ハンドラ・ユニットはデータ例外コードを生成し、
前記トラップ・ハンドラが呼び出される、上記（１３）
に記載の浮動小数点ユニット。 （１５）前記ディスエーブル・マスク・レジスタに対応
する事象の例外コードが、擬似例外であると見なされ、
設計済みではなく、実データ例外を引き起こさない、上
記（１４）に記載の浮動小数点ユニット。 （１６）前記トラップ・ハンドラは擬似例外コードを認
識したとき、ミリコード・エミュレーション・ルーチン
に制御を移す、上記（１４）に記載の浮動小数点ユニッ
ト。 （１７）例外条件が前記ハードウェア浮動小数点制御ワ
ード・レジスタのレジスタ・マスク・ビットによってマ
スクされ、マスクされた例外条件が発生すると、前記ハ
ードウェア浮動小数点制御ワード・レジスタ内のデータ
例外コードが設定され、特定の抑止マスク・ビットがア
クティブである場合、前記抑止信号が活動化され、割込
み実行信号は活動化されないが、前記特定の抑止ビット
がアクティブではない場合、前記抑止信号はアクティブ
ではなく、前記割込み実行信号はアクティブになる、上
記（１４）に記載の浮動小数点ユニット。 （１８）乗算後減算命令の操作のために前記データフロ
ー・パイプラインに走査データを入力するように結合さ
れた乗算／減算イネーブル制御レジスタが設けられ、ア
クティブである場合、前記乗算後減算命令がＯｐ３＜＝
Ｏｐ３−Ｏｐ１・Ｏｐ２を実行するが（Ｏｐ１はオペラ
ンド１を表し、Ｏｐ２はオペランド２を表し、Ｏｐ３は
オペランド３を表す）、アクティブではない場合、前記
乗算後減算命令がＯｐ３＜＝Ｏｐ１・Ｏｐ２−Ｏｐ３を
実行する、上記（５）に記載の浮動小数点ユニット。 （１９）走査シーケンス中にのみ設定可能な前記乗算／
減算イネーブル制御レジスタの制御下で前記乗算後減算
命令の実行が静的に変更される、上記（１８）に記載の
浮動小数点ユニット。
する浮動小数点ユニット・データフロー・パイプライン
を含み、それぞれのパイプライン・ステージが前記デー
タフロー・パイプライン内の命令ストリームの処理中に
個々の命令を含むことができ、前記データフロー・パイ
プラインが浮動小数点計算を実行するためのデータおよ
び命令を受け取るためのデータ入力および制御入力なら
びに出力を有する、コンピュータ・システム用の浮動小
数点ユニット（ＦＰＵ）であって、結果のデータは、浮
動小数点アレイ書込みイネーブルおよびアドレス、条件
コード、ならびに前記浮動小数点ユニット用のプログラ
ム・ポインタを前進させる完了信号を含むアーキテクチ
ャ情報を更新するために使用される制御出力とともに前
記パイプラインから出力され、前記浮動小数点ユニット
内での前記命令の実行中に発生する事象のうち、ＩＥＥ
Ｅ準拠の２進浮動小数点命令のハードウェア実行がミリ
コード・エミュレーションを必要とするような事象を動
的に検出するための特殊条件検出ユニットをさらに含
み、前記特殊条件検出ユニットはミリコードで設定可能
かまたは初期プログラム・ロードで設定可能なシステム
・レジスタによって制御され、事象の１つが検出される
と、対応するシステム・レジスタ・マスクが例外ハンド
ラ・ユニットによってチェックされ、操作を完了すべき
かまたは抑止すべきかを判定する、浮動小数点ユニッ
ト。 （２）操作を抑止すべき場合、前記例外ハンドラ・ユニ
ットによって供給される抑止信号の制御下で、前記デー
タフロー・パイプラインの前記制御出力をゲートする一
方、設計済み機構に対するすべての更新を抑止し、擬似
例外コードを生成する抑止ユニットをさらに含む、上記
（１）に記載の浮動小数点ユニット。 （３）前記擬似例外コードが浮動小数点トラップ・ハン
ドラに渡され、該ハンドラが前記擬似例外コードを解釈
し、複数の個別命令を使用して前記命令をエミュレート
するミリコード・ルーチンを呼び出す、上記（２）に記
載の浮動小数点ユニット。 （４）前記抑止信号がアクティブである場合、前記デー
タフロー・パイプラインはいかなる設計済み機構も更新
することができない、上記（３）に記載の浮動小数点ユ
ニット。 （５）前記特殊条件検出ユニットは、アーキテクチャに
よって識別される例外条件の他に、１つまたは複数のＮ
ａＮ（非数値）オペランドを有する３オペランド命令が
実行される第１の特殊事象と、非正規化入力オペランド
を備えた２進拡張乗算、除算、または平方根命令が実行
される第２の特殊事象と、結果的に指数オーバフローが
発生する２進浮動小数点命令が実行される第３の特殊事
象と、結果的に指数アンダーフローが発生する２進浮動
小数点命令が実行される第４の特殊事象とを含む他の特
殊事前定義事象も検出する、上記（３）に記載の浮動小
数点ユニット。 （６）前記特殊事象の発生が前記例外ハンドラ・ユニッ
トに通知される、上記（５）に記載の浮動小数点ユニッ
ト（ＦＰＵ）。 （７）ディスエーブル・マスク・レジスタが、前記特殊
条件検出ユニットによって特殊事象が検出されたときに
行われるアクションを制御するディスエーブル・ビット
を含み、前記ディスエーブル・マスク・レジスタが、前
記事前定義事象に対して１対１で対応する４つのビット
を含み、前記ディスエーブル・マスク・レジスタが、シ
ステム・ミリコードによるかまたはレジスタ走査初期設
定により更新される、上記（５）に記載の浮動小数点ユ
ニット。 （８）例外条件の場合に行われるアクションを制御する
制御マスク・ビットを含むハードウェア浮動小数点制御
ワード・レジスタをさらに含む、上記（５）に記載の浮
動小数点ユニット。 （９）無効操作、ゼロによる除算、指数オーバフロー、
指数アンダーフロー、不正確な結果という５つの例外条
件をそれぞれ制御する５つの制御マスク・ビットが存在
する、上記（８）に記載の浮動小数点ユニット。 （１０）アクティブである場合、浮動小数点トラップ・
ハンドラを呼び出さずに例外条件がトラップされるよう
な追加の制御マスク・ビットが存在する、上記（９）に
記載の浮動小数点ユニット。 （１１）トラップ結果を浮動小数点レジスタ・アレイに
書き込むために、データ例外コードが前記ハードウェア
浮動小数点制御ワード・レジスタ内に置かれ、前記浮動
小数点プログラム・ポインタが前進する、上記（１０）
に記載の浮動小数点ユニット。 （１２）前記ハードウェア浮動小数点制御ワード・レジ
スタは、設計済みではない追加の例外条件が処理される
方法を制御する追加ビットを含み、前記浮動小数点アー
キテクチャで識別されないビットの組合せを有する点で
設計済み浮動小数点制御ワードとは異なり、前記ハード
ウェア浮動小数点制御ワード・レジスタは、ハードウェ
アおよびシステム・ミリコードからのみアクセス可能で
あって、ユーザからはアクセスできない、上記（５）に
記載の浮動小数点ユニット。 （１３）前記設計済み浮動小数点制御ワードはユーザか
らアクセス可能であり、前記システム・ミリコードの制
御下で更新される、上記（１２）に記載の浮動小数点ユ
ニット。 （１４）前記例外ハンドラ・ユニットは、前記ハードウ
ェア浮動小数点制御ワード・レジスタおよび前記ディス
エーブル・マスク・レジスタに含まれる前記マスク・ビ
ットの制御下で前記例外条件および特殊事象を操作し、
もし特殊事象が発生して、対応するディスエーブル・マ
スク・レジスタ・ビットがアクティブである場合、前記
例外ハンドラ・ユニットはデータ例外コードを生成し、
前記トラップ・ハンドラが呼び出される、上記（１３）
に記載の浮動小数点ユニット。 （１５）前記ディスエーブル・マスク・レジスタに対応
する事象の例外コードが、擬似例外であると見なされ、
設計済みではなく、実データ例外を引き起こさない、上
記（１４）に記載の浮動小数点ユニット。 （１６）前記トラップ・ハンドラは擬似例外コードを認
識したとき、ミリコード・エミュレーション・ルーチン
に制御を移す、上記（１４）に記載の浮動小数点ユニッ
ト。 （１７）例外条件が前記ハードウェア浮動小数点制御ワ
ード・レジスタのレジスタ・マスク・ビットによってマ
スクされ、マスクされた例外条件が発生すると、前記ハ
ードウェア浮動小数点制御ワード・レジスタ内のデータ
例外コードが設定され、特定の抑止マスク・ビットがア
クティブである場合、前記抑止信号が活動化され、割込
み実行信号は活動化されないが、前記特定の抑止ビット
がアクティブではない場合、前記抑止信号はアクティブ
ではなく、前記割込み実行信号はアクティブになる、上
記（１４）に記載の浮動小数点ユニット。 （１８）乗算後減算命令の操作のために前記データフロ
ー・パイプラインに走査データを入力するように結合さ
れた乗算／減算イネーブル制御レジスタが設けられ、ア
クティブである場合、前記乗算後減算命令がＯｐ３＜＝
Ｏｐ３−Ｏｐ１・Ｏｐ２を実行するが（Ｏｐ１はオペラ
ンド１を表し、Ｏｐ２はオペランド２を表し、Ｏｐ３は
オペランド３を表す）、アクティブではない場合、前記
乗算後減算命令がＯｐ３＜＝Ｏｐ１・Ｏｐ２−Ｏｐ３を
実行する、上記（５）に記載の浮動小数点ユニット。 （１９）走査シーケンス中にのみ設定可能な前記乗算／
減算イネーブル制御レジスタの制御下で前記乗算後減算
命令の実行が静的に変更される、上記（１８）に記載の
浮動小数点ユニット。
【図１】好ましい実施例の概要を示す概略図であり、特
に浮動小数点ユニット・データフロー・パイプラインと
例外ハンドラ・ユニットとの対話を示す図である。
に浮動小数点ユニット・データフロー・パイプラインと
例外ハンドラ・ユニットとの対話を示す図である。
１０ ＦＰＵデータフロー・パイプライン １４ 特殊条件検出ユニット １６ 抑止ユニット １８ ディスエーブル・マスク・レジスタ ２０ 例外ハンドラ・ユニット ２２ ハードウェアＦＰＣ ２４ 設計済みＦＰＣ ３０ 乗算／減算イネーブル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・フラゼル・マックマニガル アメリカ合衆国12571 ニューヨーク州レ ッドフック ウェスト・バード・アベニュ ー ７ (72)発明者 マーク・スティーブン・ファレル アメリカ合衆国12569 ニューヨーク州プ レザント・バレー アール・ディー４ ボ ックス411
Claims (19)
- 【請求項１】複数のパイプライン・ステージを有する浮
動小数点ユニット・データフロー・パイプラインを含
み、それぞれのパイプライン・ステージが前記データフ
ロー・パイプライン内の命令ストリームの処理中に個々
の命令を含むことができ、前記データフロー・パイプラ
インが浮動小数点計算を実行するためのデータおよび命
令を受け取るためのデータ入力および制御入力ならびに
出力を有する、コンピュータ・システム用の浮動小数点
ユニット（ＦＰＵ）であって、結果のデータは、浮動小
数点アレイ書込みイネーブルおよびアドレス、条件コー
ド、ならびに前記浮動小数点ユニット用のプログラム・
ポインタを前進させる完了信号を含むアーキテクチャ情
報を更新するために使用される制御出力とともに前記パ
イプラインから出力され、前記浮動小数点ユニット内で
の前記命令の実行中に発生する事象のうち、ＩＥＥＥ準
拠の２進浮動小数点命令のハードウェア実行がミリコー
ド・エミュレーションを必要とするような事象を動的に
検出するための特殊条件検出ユニットをさらに含み、前
記特殊条件検出ユニットはミリコードで設定可能かまた
は初期プログラム・ロードで設定可能なシステム・レジ
スタによって制御され、事象の１つが検出されると、対
応するシステム・レジスタ・マスクが例外ハンドラ・ユ
ニットによってチェックされ、操作を完了すべきかまた
は抑止すべきかを判定する、浮動小数点ユニット。 - 【請求項２】操作を抑止すべき場合、前記例外ハンドラ
・ユニットによって供給される抑止信号の制御下で、前
記データフロー・パイプラインの前記制御出力をゲート
する一方、設計済み機構に対するすべての更新を抑止
し、擬似例外コードを生成する抑止ユニットをさらに含
む、請求項１に記載の浮動小数点ユニット。 - 【請求項３】前記擬似例外コードが浮動小数点トラップ
・ハンドラに渡され、該ハンドラが前記擬似例外コード
を解釈し、複数の個別命令を使用して前記命令をエミュ
レートするミリコード・ルーチンを呼び出す、請求項２
に記載の浮動小数点ユニット。 - 【請求項４】前記抑止信号がアクティブである場合、前
記データフロー・パイプラインはいかなる設計済み機構
も更新することができない、請求項３に記載の浮動小数
点ユニット。 - 【請求項５】前記特殊条件検出ユニットは、アーキテク
チャによって識別される例外条件の他に、１つまたは複
数のＮａＮ（非数値）オペランドを有する３オペランド
命令が実行される第１の特殊事象と、非正規化入力オペ
ランドを備えた２進拡張乗算、除算、または平方根命令
が実行される第２の特殊事象と、結果的に指数オーバフ
ローが発生する２進浮動小数点命令が実行される第３の
特殊事象と、結果的に指数アンダーフローが発生する２
進浮動小数点命令が実行される第４の特殊事象とを含む
他の特殊事前定義事象も検出する、請求項３に記載の浮
動小数点ユニット。 - 【請求項６】前記特殊事象の発生が前記例外ハンドラ・
ユニットに通知される、請求項５に記載の浮動小数点ユ
ニット（ＦＰＵ）。 - 【請求項７】ディスエーブル・マスク・レジスタが、前
記特殊条件検出ユニットによって特殊事象が検出された
ときに行われるアクションを制御するディスエーブル・
ビットを含み、前記ディスエーブル・マスク・レジスタ
が、前記事前定義事象に対して１対１で対応する４つの
ビットを含み、前記ディスエーブル・マスク・レジスタ
が、システム・ミリコードによるかまたはレジスタ走査
初期設定により更新される、請求項５に記載の浮動小数
点ユニット。 - 【請求項８】例外条件の場合に行われるアクションを制
御する制御マスク・ビットを含むハードウェア浮動小数
点制御ワード・レジスタをさらに含む、請求項５に記載
の浮動小数点ユニット。 - 【請求項９】無効操作、ゼロによる除算、指数オーバフ
ロー、指数アンダーフロー、不正確な結果という５つの
例外条件をそれぞれ制御する５つの制御マスク・ビット
が存在する、請求項８に記載の浮動小数点ユニット。 - 【請求項１０】アクティブである場合、浮動小数点トラ
ップ・ハンドラを呼び出さずに例外条件がトラップされ
るような追加の制御マスク・ビットが存在する、請求項
９に記載の浮動小数点ユニット。 - 【請求項１１】トラップ結果を浮動小数点レジスタ・ア
レイに書き込むために、データ例外コードが前記ハード
ウェア浮動小数点制御ワード・レジスタ内に置かれ、前
記浮動小数点プログラム・ポインタが前進する、請求項
１０に記載の浮動小数点ユニット。 - 【請求項１２】前記ハードウェア浮動小数点制御ワード
・レジスタは、設計済みではない追加の例外条件が処理
される方法を制御する追加ビットを含み、前記浮動小数
点アーキテクチャで識別されないビットの組合せを有す
る点で設計済み浮動小数点制御ワードとは異なり、前記
ハードウェア浮動小数点制御ワード・レジスタは、ハー
ドウェアおよびシステム・ミリコードからのみアクセス
可能であって、ユーザからはアクセスできない、請求項
５に記載の浮動小数点ユニット。 - 【請求項１３】前記設計済み浮動小数点制御ワードはユ
ーザからアクセス可能であり、前記システム・ミリコー
ドの制御下で更新される、請求項１２に記載の浮動小数
点ユニット。 - 【請求項１４】前記例外ハンドラ・ユニットは、前記ハ
ードウェア浮動小数点制御ワード・レジスタおよび前記
ディスエーブル・マスク・レジスタに含まれる前記マス
ク・ビットの制御下で前記例外条件および特殊事象を操
作し、もし特殊事象が発生して、対応するディスエーブ
ル・マスク・レジスタ・ビットがアクティブである場
合、前記例外ハンドラ・ユニットはデータ例外コードを
生成し、前記トラップ・ハンドラが呼び出される、請求
項１３に記載の浮動小数点ユニット。 - 【請求項１５】前記ディスエーブル・マスク・レジスタ
に対応する事象の例外コードが、擬似例外であると見な
され、設計済みではなく、実データ例外を引き起こさな
い、請求項１４に記載の浮動小数点ユニット。 - 【請求項１６】前記トラップ・ハンドラは擬似例外コー
ドを認識したとき、ミリコード・エミュレーション・ル
ーチンに制御を移す、請求項１４に記載の浮動小数点ユ
ニット。 - 【請求項１７】例外条件が前記ハードウェア浮動小数点
制御ワード・レジスタのレジスタ・マスク・ビットによ
ってマスクされ、マスクされた例外条件が発生すると、
前記ハードウェア浮動小数点制御ワード・レジスタ内の
データ例外コードが設定され、特定の抑止マスク・ビッ
トがアクティブである場合、前記抑止信号が活動化さ
れ、割込み実行信号は活動化されないが、前記特定の抑
止ビットがアクティブではない場合、前記抑止信号はア
クティブではなく、前記割込み実行信号はアクティブに
なる、請求項１４に記載の浮動小数点ユニット。 - 【請求項１８】乗算後減算命令の操作のために前記デー
タフロー・パイプラインに走査データを入力するように
結合された乗算／減算イネーブル制御レジスタが設けら
れ、アクティブである場合、前記乗算後減算命令がＯｐ
３＜＝Ｏｐ３−Ｏｐ１・Ｏｐ２を実行するが（Ｏｐ１は
オペランド１を表し、Ｏｐ２はオペランド２を表し、Ｏ
ｐ３はオペランド３を表す）、アクティブではない場
合、前記乗算後減算命令がＯｐ３＜＝Ｏｐ１・Ｏｐ２−
Ｏｐ３を実行する、請求項５に記載の浮動小数点ユニッ
ト。 - 【請求項１９】走査シーケンス中にのみ設定可能な前記
乗算／減算イネーブル制御レジスタの制御下で前記乗算
後減算命令の実行が静的に変更される、請求項１８に記
載の浮動小数点ユニット。
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