JPH1131727A - Semiconductor device - Google Patents
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- JPH1131727A JPH1131727A JP18614097A JP18614097A JPH1131727A JP H1131727 A JPH1131727 A JP H1131727A JP 18614097 A JP18614097 A JP 18614097A JP 18614097 A JP18614097 A JP 18614097A JP H1131727 A JPH1131727 A JP H1131727A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、信頼性評価のため
のテストパターンを備えた半導体装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a test pattern for evaluating reliability.
【０００２】[0002]
【従来の技術】以下、従来の信頼性評価のためのテスト
パターンを備えた半導体装置について説明する。2. Description of the Related Art A conventional semiconductor device having a test pattern for evaluating reliability will be described below.
【０００３】図８は従来のバイア抵抗測定用のテストパ
ターンを備えた半導体装置の断面図である。図８におい
て、５１はシリコン基板、５２は酸化シリコン膜、５３
は幅２μｍ、長さ１０μｍの第１層アルミ系合金配線、
５４は第１層アルミ系合金配線５３上に形成された酸化
シリコン膜、５５は第１層アルミ系合金配線５３と第２
層アルミ系合金配線５６とを電気的に接続する直径０．
５μｍのＷプラグ、５６は幅２μｍ、長さ１０μｍの第
２層アルミ系合金配線、５７は第２層アルミ系合金配線
５６上に形成された酸化シリコン膜である。FIG. 8 is a cross-sectional view of a conventional semiconductor device having a test pattern for measuring via resistance. 8, 51 is a silicon substrate, 52 is a silicon oxide film, 53
Is a first layer aluminum alloy wiring having a width of 2 μm and a length of 10 μm,
Reference numeral 54 denotes a silicon oxide film formed on the first layer aluminum-based alloy wiring 53, and reference numeral 55 denotes a first layer aluminum-based alloy wiring 53 and the second layer.
The diameter of 0 .0 electrically connecting the layer aluminum alloy wiring 56
A 5 μm W plug, 56 is a second layer aluminum alloy wiring of 2 μm width and 10 μm length, and 57 is a silicon oxide film formed on the second layer aluminum alloy wiring 56.
【０００４】図８に示す従来の半導体装置では、酸化シ
リコン膜５４によって互いに絶縁された複数の第１層ア
ルミ系合金配線５３と複数の第２層アルミ系合金配線５
６とはＷプラグ５５を介して電気的に直接接続され、こ
れにより、バイア抵抗測定用のテストパターン５０が構
成されている。このテストパターン５０の抵抗値は、第
１層および第２層アルミ系合金配線５３，５６の抵抗値
とＷプラグ５５の抵抗値とを和したものである。アルミ
系合金配線５３，５６のシート抵抗を１００ｍΩ／□と
し、Ｗプラグ５５の１個あたりの抵抗値を１Ω、Ｗプラ
グ５５の個数を１０００とすると、このテストパターン
５０の抵抗は１５００Ωとなる。このテストパターン５
０の抵抗値の測定値を目標値と比較することにより、製
品のバイア特性異常を検出することができる。In the conventional semiconductor device shown in FIG. 8, a plurality of first-layer aluminum alloy wires 53 and a plurality of second-layer aluminum alloy wires 5 insulated from each other by a silicon oxide film 54 are provided.
6 is electrically connected directly via a W plug 55, thereby forming a test pattern 50 for via resistance measurement. The resistance of the test pattern 50 is the sum of the resistance of the first and second aluminum alloy wiring lines 53 and 56 and the resistance of the W plug 55. Assuming that the sheet resistance of the aluminum alloy wirings 53 and 56 is 100 mΩ / □, the resistance value of each W plug 55 is 1 Ω, and the number of W plugs 55 is 1000, the resistance of the test pattern 50 is 1500 Ω. This test pattern 5
By comparing the measured value of the resistance value of 0 with the target value, it is possible to detect a via characteristic abnormality of the product.
【０００５】[0005]
【発明が解決しようとする課題】近年、半導体装置の集
積度や特性を向上させるために、３層以上の多層配線構
造が広く用いられており、信頼性の高い多層配線を実現
するための技術が求められている。In recent years, in order to improve the degree of integration and characteristics of a semiconductor device, a multilayer wiring structure of three or more layers has been widely used, and a technology for realizing a highly reliable multilayer wiring has been developed. Is required.
【０００６】しかしながら、前記のような従来の半導体
装置では、３層以上の多層配線において用いられる、配
線の上面および下面においてともにプラグに接触した構
造（以下「スタックトバイア構造」と呼ぶ）における、
断線不良の検出が困難であるという問題があった。すな
わち、図８に示すようなテストパターン５０では、配線
の上下のプラグからの応力に起因するプラグの断線現象
を検出することができない。However, in the conventional semiconductor device as described above, a structure used in a multilayer wiring having three or more layers, in which both upper and lower surfaces of the wiring are in contact with a plug (hereinafter referred to as a "stacked via structure"),
There is a problem that it is difficult to detect a disconnection failure. That is, in the test pattern 50 as shown in FIG. 8, the disconnection phenomenon of the plug due to the stress from the plugs above and below the wiring cannot be detected.
【０００７】前記の問題に鑑み、本発明は、信頼性の高
い多層配線を実現するべく、スタックトバイア構造にお
ける断線不良を高い感度で検出可能なテストパターンを
有する半導体装置を提供するものである。In view of the above problems, the present invention provides a semiconductor device having a test pattern capable of detecting a disconnection failure in a stacked via structure with high sensitivity in order to realize a highly reliable multilayer wiring. .
【０００８】[0008]
【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた解決手段は、基板およびこ
の基板上に形成された３層以上の配線層を有する半導体
装置として、前記配線層には信頼性評価のためのテスト
パターンが形成されており、前記テストパターンは、最
上層および最下層以外の配線層における電気的に孤立し
た配線と、前記配線の上面と接触し、前記配線と上層配
線とを電気的に接続する上層側プラグと、前記配線の下
面と接触し、前記配線と下層配線とを電気的に接続する
下層側プラグとを備え、前記上層側および下層側プラグ
は前記配線を挟んで相対向しており、前記配線および上
層側プラグの接触面と前記配線および下層側プラグの接
触面とが基板面の垂直方向からみて少なくとも一部重な
っているものである。Means for Solving the Problems To solve the above-mentioned problems, a solution taken by the invention of claim 1 is a semiconductor device having a substrate and three or more wiring layers formed on the substrate. A test pattern for reliability evaluation is formed on the wiring layer, and the test pattern is in contact with electrically isolated wiring in wiring layers other than the uppermost layer and the lowermost layer, and is in contact with the upper surface of the wiring, An upper-layer plug for electrically connecting the wiring and the upper-layer wiring; and a lower-layer plug for contacting the lower surface of the wiring and electrically connecting the wiring to the lower-layer wiring. The plugs are opposed to each other with the wiring interposed therebetween, and the contact surface between the wiring and the upper plug and the contact surface between the wiring and the lower plug overlap at least partially when viewed from the direction perpendicular to the substrate surface. .
【０００９】請求項１の発明によると、信頼性評価のた
めのテストパターンは、配線の上面および下面において
ともにプラグに接触したスタックトバイア構造を持つた
め、配線の上下プラグからの応力に起因するプラグの断
線現象を高い感度で検出することができる。According to the first aspect of the present invention, since the test pattern for reliability evaluation has a stacked via structure in which both the upper surface and the lower surface of the wiring are in contact with the plug, it is caused by stress from the upper and lower plugs of the wiring. The disconnection phenomenon of the plug can be detected with high sensitivity.
【００１０】そして、請求項２の発明では、前記請求項
１の半導体装置における上層側および下層側プラグのい
ずれか一方は、前記テストパターンに電圧が印加された
とき電流が流れない疑似プラグであるものとする。According to a second aspect of the present invention, one of the upper layer plug and the lower layer plug in the semiconductor device according to the first aspect is a pseudo plug through which no current flows when a voltage is applied to the test pattern. Shall be.
【００１１】請求項２の発明によると、上層側および下
層側プラグのいずれか一方は、テストパターンに電圧が
印加されたとき電流が流れない疑似プラグであるため、
テストパターンの通常時の抵抗値を低く抑えることがで
きるので、プラグに挟まれた部分で発生、成長した空孔
による前記配線の抵抗上昇を高い感度で検出することが
できる。According to the second aspect of the present invention, one of the upper layer plug and the lower layer plug is a pseudo plug through which no current flows when a voltage is applied to the test pattern.
Since the normal resistance value of the test pattern can be kept low, it is possible to detect with high sensitivity the increase in the resistance of the wiring due to the vacancies generated and grown in the portion sandwiched between the plugs.
【００１２】また、請求項３の発明では、前記請求項１
の半導体装置における配線の体積は、１２立方μｍ以上
であるものとする。According to the third aspect of the present invention, the first aspect is provided.
The volume of the wiring in the semiconductor device described above is 12 cubic μm or more.
【００１３】請求項３の発明によると、前記配線の体積
は１２立方μｍ以上であるため、空孔の成長速度が速
く、プラグに挟まれた部分で発生、成長した空孔による
前記配線の抵抗上昇を高い感度で検出することができ
る。According to the third aspect of the present invention, since the volume of the wiring is 12 cubic μm or more, the growth rate of the vacancy is high, and the resistance of the wiring caused by the vacancy generated and grown in the portion sandwiched between the plugs is increased. The rise can be detected with high sensitivity.
【００１４】さらに、請求項４の発明では、前記請求項
１の半導体装置における上層側および下層側プラグの両
方は、前記テストパターンに電圧が印加されたとき電流
が流れない疑似プラグであり、相対向する上層側および
下層側疑似プラグによって疑似プラグ対が形成されてい
るものとする。Further, in the invention according to claim 4, both the upper layer side plug and the lower layer side plug in the semiconductor device according to claim 1 are pseudo plugs through which no current flows when a voltage is applied to the test pattern. It is assumed that a pseudo plug pair is formed by the upper and lower pseudo plugs facing each other.
【００１５】請求項４の発明によると、上層側および下
層側プラグの両方は、テストパターンに電圧が印加され
たとき電流が流れない疑似プラグであるため、テストパ
ターンの通常時の抵抗値を低く抑えることができるの
で、プラグに挟まれた部分で発生、成長した空孔による
配線の抵抗上昇を高い感度で検出することができる。According to the fourth aspect of the present invention, since both the upper layer plug and the lower layer plug are pseudo plugs through which no current flows when a voltage is applied to the test pattern, the normal resistance of the test pattern is reduced. Since it can be suppressed, the resistance increase of the wiring due to the vacancies generated and grown in the portion sandwiched between the plugs can be detected with high sensitivity.
【００１６】そして、請求項５の発明では、前記請求項
４の半導体装置における配線の前記疑似プラグ対と接触
する部分の幅は、前記疑似プラグ対のプラグ径以下であ
るものとする。According to a fifth aspect of the present invention, in the semiconductor device of the fourth aspect, a width of a portion of the wiring contacting the pseudo plug pair is equal to or smaller than a plug diameter of the pseudo plug pair.
【００１７】請求項５の発明によると、前記配線の疑似
プラグ対と接触する部分の幅が前記疑似プラグ対のプラ
グ径以下であるため、ストレスによって配線が断線する
と確実に配線の抵抗値が上昇することになるので、プラ
グに挟まれた部分で発生、成長した空孔による配線の抵
抗上昇を高い感度で検出することができる。According to the fifth aspect of the present invention, since the width of a portion of the wiring contacting the pseudo plug pair is equal to or less than the plug diameter of the pseudo plug pair, if the wiring is disconnected due to stress, the resistance value of the wiring surely increases. Therefore, it is possible to detect with high sensitivity the increase in resistance of the wiring due to the vacancies generated and grown in the portion sandwiched between the plugs.
【００１８】また、請求項６の発明では、前記請求項４
の半導体装置における配線は、複数の疑似プラグ対と接
触しており、前記配線の長手方向における前記疑似プラ
グ対同士の間隔は１０μｍ以上であるものとする。Further, in the invention according to claim 6, in the invention according to claim 4,
In this semiconductor device, the wiring is in contact with a plurality of pseudo plug pairs, and the distance between the pseudo plug pairs in the longitudinal direction of the wiring is 10 μm or more.
【００１９】請求項６の発明によると、疑似プラグ対の
間隔が１０μｍ以上であるため、空孔の成長速度が速
く、プラグに挟まれた部分で発生、成長した空孔による
配線の抵抗上昇を高い感度で検出することができる。According to the sixth aspect of the present invention, since the distance between the pseudo plug pairs is 10 μm or more, the growth speed of the holes is high, and the resistance of the wiring caused by the grown holes generated by the holes between the plugs is reduced. It can be detected with high sensitivity.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施形態に係る半
導体装置について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
【００２１】（第１の実施形態）図１は本発明の第１の
実施形態に係る半導体装置の断面図である。図１におい
て、１はシリコン基板、２は酸化シリコン膜、３は幅２
μｍ、長さ１０μｍの下層配線としての第１層アルミ系
合金配線、４は第１層アルミ系合金配線３上に形成され
た酸化シリコン膜、５は第１層アルミ系合金配線３と後
述する第２層アルミ系合金配線６とを電気的に接続する
直径０．５μｍの下層側プラグとしてのＷプラグ、６は
２μｍ角の配線としての第２層アルミ系合金配線、７は
第２層アルミ系合金配線６上に形成された酸化シリコン
膜、８は第２層アルミ系合金配線６と後述する第３層ア
ルミ系合金配線９とを電気的に接続する直径０．５μｍ
の上層側プラグとしてのＷプラグ、９は幅２μｍ、長さ
１０μｍの上層配線としての第３層アルミ系合金配線、
１０は第３層アルミ系合金配線９上に形成された酸化シ
リコン膜である。また、１１は第２層アルミ系合金配線
６内で発生、成長した空孔である。(First Embodiment) FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, 1 is a silicon substrate, 2 is a silicon oxide film, 3 is a width 2
A first-layer aluminum-based alloy wiring as a lower-layer wiring of μm and a length of 10 μm, 4 is a silicon oxide film formed on the first-layer aluminum-based alloy wiring 3, and 5 is a first-layer aluminum-based alloy wiring 3, which will be described later. W plug as a lower plug of 0.5 μm in diameter electrically connecting the second layer aluminum alloy wiring 6, 6 is a second layer aluminum alloy wiring as a 2 μm square wiring, 7 is a second layer aluminum A silicon oxide film 8 formed on the system-based alloy wiring 6 has a diameter of 0.5 μm for electrically connecting the second-layer aluminum-based alloy wiring 6 to a third-layer aluminum-based alloy wiring 9 described later.
A W plug as an upper layer side plug, 9 a 3 layer aluminum alloy wiring as an upper layer wiring having a width of 2 μm and a length of 10 μm,
Reference numeral 10 denotes a silicon oxide film formed on the third layer aluminum alloy wiring 9. Reference numeral 11 denotes vacancies generated and grown in the second layer aluminum-based alloy wiring 6.
【００２２】図１に示すように、本発明の第１の実施形
態に係る半導体装置では、酸化シリコン膜４，７によっ
て互いに絶縁された複数の第１層アルミ系合金配線３、
複数の第２層アルミ系合金配線６および複数の第３層ア
ルミ系合金配線９は、Ｗプラグ５，８を介して電気的に
直列接続されており、直列接続された第１層アルミ系合
金配線３、第２層アルミ系合金配線６、第３層アルミ系
合金配線９およびＷプラグ５，８によって、信頼性評価
のためのバイア抵抗測定用のテストパターン２１が構成
されている。As shown in FIG. 1, in the semiconductor device according to the first embodiment of the present invention, a plurality of first-layer aluminum-based alloy wires 3 insulated from each other by silicon oxide films 4 and 7 are provided.
The plurality of second-layer aluminum-based alloy wires 6 and the plurality of third-layer aluminum-based alloy wires 9 are electrically connected in series via W plugs 5 and 8, and the first-layer aluminum-based alloy wires connected in series. The wiring 3, the second-layer aluminum-based alloy wiring 6, the third-layer aluminum-based alloy wiring 9, and the W plugs 5 and 8 form a test pattern 21 for measuring a via resistance for reliability evaluation.
【００２３】このテストパターン２１の抵抗値は、各層
のアルミ系合金配線３，６，９の抵抗値と各Ｗプラグ
５，８の抵抗値とを和したものである。各層のアルミ系
合金配線３，６，９のシート抵抗を１００ｍΩ／□、Ｗ
プラグ５，８の１個あたりの抵抗値を１Ω、Ｗプラグ
５、８それぞれの個数を１０００個とすると、テストパ
ターン２１の通常時の抵抗値は２５００Ωとなる。The resistance value of the test pattern 21 is the sum of the resistance values of the aluminum alloy wirings 3, 6, 9 of each layer and the resistance values of the W plugs 5, 8. The sheet resistance of the aluminum alloy wirings 3, 6, and 9 of each layer is 100 mΩ / □, W
Assuming that the resistance value of each of the plugs 5 and 8 is 1Ω and the number of each of the W plugs 5 and 8 is 1000, the normal resistance value of the test pattern 21 is 2500Ω.
【００２４】本実施形態では、テストパターン２１がス
タックトバイア構造を持つため、第２層アルミ系合金配
線６はその上下のＷプラグ５，８から応力を受ける。ス
トレスマイグレーション現象によって第２層アルミ系合
金配線６内に空孔１１が成長すると、これによりテスト
パターン２１の抵抗値が増大するので、テストパターン
２１の抵抗値を測定することによって、プラグ近傍のア
ルミ系合金配線６の断線現象を検出することができる。In this embodiment, since the test pattern 21 has a stacked via structure, the second layer aluminum alloy wiring 6 receives stress from the W plugs 5 and 8 above and below it. When the holes 11 grow in the second-layer aluminum-based alloy wiring 6 due to the stress migration phenomenon, the resistance of the test pattern 21 increases. Therefore, by measuring the resistance of the test pattern 21, the aluminum near the plug is measured. The disconnection phenomenon of the system alloy wiring 6 can be detected.
【００２５】なお、図１では空孔１１がアルミ系合金配
線６の上面に発生する場合を示したが、本実施形態に係
るテストパターン２１の構造では、空孔がアルミ系合金
配線６の下面に発生する場合でも断線現象を検出するこ
とができる。FIG. 1 shows a case where the holes 11 are formed on the upper surface of the aluminum alloy wiring 6. However, in the structure of the test pattern 21 according to this embodiment, the holes are formed on the lower surface of the aluminum alloy wiring 6. In this case, the disconnection phenomenon can be detected.
【００２６】図２は図１に示す本実施形態に係る半導体
装置におけるストレスマイグレーション不良の配線面積
依存性を示すグラフである。ここでは、図１の構造の半
導体装置を２５０℃で１０００時間保存し、テストパタ
ーン２１の抵抗値の上昇率を測定して、上昇率が２０％
以上の場合を不良として不良率を求めた。また条件とし
て、第２層アルミ系合金配線６の面積を１平方μｍから
１００平方μｍまで変化させた。図２において、縦軸は
１０００時間保存後の不良率（％）、横軸は第２層アル
ミ系合金配線６すなわち上面および下面でプラグに接触
する配線の面積（平方μｍ）である。なお、配線の厚み
は０．６μｍとした。FIG. 2 is a graph showing the wiring area dependency of the stress migration failure in the semiconductor device according to the present embodiment shown in FIG. Here, the semiconductor device having the structure shown in FIG. 1 is stored at 250 ° C. for 1000 hours, and the rate of increase in the resistance of the test pattern 21 is measured.
The above case was regarded as defective, and the defect rate was determined. As the condition, the area of the second layer aluminum alloy wiring 6 was changed from 1 square μm to 100 square μm. In FIG. 2, the vertical axis represents the defective rate (%) after storage for 1000 hours, and the horizontal axis represents the area (square μm) of the second-layer aluminum-based alloy wiring 6, that is, the wiring contacting the plug on the upper and lower surfaces. The thickness of the wiring was 0.6 μm.
【００２７】図２に示すように、上面および下面でプラ
グに接触する第２層アルミ系合金配線６の面積が２０平
方μｍ以上のとき、不良が発生している。配線内に生じ
る空孔は配線内の結晶欠陥が集まることによって成長す
る。配線体積が小さい場合には配線内の結晶欠陥がすべ
て集まっても不良に至るような０．５μｍ以上のサイズ
までは空孔は成長しない。図２から分かるように、厚み
が０．６μｍの配線の面積が２０平方μm以上であれ
ば、すなわち配線体積が１２立方μｍ以上であれば、プ
ラグで挟まれた部分で発生、成長した空孔による配線の
抵抗上昇を高い感度で検出することができる。As shown in FIG. 2, when the area of the second-layer aluminum-based alloy wiring 6 in contact with the plug on the upper surface and the lower surface is not less than 20 square μm, a failure has occurred. The vacancies generated in the wiring grow by the collection of crystal defects in the wiring. If the wiring volume is small, no vacancy grows up to a size of 0.5 μm or more, which causes a failure even if all the crystal defects in the wiring are collected. As can be seen from FIG. 2, if the area of the wiring having a thickness of 0.6 μm is not less than 20 square μm, that is, if the wiring volume is not less than 12 cubic μm, the vacancies generated and grown in the portions sandwiched by the plugs Can be detected with high sensitivity.
【００２８】（第２の実施形態）図３は本発明の第２の
実施形態に係る半導体装置の断面図である。図３におい
て、図１と共通の構成要素には同一の符号を付してい
る。ただし、配線としての第２層アルミ系合金配線６Ａ
および上層配線としての第３層アルミ系合金配線９Ａ
は、図１に示す第２層および第３層アルミ系合金配線
６，９とそれぞれ寸法が異なっている。(Second Embodiment) FIG. 3 is a sectional view of a semiconductor device according to a second embodiment of the present invention. 3, the same reference numerals are given to the same components as those in FIG. However, the second layer aluminum alloy wiring 6A as the wiring
And third layer aluminum alloy wiring 9A as upper wiring
Have different dimensions from the second and third aluminum alloy wirings 6 and 9 shown in FIG.
【００２９】図３に示すように、本発明の第２の実施形
態に係る半導体装置では、酸化シリコン膜４によって互
いに絶縁された複数の第１層アルミ系合金配線３と複数
の第２層アルミ系合金配線６ＡとはＷプラグ５を介して
電気的に直列接続されており、直列接続された第１層ア
ルミ系合金配線３、第２層アルミ系合金配線６Ａおよび
Ｗプラグ５、並びに第２層アルミ系合金配線６Ａの上面
に接続されたＷプラグ８および第３層アルミ系合金配線
９Ａによって、信頼性評価のためのバイア抵抗測定用の
テストパターン２２が構成されている。Ｗプラグ８は、
第２層アルミ系合金配線６Ａと接触しているものの、テ
ストパターン２２に電圧が印加されたとき電流が流れな
い疑似プラグとなっており、電気的に孤立した第３層ア
ルミ系合金配線９Ａによって終端されている。As shown in FIG. 3, in the semiconductor device according to the second embodiment of the present invention, a plurality of first-layer aluminum-based alloy wirings 3 and a plurality of second-layer aluminum The first aluminum alloy wiring 3, the second aluminum alloy wiring 6 A and the W plug 5, which are electrically connected to the series alloy wiring 6 </ b> A in series via the W plug 5, are connected in series. The W plug 8 and the third layer aluminum alloy wiring 9A connected to the upper surface of the layer aluminum alloy wiring 6A form a test pattern 22 for measuring via resistance for reliability evaluation. W plug 8
Although it is in contact with the second-layer aluminum-based alloy wiring 6A, it is a pseudo plug in which no current flows when a voltage is applied to the test pattern 22, and is electrically isolated by the third-layer aluminum-based alloy wiring 9A. Is terminated.
【００３０】このテストパターン２２の抵抗値は、第１
層および第２層アルミ系合金配線３，６Ａの抵抗値とＷ
プラグ５の抵抗値とを和したものである。アルミ系合金
配線３，６Ａのシート抵抗を１００ｍΩ／□、Ｗプラグ
５の１個あたりの抵抗値を１Ω、Ｗプラグ５の個数を１
０００個とすると、このテストパターン２２の通常時の
抵抗値は１５００Ωとなる。The resistance value of the test pattern 22 is the first
Values and W of the first and second layer aluminum alloy wirings 3, 6A
This is the sum of the resistance value of the plug 5 and the resistance value. The sheet resistance of the aluminum alloy wirings 3, 6A is 100 mΩ / □, the resistance value per W plug 5 is 1 Ω, and the number of W plugs 5 is 1
If the number is 000, the resistance value of the test pattern 22 at normal time is 1500Ω.
【００３１】本実施形態では、第２層アルミ系合金配線
６Ａはその上面に電気的に孤立したＷプラグ８および第
３層アルミ系合金配線９Ａを持ち、テストパターン２２
はスタックトバイア構造を採るため、第２層アルミ系合
金配線６Ａは上下のＷプラグ５，８から応力をうける。
ストレスマイグレーション現象によって第２層アルミ系
合金配線６Ａ内に空孔１１が成長すると、これによりテ
ストパターン２２の抵抗値が増大するので、テストパタ
ーン２２の抵抗値を測定することによって、プラグ近傍
のアルミ系合金配線６Ａの断線現象を検出することがで
きる。本実施形態では、第１の実施形態に比べて、直列
接続されたＷプラグの数がテストパターン２２において
半減するため、テストパターン２２の通常時における抵
抗値を低く抑えることができるので、検出感度がさらに
高くなる。In this embodiment, the second layer aluminum alloy wiring 6A has a W plug 8 and a third layer aluminum alloy wiring 9A electrically isolated on the upper surface thereof, and the test pattern 22
Has a stacked via structure, the second layer aluminum alloy wiring 6A receives stress from the upper and lower W plugs 5, 8.
When the holes 11 grow in the second-layer aluminum-based alloy wiring 6A due to the stress migration phenomenon, the resistance of the test pattern 22 increases. Therefore, by measuring the resistance of the test pattern 22, the aluminum near the plug is measured. The disconnection phenomenon of the system alloy wiring 6A can be detected. In the present embodiment, the number of W plugs connected in series is halved in the test pattern 22 as compared with the first embodiment, so that the resistance value of the test pattern 22 in the normal state can be suppressed low, and thus the detection sensitivity is reduced. Will be even higher.
【００３２】（第３の実施形態）図４は本発明の第３の
実施形態に係る半導体装置の断面図である。図４におい
て、図１と共通の構成要素には図１と同一の符号を付し
ている。ただし、下層配線としての第１層アルミ系合金
配線３Ｂ、配線としての第２層アルミ系合金配線６Ｂお
よび上層配線としての第３層アルミ系合金配線９Ｂは、
図１に示す第１層、第２層および第３層アルミ系合金配
線３，６，９とそれぞれ寸法が異なっている。(Third Embodiment) FIG. 4 is a sectional view of a semiconductor device according to a third embodiment of the present invention. 4, the same reference numerals as in FIG. 1 denote the same constituent elements as in FIG. However, the first layer aluminum alloy wiring 3B as the lower wiring, the second aluminum alloy wiring 6B as the wiring, and the third aluminum alloy wiring 9B as the upper wiring are:
The dimensions are different from those of the first, second and third layer aluminum-based alloy wirings 3, 6, and 9 shown in FIG.
【００３３】図４に示すように、本発明の第３の実施形
態に係る半導体装置では、酸化シリコン膜７によって互
いに絶縁された複数の第２層アルミ系合金配線６Ｂと複
数の第３層アルミ系合金配線９ＢとはＷプラグ８を介し
て電気的に直列接続されており、直列接続された第２層
アルミ系合金配線６Ｂ、第３層アルミ系合金配線９Ｂお
よびＷプラグ８、並びに第２層アルミ系合金配線６Ｂの
下面に接続されたＷプラグ５および第１層アルミ系合金
配線３Ｂによって、信頼性評価のためのバイア抵抗測定
用のテストパターン２３が構成されている。Ｗプラグ５
は、第２層アルミ系合金配線６Ｂと接触しているもの
の、テストパターン２３に電圧が印加されたとき電流が
流れない疑似プラグとなっており、電気的に孤立した第
１層アルミ系合金配線３Ｂによって終端されている。As shown in FIG. 4, in the semiconductor device according to the third embodiment of the present invention, a plurality of second-layer aluminum-based alloy wires 6B and a plurality of third-layer aluminum alloy wires 6B insulated from each other by a silicon oxide film 7 are provided. The second aluminum alloy wiring 6B, the third aluminum alloy wiring 9B and the W plug 8, which are electrically connected in series with the series alloy wiring 9B via the W plug 8, The W plug 5 and the first layer aluminum alloy wiring 3B connected to the lower surface of the layer aluminum alloy wiring 6B form a test pattern 23 for measuring via resistance for reliability evaluation. W plug 5
Is a pseudo plug which is in contact with the second-layer aluminum-based alloy wiring 6B but does not flow current when a voltage is applied to the test pattern 23, and is an electrically isolated first-layer aluminum-based alloy wiring. 3B.
【００３４】このテストパターン２３の抵抗値は、第２
層および第３層アルミ系合金配線６Ｂ，９Ｂの抵抗値と
Ｗプラグ８の抵抗値とを和したものである。アルミ系合
金配線６Ｂ、９Ｂのシート抵抗を１００ｍΩ／□、Ｗプ
ラグ８の１個あたりの抵抗値を１Ω、Ｗプラグ８の個数
を１０００個とすると、このテストパターン２３の通常
時の抵抗値は１５００Ωとなる。The resistance value of this test pattern 23 is
This is the sum of the resistance values of the layer and third layer aluminum alloy wirings 6B and 9B and the resistance value of the W plug 8. Assuming that the sheet resistance of the aluminum-based alloy wirings 6B and 9B is 100 mΩ / □, the resistance value of each W plug 8 is 1Ω, and the number of W plugs 8 is 1000, the resistance value of the test pattern 23 at normal time is as follows. It becomes 1500Ω.
【００３５】本実施形態では、第２層アルミ系合金配線
６Ｂはその下面に電気的に孤立したＷプラグ５および第
１層アルミ系合金配線３Ｂを持ち、テストパターン２３
はスタックトバイア構造を採るため、第２層アルミ系合
金配線６Ｂは上下のＷプラグ５，８から応力をうける。
ストレスマイグレーション現象によって第２層アルミ系
合金配線６Ｂ内に空孔１１が成長すると、これによって
テストパターン２３の抵抗値が増大するので、テストパ
ターン２３の抵抗値を測定することによって、プラグ近
傍のアルミ系合金配線６Ｂの断線現象を検出することが
できる。本実施形態では、第１の実施形態に比べて、直
列接続されたＷプラグの数がテストパターン２３におい
て半減するため、テストパターン２３の通常時における
抵抗値を低く抑えることができるので、検出感度がさら
に高くなる。In this embodiment, the second layer aluminum alloy wiring 6B has a W plug 5 and the first layer aluminum alloy wiring 3B which are electrically isolated on the lower surface thereof.
Has a stacked via structure, the second layer aluminum alloy wiring 6B receives stress from the upper and lower W plugs 5, 8.
When the holes 11 grow in the second-layer aluminum-based alloy wiring 6B due to the stress migration phenomenon, the resistance of the test pattern 23 increases. Therefore, by measuring the resistance of the test pattern 23, the aluminum near the plug is measured. The disconnection phenomenon of the system alloy wiring 6B can be detected. In the present embodiment, the number of W plugs connected in series is halved in the test pattern 23 as compared with the first embodiment, so that the resistance value of the test pattern 23 in the normal state can be suppressed to a low level, and thus the detection sensitivity is reduced. Will be even higher.
【００３６】（第４の実施形態）図５は本発明の第４の
実施形態に係る半導体装置の断面図である。図５におい
て、図１、図３および図４と共通の構成要素には各図と
同一の符号を付している。１２は幅０．６μｍ、長さ６
ｍｍの配線としての第２層アルミ系合金配線である。ま
た、Ｗプラグ５は、第２層アルミ系合金配線１２と接触
しているものの、電気的に孤立した第１層アルミ系合金
配線３Ｂによって終端された疑似プラグとなっており、
Ｗプラグ８は、第２層アルミ系合金配線１２と接触して
いるものの、電気的に孤立した第３層アルミ系合金配線
９Ａによって終端された疑似プラグとなっている。第２
層アルミ系合金配線１２をはさんで相対向するＷプラグ
５，８によって、疑似プラグ対１５が構成されている。(Fourth Embodiment) FIG. 5 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention. 5, the same components as those in FIGS. 1, 3 and 4 are denoted by the same reference numerals as those in the respective drawings. 12 is 0.6 μm in width and 6 in length
This is a second-layer aluminum-based alloy wiring as a wiring of mm. The W plug 5 is a pseudo plug that is in contact with the second layer aluminum alloy wiring 12 but is terminated by the electrically isolated first layer aluminum alloy wiring 3B.
The W plug 8 is a pseudo plug that is in contact with the second layer aluminum alloy wiring 12 but is terminated by an electrically isolated third layer aluminum alloy wiring 9A. Second
A pseudo plug pair 15 is constituted by W plugs 5 and 8 opposed to each other with the layer aluminum alloy wiring 12 interposed therebetween.
【００３７】図５に示すように、本発明の第４の実施形
態に係る半導体装置では、第２層アルミ系合金配線１２
は複数の疑似プラグ対１５と接触しており、第２層アル
ミ系合金配線１２および疑似プラグ対１５、並びに疑似
プラグ対１５を構成するＷプラグ５，８をそれぞれ終端
する第１層および第３層アルミ系合金配線３Ｂ，９Ａに
よって、信頼性評価のためのバイア抵抗測定用のテスト
パターン２４が構成されている。As shown in FIG. 5, in the semiconductor device according to the fourth embodiment of the present invention, the second layer aluminum alloy wiring 12
Are in contact with the plurality of pseudo plug pairs 15, the first layer and the third layer terminating the second layer aluminum alloy wiring 12 and the pseudo plug pair 15, and the W plugs 5 and 8 constituting the pseudo plug pair 15, respectively. The layer aluminum alloy wirings 3B and 9A constitute a test pattern 24 for measuring via resistance for reliability evaluation.
【００３８】このテストパターン２４の抵抗値は、アル
ミ系合金配線１２のシート抵抗を１００ｍΩ／□とする
と、通常時において１０００Ωとなる。The resistance value of the test pattern 24 is normally 1000Ω when the sheet resistance of the aluminum alloy wiring 12 is 100 mΩ / □.
【００３９】本実施形態では、テストパターン２４はス
タックトバイア構造を持つため、第２層アルミ系合金配
線１２は上下のＷプラグ５，８から応力を受ける。スト
レスマイグレーション現象によって第２層アルミ系合金
配線１２内に空孔１１が成長すると、これによってテス
トパターン２４の抵抗値が増大するので、テストパター
ン２４の抵抗値を測定することによって、プラグ近傍の
アルミ系合金配線１２の断線現象を検出できる。本実施
形態では、テストパターン２４は直列接続されたＷプラ
グを持たないため、テストパターン２４の抵抗値を低く
抑えることができるので、断線現象による抵抗上昇の感
度が高くなる。In this embodiment, since the test pattern 24 has a stacked via structure, the second layer aluminum alloy wiring 12 receives stress from the upper and lower W plugs 5 and 8. When the holes 11 grow in the second-layer aluminum-based alloy wiring 12 due to the stress migration phenomenon, the resistance of the test pattern 24 increases. Therefore, by measuring the resistance of the test pattern 24, the aluminum near the plug is measured. The disconnection phenomenon of the system alloy wiring 12 can be detected. In the present embodiment, since the test pattern 24 does not have the W plug connected in series, the resistance value of the test pattern 24 can be suppressed low, and the sensitivity of the resistance rise due to the disconnection phenomenon increases.
【００４０】図６は図５に示す本実施形態に係る半導体
装置におけるストレスマイグレーション不良の疑似プラ
グ対間距離依存性を示すグラフである。ここでは第１の
実施形態と同様に、図５の構造の半導体装置を２５０℃
で１０００時間保存し、テストパターン２４の抵抗値の
上昇率を測定して、上昇率が２０％以上の場合を不良と
して不良率を求めた。また条件として、疑似プラグ対１
５間の距離Ｌを１μｍから１００μｍまで変化させた。
図６において、縦軸は１０００時間保存後の不良率
（％）、横軸は疑似プラグ対１５間の距離Ｌ（μｍ）で
ある。なお、配線の厚みは０．６μｍとした。FIG. 6 is a graph showing the dependence of the stress migration failure on the distance between the pseudo plug pairs in the semiconductor device according to the present embodiment shown in FIG. Here, similarly to the first embodiment, the semiconductor device having the structure shown in FIG.
For 1000 hours, the rate of increase in the resistance value of the test pattern 24 was measured, and when the rate of increase was 20% or more, the defect rate was determined as defective. In addition, as a condition, pseudo plug pair 1
The distance L between 5 was changed from 1 μm to 100 μm.
In FIG. 6, the vertical axis represents the failure rate (%) after storage for 1000 hours, and the horizontal axis represents the distance L (μm) between the pseudo plug pair 15. The thickness of the wiring was 0.6 μm.
【００４１】図６に示すように、疑似プラグ対１５間の
距離Ｌが１０μｍ以上のときに不良が発生している。配
線内に生じる空孔は配線内の結晶欠陥が集まることによ
って成長する。配線体積が小さい場合には配線内の結晶
欠陥がすべて集まっても不良に至るような０．５μｍ以
上のサイズまでは空孔は成長しない。図６から分かるよ
うに、疑似プラグ対１５間の距離Ｌが１０μｍ以上あれ
ば、疑似プラグ対１５で挟まれた部分で発生、成長した
空孔による配線の抵抗上昇を高い感度で検出することが
できる。As shown in FIG. 6, a failure occurs when the distance L between the pseudo plug pair 15 is 10 μm or more. The vacancies generated in the wiring grow by the collection of crystal defects in the wiring. If the wiring volume is small, no vacancy grows up to a size of 0.5 μm or more, which causes a failure even if all the crystal defects in the wiring are collected. As can be seen from FIG. 6, if the distance L between the pseudo plug pairs 15 is 10 μm or more, it is possible to detect with high sensitivity the increase in the wiring resistance caused by the vacancies generated and grown at the portions sandwiched between the pseudo plug pairs 15. it can.
【００４２】（第４の実施形態の変形例）図７は本発明
の第４の実施形態の変形例に係る半導体装置を示すもの
であり、第２層アルミ系合金配線の疑似プラグ対との接
触部分を装置上方からみたときのの平面図である。図７
において、１２Ａはその上面および下面で疑似プラグ対
１５と接触する長さ１μｍの部分の配線幅が０．４μ
ｍ、その他の部分の配線幅が０．６μｍであり、長さ６
ｍｍの第２層アルミ系合金配線である。また疑似プラグ
対１５のプラグ径は０．５μｍである。(Modification of the Fourth Embodiment) FIG. 7 shows a semiconductor device according to a modification of the fourth embodiment of the present invention. It is a top view when a contact part is seen from the apparatus upper part. FIG.
In 12A, the wiring width of a portion having a length of 1 μm in contact with the pseudo plug pair 15 on the upper and lower surfaces is 0.4 μm.
m, the wiring width of other portions is 0.6 μm, and the length is 6
mm second-layer aluminum alloy wiring. The plug diameter of the pseudo plug pair 15 is 0.5 μm.
【００４３】アルミ系合金配線１２Ａのシート抵抗を１
００ｍΩ／□とし、疑似プラグ対１５の総数を１０００
対とすると、この場合のテストパターン２４の抵抗は１
００８Ωとなる。本変形例では、テストパターン２４は
スタックトバイア構造を持つため、第２層アルミ系合金
配線１２Ａは上下のＷプラグ５，８から応力をうける。
ストレスマイグレーション現象によって第２層アルミ系
合金配線１２Ａ内に空孔が成長すると、これによりテス
トパターン２４の抵抗値が増大するので、テストパター
ン２４の抵抗値を測定することによって、プラグ近傍の
アルミ系合金配線１２Ａの断線現象を検出することがで
きる。The sheet resistance of the aluminum alloy wiring 12A is set to 1
00mΩ / □ and the total number of pseudo plug pairs 15 is 1000
As a pair, the resistance of the test pattern 24 in this case is 1
008Ω. In the present modification, since the test pattern 24 has a stacked via structure, the second layer aluminum-based alloy wiring 12A receives stress from the upper and lower W plugs 5 and 8.
When holes grow in the second-layer aluminum-based alloy wiring 12A due to the stress migration phenomenon, the resistance of the test pattern 24 increases. Therefore, by measuring the resistance of the test pattern 24, the aluminum-based near the plug is measured. The disconnection phenomenon of the alloy wiring 12A can be detected.
【００４４】本変形例に係る構造では、上面および下面
で疑似Ｗプラグ対１５に接触する部分の配線幅がプラグ
径よりも小さいため、ストレスによって配線が断線する
と確実に配線の抵抗値が上昇することになるので、断線
現象による抵抗上昇の感度が高くなる。In the structure according to the present modification, the wiring width of the upper and lower surfaces in contact with the pseudo W plug pair 15 is smaller than the plug diameter, so that if the wiring is disconnected due to stress, the resistance value of the wiring surely increases. Therefore, the sensitivity of the resistance increase due to the disconnection phenomenon increases.
【００４５】なお、以上の実施形態では、半導体装置の
配線層は３層であるものとしたが、４層以上であっても
かまわない。配線層が４層以上の場合は、相対向する上
層側および下層側プラグに挟まれた配線を、最上層およ
び最下層以外の配線層のいずれかに設ければよい。In the above embodiment, the semiconductor device has three wiring layers, but may have four or more wiring layers. When there are four or more wiring layers, the wiring sandwiched between the upper and lower plugs facing each other may be provided in any of the wiring layers other than the uppermost layer and the lowermost layer.
【００４６】[0046]
【発明の効果】以上のように本発明によると、テストパ
ターンは、配線がその上面および下面においてともにプ
ラグに接触するスタックトバイア構造を持つため、上下
プラグからの応力に起因する配線の断線現象を高い感度
で検出することができる。したがって、スタックトバイ
ア構造における断線不良を高い感度で検出可能となり、
信頼性の高い多層配線を実現することができる。As described above, according to the present invention, since the test pattern has a stacked via structure in which the wiring contacts the plug on both the upper surface and the lower surface, the disconnection phenomenon of the wiring caused by the stress from the upper and lower plugs Can be detected with high sensitivity. Therefore, disconnection failure in the stacked via structure can be detected with high sensitivity,
A highly reliable multilayer wiring can be realized.
【図１】本発明の第１の実施形態に係る半導体装置の断
面図である。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態に係る半導体装置にお
けるストレスマイグレーション不良の配線面積依存性を
示すグラフである。FIG. 2 is a graph showing a wiring area dependency of a stress migration failure in the semiconductor device according to the first embodiment of the present invention.
【図３】本発明の第２の実施形態に係る半導体装置の断
面図である。FIG. 3 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図４】本発明の第３の実施形態に係る半導体装置の断
面図である。FIG. 4 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
【図５】本発明の第４の実施形態に係る半導体装置の断
面図である。FIG. 5 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図６】本発明の第４の実施形態に係る半導体装置にお
けるストレスマイグレーション不良の疑似プラグ対間距
離依存性を示すグラフである。FIG. 6 is a graph showing the dependency of stress migration failure on a pseudo plug pair distance in a semiconductor device according to a fourth embodiment of the present invention.
【図７】本発明の第４の実施形態の変形例に係る半導体
装置の平面図である。FIG. 7 is a plan view of a semiconductor device according to a modification of the fourth embodiment of the present invention.
【図８】従来の半導体装置の断面図である。FIG. 8 is a sectional view of a conventional semiconductor device.
１ シリコン基板（基板） ３，３Ｂ 第１層アルミ系合金配線（下層配線） ５ Ｗプラグ（下層側プラグ） ６，６Ａ，６Ｂ，１２，１２Ａ 第２層アルミ系合金配
線（配線） ８ Ｗプラグ（上層側プラグ） ９，９Ａ，９Ｂ 第３層アルミ系合金配線（上層配線） １５ 疑似プラグ対 ２１，２２，２３，２４ テストパターンDESCRIPTION OF SYMBOLS 1 Silicon board (substrate) 3,3B 1st layer aluminum alloy wiring (lower layer wiring) 5 W plug (lower layer plug) 6,6A, 6B, 12,12A 2nd layer aluminum alloy wiring (wiring) 8 W plug (Upper layer plug) 9, 9A, 9B Third layer aluminum-based alloy wiring (Upper layer wiring) 15 Pseudo plug pair 21, 22, 23, 24 Test pattern
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢野 航作 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Kosaku Yano 1-1, Komachi, Takatsuki City, Osaka Prefecture Matsushita Electronics Corporation
Claims (6)
以上の配線層を有する半導体装置であって、 前記配線層には、信頼性評価のためのテストパターンが
形成されており、 前記テストパターンは、 最上層および最下層以外の配線層における電気的に孤立
した配線と、 前記配線の上面と接触し、前記配線と上層配線とを電気
的に接続する上層側プラグと、 前記配線の下面と接触し、前記配線と下層配線とを電気
的に接続する下層側プラグとを備え、 前記上層側および下層側プラグは前記配線を挟んで相対
向しており、前記配線および上層側プラグの接触面と前
記配線および下層側プラグの接触面とが、基板面の垂直
方向からみて少なくとも一部重なっていることを特徴と
する半導体装置。1. A semiconductor device having a substrate and three or more wiring layers formed on the substrate, wherein a test pattern for reliability evaluation is formed on the wiring layer. The pattern includes: an electrically isolated wiring in a wiring layer other than the uppermost layer and the lowermost layer; an upper-layer-side plug that is in contact with an upper surface of the wiring and electrically connects the wiring to the upper-layer wiring; And a lower-layer plug that electrically connects the wiring and the lower-layer wiring. The upper-layer and lower-layer plugs are opposed to each other with the wiring interposed therebetween, and contact between the wiring and the upper-layer plug is provided. A semiconductor device, wherein a surface and a contact surface of the wiring and the lower plug overlap at least partially when viewed from a direction perpendicular to the substrate surface.
テストパターンに電圧が印加されたとき電流が流れない
疑似プラグであることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein one of the upper layer plug and the lower layer plug is a pseudo plug through which no current flows when a voltage is applied to the test pattern. Semiconductor device.
とする半導体装置。3. The semiconductor device according to claim 1, wherein the volume of the wiring is 12 cubic μm or more.
ターンに電圧が印加されたとき電流が流れない疑似プラ
グであり、相対向する上層側および下層側疑似プラグに
よって疑似プラグ対が形成されている。ことを特徴とす
る半導体装置。4. The semiconductor device according to claim 1, wherein both the upper layer side plug and the lower layer side plug are pseudo plugs through which no current flows when a voltage is applied to the test pattern. A pseudo plug pair is formed by the lower layer pseudo plug. A semiconductor device characterized by the above-mentioned.
前記疑似プラグ対のプラグ径以下であることを特徴とす
る半導体装置。5. The semiconductor device according to claim 4, wherein a width of a portion of said wiring contacting said pseudo plug pair is
A semiconductor device having a diameter equal to or smaller than a plug diameter of the pseudo plug pair.
隔は、１０μｍ以上であることを特徴とする半導体装
置。6. The semiconductor device according to claim 4, wherein the wiring is in contact with a plurality of pseudo plug pairs, and a distance between the pseudo plug pairs in a longitudinal direction of the wiring is 10 μm or more. Characteristic semiconductor device.
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| JP2972662B2 JP2972662B2 (en) | 1999-11-08 |
Family
ID=16183085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18614097A Expired - Lifetime JP2972662B2 (en) | 1997-07-11 | 1997-07-11 | Semiconductor device |
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| CN113224035A (en) * | 2021-01-26 | 2021-08-06 | 上海华力微电子有限公司 | Semiconductor test structure and test method |
| CN113224035B (en) * | 2021-01-26 | 2024-03-15 | 上海华力微电子有限公司 | Semiconductor test structure and test method |
| CN113097092A (en) * | 2021-03-31 | 2021-07-09 | 长江存储科技有限责任公司 | Stress migration test structure and stress migration test method |
| CN113097092B (en) * | 2021-03-31 | 2021-11-05 | 长江存储科技有限责任公司 | Stress migration test structure and stress migration test method |
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| Publication number | Publication date |
|---|---|
| JP2972662B2 (en) | 1999-11-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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| S533 | Written request for registration of change of name |
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|
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