JPH11308086A - 論理レベル変換回路 - Google Patents
論理レベル変換回路Info
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- JPH11308086A JPH11308086A JP10107723A JP10772398A JPH11308086A JP H11308086 A JPH11308086 A JP H11308086A JP 10107723 A JP10107723 A JP 10107723A JP 10772398 A JP10772398 A JP 10772398A JP H11308086 A JPH11308086 A JP H11308086A
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Abstract
(57)【要約】
【課題】単一の負電源のみでＥＣＬ回路とＴＴＬ回路が
インターフェース可能な、ＥＣＬtoＴＴＬレベル変換用
の論理レベル変換回路を提供する。 【解決手段】ＥＣＬデバイスの出力端とＴＴＬデバイス
の入力端とをインターフェースする論理レベル変換回路
において、ＥＣＬデバイスの出力端とＴＴＬデバイスの
入力端との間にベース接地型の増幅回路となるＰＮＰ型
のトランジスタを挿入し、前記トランジスタのベース端
は高周波的に接地して所定のバイアス電流を与える論理
レベル変換回路。
インターフェース可能な、ＥＣＬtoＴＴＬレベル変換用
の論理レベル変換回路を提供する。 【解決手段】ＥＣＬデバイスの出力端とＴＴＬデバイス
の入力端とをインターフェースする論理レベル変換回路
において、ＥＣＬデバイスの出力端とＴＴＬデバイスの
入力端との間にベース接地型の増幅回路となるＰＮＰ型
のトランジスタを挿入し、前記トランジスタのベース端
は高周波的に接地して所定のバイアス電流を与える論理
レベル変換回路。
Description
【０００１】
【発明の属する技術分野】この発明は、ＥＣＬデバイス
の出力レベルをＴＴＬデバイス等の入力レベルにレベル
変換する論理レベル変換回路に関する。
の出力レベルをＴＴＬデバイス等の入力レベルにレベル
変換する論理レベル変換回路に関する。
【０００２】
【従来の技術】数百Ｍ〜数ＧＨｚ以上に至る高速動作が
要求される回路では、主にＥＣＬデバイスが使用され
る。周知のように、ＥＣＬデバイスは高速ではあるが消
費電力が大きい。一方、ＥＣＬ回路で処理された比較的
低速な信号は消費電力の低いＴＴＬ、ＣＭＯＳ回路で構
成可能になる。この為ＥＣＬ回路とＴＴＬ、ＣＭＯＳ回
路が混在した回路構成でシステムを構成することにな
る。しかしながら、ＥＣＬとＴＴＬとは、使用する電源
が異なり、かつ電圧レベル及び論理振幅が異なる為、こ
の間には専用のレベル変換用ＩＣを挿入する必要が生じ
る。
要求される回路では、主にＥＣＬデバイスが使用され
る。周知のように、ＥＣＬデバイスは高速ではあるが消
費電力が大きい。一方、ＥＣＬ回路で処理された比較的
低速な信号は消費電力の低いＴＴＬ、ＣＭＯＳ回路で構
成可能になる。この為ＥＣＬ回路とＴＴＬ、ＣＭＯＳ回
路が混在した回路構成でシステムを構成することにな
る。しかしながら、ＥＣＬとＴＴＬとは、使用する電源
が異なり、かつ電圧レベル及び論理振幅が異なる為、こ
の間には専用のレベル変換用ＩＣを挿入する必要が生じ
る。
【０００３】図３を参照して、ＥＣＬ出力レベルをＴＴ
Ｌ入力レベルにレベル変換する従来の論理レベル変換回
路例について説明する。回路構成は、ＥＣＬデバイスＵ
１と、プルダウン抵抗Ｒ２と、専用ＩＣ・Ｕ３と、ＴＴ
ＬデバイスＵ２と、負電源と、正電源とで成る。
Ｌ入力レベルにレベル変換する従来の論理レベル変換回
路例について説明する。回路構成は、ＥＣＬデバイスＵ
１と、プルダウン抵抗Ｒ２と、専用ＩＣ・Ｕ３と、ＴＴ
ＬデバイスＵ２と、負電源と、正電源とで成る。
【０００４】ＥＣＬデバイスＵ１は、負電源として例え
ば−５．２Ｖ電源が使用される。ＥＣＬデバイスＵ１の
出力ドライバ部はＮＰＮトランジスタＱ２のオープンエ
ミッタ形態となっているので、例えば３９０Ωのプルダ
ウン抵抗Ｒ２を介して−５．２Ｖへ接続する必要があ
る。この出力レベルはハイレベルが約−０．８Ｖ、ロー
レベルが約−１．９Ｖであり、その振幅幅は１．１Ｖ程
度で小さい。
ば−５．２Ｖ電源が使用される。ＥＣＬデバイスＵ１の
出力ドライバ部はＮＰＮトランジスタＱ２のオープンエ
ミッタ形態となっているので、例えば３９０Ωのプルダ
ウン抵抗Ｒ２を介して−５．２Ｖへ接続する必要があ
る。この出力レベルはハイレベルが約−０．８Ｖ、ロー
レベルが約−１．９Ｖであり、その振幅幅は１．１Ｖ程
度で小さい。
【０００５】専用ＩＣ・Ｕ３は、ＥＣＬtoＴＴＬレベル
（ＥＣＬからＴＴＬレベルへ）変換用の高速動作が可能
な専用のＩＣであり、上記出力レベル信号を受けて、Ｔ
ＴＬレベルに変換して出力する。
（ＥＣＬからＴＴＬレベルへ）変換用の高速動作が可能
な専用のＩＣであり、上記出力レベル信号を受けて、Ｔ
ＴＬレベルに変換して出力する。
【０００６】ＴＴＬデバイスＵ２は、例えば＋５Ｖ電源
が使用される。これはＴＴＬデバイスの中でも比較的高
速の品種を用いる。
が使用される。これはＴＴＬデバイスの中でも比較的高
速の品種を用いる。
【０００７】
【発明が解決しようとする課題】ところで、ＴＴＬ回路
側の電源としてＥＣＬの負電源（−５．２Ｖ）を用いる
ことも可能である。しかしながら、上述説明したよう
に、ＥＣＬtoＴＴＬレベル変換する専用のＩＣを用いる
為には複数の電源（＋５Ｖ、−５．２Ｖ）が必要となっ
ている為適用できない。また、ＥＣＬtoＴＴＬレベル変
換の信号数が１信号で良い場合には、専用ＩＣ・Ｕ３は
数チャンネルを１パッケージに収容している為、使用さ
れないチャンネルの消費電力が無駄となる場合もある。
また、ＥＣＬtoＴＴＬレベル変換専用のＩＣは比較的高
価な難点もある。そこで、本発明が解決しようとする課
題は、単一の負電源のみでＥＣＬ回路とＴＴＬ回路がイ
ンターフェース可能な、ＥＣＬtoＴＴＬレベル変換用の
論理レベル変換回路を提供することである。
側の電源としてＥＣＬの負電源（−５．２Ｖ）を用いる
ことも可能である。しかしながら、上述説明したよう
に、ＥＣＬtoＴＴＬレベル変換する専用のＩＣを用いる
為には複数の電源（＋５Ｖ、−５．２Ｖ）が必要となっ
ている為適用できない。また、ＥＣＬtoＴＴＬレベル変
換の信号数が１信号で良い場合には、専用ＩＣ・Ｕ３は
数チャンネルを１パッケージに収容している為、使用さ
れないチャンネルの消費電力が無駄となる場合もある。
また、ＥＣＬtoＴＴＬレベル変換専用のＩＣは比較的高
価な難点もある。そこで、本発明が解決しようとする課
題は、単一の負電源のみでＥＣＬ回路とＴＴＬ回路がイ
ンターフェース可能な、ＥＣＬtoＴＴＬレベル変換用の
論理レベル変換回路を提供することである。
【０００８】
【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、ＥＣＬデバイスの出力
端とＴＴＬデバイス若しくはＴＴＬ入力レベルに相当す
るデバイスの入力端とをインターフェースする論理レベ
ル変換回路において、ＥＣＬデバイスの出力端とＴＴＬ
デバイス若しくはＴＴＬ入力レベルに相当するデバイス
の入力端との間にベース接地型の増幅回路となるＰＮＰ
型のトランジスタＱ１を挿入し、前記トランジスタＱ１
のベース端は高周波的に接地して所定のバイアス電流を
印加する手段（例えばバイアス回路２０）を備えること
を特徴とする論理レベル変換回路である。上記発明によ
れば、単一の負電源のみでＥＣＬ回路とＴＴＬ回路若し
くはＴＴＬ入力レベルのＣＭＯＳ回路がインターフェー
ス可能な、比較的安価で高速なＥＣＬtoＴＴＬレベル変
換用の論理レベル変換回路が実現できる。
するために、本発明の構成では、ＥＣＬデバイスの出力
端とＴＴＬデバイス若しくはＴＴＬ入力レベルに相当す
るデバイスの入力端とをインターフェースする論理レベ
ル変換回路において、ＥＣＬデバイスの出力端とＴＴＬ
デバイス若しくはＴＴＬ入力レベルに相当するデバイス
の入力端との間にベース接地型の増幅回路となるＰＮＰ
型のトランジスタＱ１を挿入し、前記トランジスタＱ１
のベース端は高周波的に接地して所定のバイアス電流を
印加する手段（例えばバイアス回路２０）を備えること
を特徴とする論理レベル変換回路である。上記発明によ
れば、単一の負電源のみでＥＣＬ回路とＴＴＬ回路若し
くはＴＴＬ入力レベルのＣＭＯＳ回路がインターフェー
ス可能な、比較的安価で高速なＥＣＬtoＴＴＬレベル変
換用の論理レベル変換回路が実現できる。
【０００９】第２に、上記課題を解決するために、本発
明の構成では、ＥＣＬデバイスの出力端とＴＴＬデバイ
ス若しくはＴＴＬ入力レベルに相当するデバイスの入力
端とをインターフェースする論理レベル変換回路におい
て、ＰＮＰ型のトランジスタＱ１と、プルダウン抵抗Ｒ
２と、バイアス回路２０とを備え、上記ＰＮＰ型のトラ
ンジスタＱ１のエミッタ端はＥＣＬデバイスの出力端に
接続し、トランジスタのコレクタ端はプルダウン抵抗Ｒ
２及びＴＴＬデバイスＵ２若しくはＴＴＬ入力レベルの
ＣＭＯＳデバイスの入力端に接続し、トランジスタのベ
ース端はバイアス回路２０に接続し、上記プルダウン抵
抗Ｒ２の一端はトランジスタＱ１のコレクタ端に接続
し、他端は負電源端（−５Ｖ）に接続し、上記バイアス
回路２０の一端はトランジスタＱ１のベース端に接続
し、他端は負電源端（−５Ｖ）に接続する、ことを特徴
とする論理レベル変換回路がある。
明の構成では、ＥＣＬデバイスの出力端とＴＴＬデバイ
ス若しくはＴＴＬ入力レベルに相当するデバイスの入力
端とをインターフェースする論理レベル変換回路におい
て、ＰＮＰ型のトランジスタＱ１と、プルダウン抵抗Ｒ
２と、バイアス回路２０とを備え、上記ＰＮＰ型のトラ
ンジスタＱ１のエミッタ端はＥＣＬデバイスの出力端に
接続し、トランジスタのコレクタ端はプルダウン抵抗Ｒ
２及びＴＴＬデバイスＵ２若しくはＴＴＬ入力レベルの
ＣＭＯＳデバイスの入力端に接続し、トランジスタのベ
ース端はバイアス回路２０に接続し、上記プルダウン抵
抗Ｒ２の一端はトランジスタＱ１のコレクタ端に接続
し、他端は負電源端（−５Ｖ）に接続し、上記バイアス
回路２０の一端はトランジスタＱ１のベース端に接続
し、他端は負電源端（−５Ｖ）に接続する、ことを特徴
とする論理レベル変換回路がある。
【００１０】尚、バイアス回路２０は固定電圧源（例え
ばバッテリＢａｔ）と小抵抗Ｒ３を備えてトランジスタ
Ｑ１を高周波的に低インピーダンスで、所望にバイアス
することを特徴とする上述論理レベル変換回路がある。
また、第２図に示すバイアス回路２０の如く、バイパス
コンデンサＣ１と、バイアス抵抗Ｒ１を備え、上記バイ
パスコンデンサＣ１はトランジスタのベース端を高周波
的に低インピーダンスにし、上記バイアス抵抗Ｒ１はト
ランジスタのベース端を所定に直流バイアスすることを
特徴とする上述論理レベル変換回路がある。
ばバッテリＢａｔ）と小抵抗Ｒ３を備えてトランジスタ
Ｑ１を高周波的に低インピーダンスで、所望にバイアス
することを特徴とする上述論理レベル変換回路がある。
また、第２図に示すバイアス回路２０の如く、バイパス
コンデンサＣ１と、バイアス抵抗Ｒ１を備え、上記バイ
パスコンデンサＣ１はトランジスタのベース端を高周波
的に低インピーダンスにし、上記バイアス抵抗Ｒ１はト
ランジスタのベース端を所定に直流バイアスすることを
特徴とする上述論理レベル変換回路がある。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１２】本発明実施例について図１、図２を参照し
て以下に説明する。尚、従来構成に対応する要素は同一
符号を付す。本発明の回路構成は、図１に示すように、
ＥＣＬデバイスＵ１と、プルダウン抵抗Ｒ２と、ＰＮＰ
型のトランジスタＱ１と、バイアス回路２０と、ＴＴＬ
デバイスＵ２と、負電源とで成る。この構成で、ＰＮＰ
型のトランジスタＱ１とバイアス回路２０とプルダウン
抵抗Ｒ２とがＥＣＬtoＴＴＬレベル変換回路を構成して
いる。かつ、ＴＴＬデバイスＵ２側の電源は−５Ｖの負
電源を共用できる利点がある。
て以下に説明する。尚、従来構成に対応する要素は同一
符号を付す。本発明の回路構成は、図１に示すように、
ＥＣＬデバイスＵ１と、プルダウン抵抗Ｒ２と、ＰＮＰ
型のトランジスタＱ１と、バイアス回路２０と、ＴＴＬ
デバイスＵ２と、負電源とで成る。この構成で、ＰＮＰ
型のトランジスタＱ１とバイアス回路２０とプルダウン
抵抗Ｒ２とがＥＣＬtoＴＴＬレベル変換回路を構成して
いる。かつ、ＴＴＬデバイスＵ２側の電源は−５Ｖの負
電源を共用できる利点がある。
【００１３】周知のように、エミッタ接地型の増幅回路
においては、トランジスタのコレクタ・ベース間の寄生
容量Ｃcbによるミラー効果により、等価的にＣcbの（電
圧増幅度＋１）倍の容量負荷がコレクタ端の負荷容量と
なって、良好な周波数特性が得られない難点がある。こ
れに対して、本発明のトランジスタＱ１はベース接地型
の増幅回路として動作しているから、上記ミラー効果に
伴う不具合が無い。従って、高速パルス信号の変換伝送
が容易となる利点が得られる。
においては、トランジスタのコレクタ・ベース間の寄生
容量Ｃcbによるミラー効果により、等価的にＣcbの（電
圧増幅度＋１）倍の容量負荷がコレクタ端の負荷容量と
なって、良好な周波数特性が得られない難点がある。こ
れに対して、本発明のトランジスタＱ１はベース接地型
の増幅回路として動作しているから、上記ミラー効果に
伴う不具合が無い。従って、高速パルス信号の変換伝送
が容易となる利点が得られる。
【００１４】バイアス回路２０は、図１の構成では固定
電圧源、例えばバッテリＢａｔと、小抵抗Ｒ３を直列に
接続して、トランジスタＱ１のベース端を高周波的に低
インピーダンスで、所望にバイアスするものである。
尚、上記バイアス回路２０としては、図２の構成例に示
すように、バイパスコンデンサＣ１と、バイアス抵抗Ｒ
１でも可能である。この場合、バイパスコンデンサＣ１
はトランジスタのベース端を高周波的に低インピーダン
スにする作用を持ち、バイアス抵抗Ｒ１はトランジスタ
Ｑ１のベース端を所定にバイアスするものである。
電圧源、例えばバッテリＢａｔと、小抵抗Ｒ３を直列に
接続して、トランジスタＱ１のベース端を高周波的に低
インピーダンスで、所望にバイアスするものである。
尚、上記バイアス回路２０としては、図２の構成例に示
すように、バイパスコンデンサＣ１と、バイアス抵抗Ｒ
１でも可能である。この場合、バイパスコンデンサＣ１
はトランジスタのベース端を高周波的に低インピーダン
スにする作用を持ち、バイアス抵抗Ｒ１はトランジスタ
Ｑ１のベース端を所定にバイアスするものである。
【００１５】ＰＮＰ型のトランジスタＱ１として、遮断
周波数（ｆT）が１〜２ＧＨｚのものは容易に入手でき
る。トランジスタＱ１はベース端が高周波的に接地され
ている為に、エミッタの入力インピーダンスは十分低く
とることができる。コレクタ側の負荷抵抗であるプルダ
ウン抵抗Ｒ２によって振幅増幅され、ほぼ−１．６Ｖ〜
−５Ｖとなり、ＴＴＬデバイスＵ２の入力レベルとして
十分な振幅レベルに変換出力される。
周波数（ｆT）が１〜２ＧＨｚのものは容易に入手でき
る。トランジスタＱ１はベース端が高周波的に接地され
ている為に、エミッタの入力インピーダンスは十分低く
とることができる。コレクタ側の負荷抵抗であるプルダ
ウン抵抗Ｒ２によって振幅増幅され、ほぼ−１．６Ｖ〜
−５Ｖとなり、ＴＴＬデバイスＵ２の入力レベルとして
十分な振幅レベルに変換出力される。
【００１６】ところで、負荷抵抗であるプルダウン抵抗
Ｒ２は、ＥＣＬデバイスＵ１に対するプルダウン用抵抗
でもある為、ＥＣＬtoＴＴＬレベル変換回路の為に、新
たな消費電力の増加は発生しないという利点も有してい
る。更に、ＥＣＬ出力端が”Ｌ”レベルの場合は、プル
ダウン抵抗Ｒ２に流れる電流が殆どゼロとなる為、消費
電力としては減少することになり、この点で本発明は更
なる利点を有している。尚、プルダウン抵抗Ｒ２の値
は、品種にもよるが、ＴＴＬデバイスＵ２自体の入力端
側から供給される−１ｍＡ〜−０．２ｍＡ程度の入力電
流ｉ2により、ＴＴＬ入力条件である０．４Ｖ未満（こ
こでは−５Ｖ＋０．４Ｖ＝−４．６Ｖ）を維持する必要
があるので、プルダウン抵抗Ｒ２の抵抗値は従来用いら
れていたのと同じ３９０Ω程度とすることで、入力レベ
ル仕様を満足できる。尚、ＴＴＬ入力レベル仕様のＣＭ
ＯＳ・ＩＣを用いれば、前述入力電流ｉ2はゼロであ
り、この影響を考慮する必要はないことは言うまでもな
い。
Ｒ２は、ＥＣＬデバイスＵ１に対するプルダウン用抵抗
でもある為、ＥＣＬtoＴＴＬレベル変換回路の為に、新
たな消費電力の増加は発生しないという利点も有してい
る。更に、ＥＣＬ出力端が”Ｌ”レベルの場合は、プル
ダウン抵抗Ｒ２に流れる電流が殆どゼロとなる為、消費
電力としては減少することになり、この点で本発明は更
なる利点を有している。尚、プルダウン抵抗Ｒ２の値
は、品種にもよるが、ＴＴＬデバイスＵ２自体の入力端
側から供給される−１ｍＡ〜−０．２ｍＡ程度の入力電
流ｉ2により、ＴＴＬ入力条件である０．４Ｖ未満（こ
こでは−５Ｖ＋０．４Ｖ＝−４．６Ｖ）を維持する必要
があるので、プルダウン抵抗Ｒ２の抵抗値は従来用いら
れていたのと同じ３９０Ω程度とすることで、入力レベ
ル仕様を満足できる。尚、ＴＴＬ入力レベル仕様のＣＭ
ＯＳ・ＩＣを用いれば、前述入力電流ｉ2はゼロであ
り、この影響を考慮する必要はないことは言うまでもな
い。
【００１７】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、ＥＣＬデバイスの出力端とプルダウン抵抗Ｒ２
との間にＰＮＰ型のトランジスタによるベース接地型の
増幅回路を具備する構成としたことにより、ミラー効果
の影響なく増幅することが可能となる結果、ＥＣＬtoＴ
ＴＬレベル変換用の高速な論理レベル変換回路が実現で
き、更に、安価に構成でき、かつ回路の消費電力を大幅
に低減できる大きな利点が得られる。従って本発明の技
術的効果は大である。
記載される効果を奏する。上述説明したように本発明に
よれば、ＥＣＬデバイスの出力端とプルダウン抵抗Ｒ２
との間にＰＮＰ型のトランジスタによるベース接地型の
増幅回路を具備する構成としたことにより、ミラー効果
の影響なく増幅することが可能となる結果、ＥＣＬtoＴ
ＴＬレベル変換用の高速な論理レベル変換回路が実現で
き、更に、安価に構成でき、かつ回路の消費電力を大幅
に低減できる大きな利点が得られる。従って本発明の技
術的効果は大である。
【図１】本発明の、論理レベル変換回路の一例である。
【図２】本発明の、バイアス回路の一例である。
【図３】従来の、論理レベル変換回路である。
【符号の説明】 Ｃ１ バイパスコンデンサ Ｑ１ ＰＮＰ型のトランジスタ Ｑ２ ＮＰＮトランジスタ Ｒ１ バイアス抵抗 Ｒ２ プルダウン抵抗 Ｒ３ 小抵抗 Ｕ１ ＥＣＬデバイス Ｕ２ ＴＴＬデバイス Ｕ３ 専用ＩＣ ２０ バイアス回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年６月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】第１図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、ＥＣＬデバイスの出力端とＴ
ＴＬデバイス若しくはＴＴＬ入力レベルに相当するデバ
イスの入力端とをインターフェースする論理レベル変換
回路において、ＥＣＬデバイスの出力端とＴＴＬデバイ
ス若しくはＴＴＬ入力レベルに相当するデバイスの入力
端との間にベース接地型の増幅回路となるＰＮＰ型のト
ランジスタＱ１を挿入し、前記トランジスタＱ１のベー
ス端は高周波的に接地して所定のバイアス電流を印加す
る手段（例えばバイアス回路２０）を備えることを特徴
とする論理レベル変換回路である。上記発明によれば、
単一の負電源のみでＥＣＬ回路とＴＴＬ回路若しくはＴ
ＴＬ入力レベルのＣＭＯＳ回路がインターフェース可能
な、比較的安価で高速なＥＣＬtoＴＴＬレベル変換用の
論理レベル変換回路が実現できる。
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、ＥＣＬデバイスの出力端とＴ
ＴＬデバイス若しくはＴＴＬ入力レベルに相当するデバ
イスの入力端とをインターフェースする論理レベル変換
回路において、ＥＣＬデバイスの出力端とＴＴＬデバイ
ス若しくはＴＴＬ入力レベルに相当するデバイスの入力
端との間にベース接地型の増幅回路となるＰＮＰ型のト
ランジスタＱ１を挿入し、前記トランジスタＱ１のベー
ス端は高周波的に接地して所定のバイアス電流を印加す
る手段（例えばバイアス回路２０）を備えることを特徴
とする論理レベル変換回路である。上記発明によれば、
単一の負電源のみでＥＣＬ回路とＴＴＬ回路若しくはＴ
ＴＬ入力レベルのＣＭＯＳ回路がインターフェース可能
な、比較的安価で高速なＥＣＬtoＴＴＬレベル変換用の
論理レベル変換回路が実現できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】ＰＮＰ型のトランジスタＱ１として、遮断
周波数（ｆT）が１〜２ＧＨｚのものは容易に入手でき
る。トランジスタＱ１はベース端が高周波的に接地され
ている為に、エミッタの入力インピーダンスは十分低く
とることができる。コレクタ側の負荷抵抗であるプルダ
ウン抵抗Ｒ２によって振幅増幅され、論理レベルはハイ
レベルでほぼ−１．６Ｖ、ロウレベルでほぼ−５Ｖとな
り、ＴＴＬデバイスＵ２の入力レベルとして十分な振幅
レベルに変換出力される。
周波数（ｆT）が１〜２ＧＨｚのものは容易に入手でき
る。トランジスタＱ１はベース端が高周波的に接地され
ている為に、エミッタの入力インピーダンスは十分低く
とることができる。コレクタ側の負荷抵抗であるプルダ
ウン抵抗Ｒ２によって振幅増幅され、論理レベルはハイ
レベルでほぼ−１．６Ｖ、ロウレベルでほぼ−５Ｖとな
り、ＴＴＬデバイスＵ２の入力レベルとして十分な振幅
レベルに変換出力される。
Claims (4)
- 【請求項１】 ＥＣＬデバイスの出力端とＴＴＬデバイ
スの入力端とをインターフェースする論理レベル変換回
路において、 該ＥＣＬデバイスの出力端とＴＴＬデバイスの入力端と
の間にベース接地型の増幅回路となるＰＮＰ型のトラン
ジスタを挿入し、該トランジスタのベース端は高周波的
に接地して所定のバイアス電流を与えることを特徴とす
る論理レベル変換回路。 - 【請求項２】 ＥＣＬデバイスの出力端とＴＴＬデバイ
スの入力端とをインターフェースする論理レベル変換回
路において、ＰＮＰ型のトランジスタと、プルダウン抵
抗と、バイアス回路とを備え、 上記ＰＮＰ型のトランジスタのエミッタ端はＥＣＬデバ
イスの出力端に接続し、該トランジスタのコレクタ端は
該プルダウン抵抗及びＴＴＬデバイス若しくはＴＴＬ入
力レベルのＣＭＯＳデバイスの入力端に接続し、該トラ
ンジスタのベース端は該バイアス回路に接続し、 上記プルダウン抵抗の一端は該トランジスタのコレクタ
端に接続し、他端は負電源端に接続し、 上記バイアス回路の一端は該トランジスタのベース端に
接続し、他端は負電源端に接続する、 ことを特徴とする論理レベル変換回路。 - 【請求項３】 バイアス回路は固定電圧源と小抵抗を備
えることを特徴とする請求項２記載の論理レベル変換回
路。 - 【請求項４】 バイアス回路はバイパスコンデンサと、
バイアス抵抗を備え、 上記バイパスコンデンサは該トランジスタのベース端を
高周波的に低インピーダンスにし、上記バイアス抵抗は
該トランジスタのベース端を所定に直流バイアスするこ
とを特徴とする請求項２記載の論理レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10772398A JP3884164B2 (ja) | 1998-04-17 | 1998-04-17 | 論理レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10772398A JP3884164B2 (ja) | 1998-04-17 | 1998-04-17 | 論理レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11308086A true JPH11308086A (ja) | 1999-11-05 |
| JP3884164B2 JP3884164B2 (ja) | 2007-02-21 |
Family
ID=14466322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10772398A Expired - Fee Related JP3884164B2 (ja) | 1998-04-17 | 1998-04-17 | 論理レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3884164B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10214201A1 (de) * | 2002-03-28 | 2003-10-23 | Siemens Ag | Schaltungsanordnung zur Pegelanpassung |
-
1998
- 1998-04-17 JP JP10772398A patent/JP3884164B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10214201A1 (de) * | 2002-03-28 | 2003-10-23 | Siemens Ag | Schaltungsanordnung zur Pegelanpassung |
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| JP3884164B2 (ja) | 2007-02-21 |
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