JPH11308079A

JPH11308079A - 半導体集積回路装置、およびそれを用いたｉｃカード

Info

Publication number: JPH11308079A
Application number: JP10108842A
Authority: JP
Inventors: Keiki Watanabe; 圭紀渡邊
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-04-20
Filing date: 1998-04-20
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】スタティック動作を行う論理回路を、比較的
小規模で実現できる半導体集積回路装置、およびそれを
用いたコンタクトレスＩＣカードを提供する。【解決手段】コンタクトレス、バッテリーレス化さ
れ、リーダ／ライタ装置が発生する電波を受けて信号の
授受を行うＩＣカードであって、アンテナとＬＳＩとが
内蔵され、このＬＳＩの内部の制御・演算用論理回路
は、外部クロック信号の供給停止を検出するクロック停
止検出回路１０、２相クロック信号を生成する２相クロ
ック生成回路１１、２相クロック信号のいずれか一方を
クロック信号とするラッチ回路１２、ラッチ回路１２間
に接続される組み合わせ回路１３から構成され、クロッ
ク停止検出回路１０により外部クロック信号ＣＬＫ−Ｉ
Ｎの供給停止時に２相クロック信号ＣＬＫ１，ＣＬＫ２
の論理レベルが決定されることで、ラッチ回路１２の約
半分がダイナミックラッチ回路１２ｂで構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置技術に関し、特に外部から供給されるクロック信号が
突然停止するような状況で使用される可能性があり、そ
の場合でもクロック信号が停止する直前の状態を保持
し、クロック信号の供給が再開したときに引き続き動作
することを要求される論理ＬＳＩに利用される、たとえ
ばコンタクトレスＩＣカード用のＬＳＩなどに好適な半
導体集積回路装置、およびそれを用いたＩＣカードに適
用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、ＩＣカード用ＬＳＩは、その用途から内部のメモリ
にセキュリティレベルの高いデータ、たとえば金銭情報
などを有する場合があるため、誤動作防止の機構をＬＳ
Ｉに付加する必要がある。特に、ＩＣカードがコンタク
トレス、バッテリーレス化され、リーダ／ライタ装置が
発生する電波をＩＣカードのアンテナが受けて電力、ク
ロック信号、データ信号の供給を行う場合などが考えら
れる。

【０００３】このような場合、リーダ／ライタ装置とＩ
Ｃカードとの間の何等かの障害において電波が途絶える
可能性があり、クロック信号の供給が一時的に途絶えた
場合でも、誤動作を起こさず、クロック信号の停止直前
の状態を保持し、クロック信号の供給再開時にその続き
から正常動作を行うようにスタティク動作となる回路を
設計しなければならない。

【０００４】なお、このようなＩＣカード用ＬＳＩに関
する技術としては、たとえば平成５年１１月２０日、株
式会社オーム社発行、社団法人情報処理学会編の「情報
処理ハンドブック」Ｐ３０２〜Ｐ３０５に記載される技
術などが挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なＩＣカード用ＬＳＩの技術において、スタティック動
作をする回路は、ダイナミック動作の回路よりも一般的
に回路規模が大きくなることが考えられる。その要因の
１つに、内部ラッチ回路の回路構成が挙げられる。以下
において、本発明者が検討したスタティック動作を行う
回路と、ダイナミック動作を行う回路との比較結果を説
明する。

【０００６】たとえば、ダイナミック動作を行うラッチ
回路は、クロック信号用の１つのインバータ回路と、入
出力信号用の１つのトライステートバッファ回路から構
成される。一方、スタティック動作を行うラッチ回路
は、クロック信号用の１つのインバータ回路と、入出力
信号用の１つのトライステートバッファ回路と、ラッチ
用の１つのインバータ回路および１つのトライステート
バッファ回路から構成される。

【０００７】この結果、両者を比較すると、スタティッ
クラッチ回路の回路規模はダイナミックラッチ回路に対
して約２倍となることが分かる。従来は、スタティック
動作の回路を構成するためには内部に用いるラッチ回路
を全てスタティックラッチ回路にする必要があり、ダイ
ナミック動作の回路よりも回路規模が増大している。す
なわち、スタティック動作をする論理回路の回路規模
は、ダイナミック動作をする論理回路の回路規模と比較
して増大することが考えられる。

【０００８】そこで、本発明の目的は、外部クロック信
号の供給が停止した場合に２相クロック信号の停止時の
論理値を決めることで、外部クロック信号が停止しても
直前の状態を保持しているようなスタティック動作を行
う論理回路を、比較的小規模で実現することができるコ
ンタクトレスＩＣカード用のＬＳＩなどの半導体集積回
路装置、およびそれを用いたＩＣカードを提供するもの
である。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、２相クロック生成回路、複数のラッチ回路および複
数の組み合わせ回路を有する半導体集積回路装置に適用
されるものであり、２相クロック生成回路の前段に接続
され、外部から入力される外部クロック信号の供給が停
止したことを検出して停止論理を確定させ、この外部ク
ロック信号の停止時における２相クロック信号の論理レ
ベルを決定するためのクロック信号を出力するクロック
停止検出回路を有し、このクロック停止検出回路から出
力されるクロック信号により２相クロック信号の一方を
ハイレベル、他方をロウレベルの状態で停止させて複数
のラッチ回路の一部をダイナミックラッチ回路で構成す
るものである。

【００１２】この構成において、クロック停止検出回路
は、外部クロック信号の停止時にハイレベルまたはロウ
レベルにラッチされたクロック信号を出力し、このため
に外部クロック信号を入力とするインバータ回路と、こ
の出力信号を遅延するディレイ回路と、この出力信号と
外部クロック信号とを入力としてハイレベルまたはロウ
レベルにラッチされたクロック信号を出力する論理積回
路とから構成するようにしたものである。

【００１３】さらに、ダイナミックラッチ回路は、２相
クロック信号のいずれか一方のクロック信号を入力とす
るインバータ回路と、このクロック信号により制御さ
れ、入力信号を入力として出力信号を出力するトライス
テートバッファ回路とから構成するようにしたものであ
る。

【００１４】また、本発明のＩＣカードは、２相クロッ
ク信号を使用し、複数のラッチ回路の一部をダイナミッ
クラッチ回路で構成してスタティック動作を行う論理回
路と、セキュリティレベルの高い情報が記憶される記憶
回路と、コンタクトレス方式のアンテナとが内蔵され、
外部クロック信号の供給が停止した際にこの外部クロッ
ク信号の停止直前の状態を保持し、この外部クロック信
号の供給再開時にその続きからスタティック動作を行う
ように構成されるものである。

【００１５】よって、前記半導体集積回路装置によれ
ば、ダイナミックラッチ回路の回路規模は、スタティッ
クラッチ回路の回路規模に比べて約半分で済むことか
ら、本手段の論理回路はスタティック動作を実現した上
で、使用するラッチ回路の約半分（２相クロック信号の
うち片側のクロック信号を使用するラッチ回路）がダイ
ナミックラッチ回路で済むため、回路規模の縮小につな
がる。この結果、チップサイズの縮小とチップコストの
低減が可能となる。特に、２相クロック信号を使用し、
スタティック動作が要求されるＬＳＩ全般に適用可能で
ある。

【００１６】また、前記半導体集積回路装置を用いたＩ
Ｃカードによれば、このＩＣカードとリーダ／ライタ装
置との間の何等かの障害において電波が途絶え、外部ク
ロック信号の供給が一時的に途絶えた場合でも、誤動作
を起こさず、外部クロック信号の停止直前の状態を保持
し、外部クロック信号の供給再開時にその続きから正常
動作を行うようにスタティク動作を実現することができ
る。

【００１７】これは、２相クロック信号を使用する論理
回路において、動作の途中で外部クロック信号の供給が
停止した場合、両クロック信号の停止時の論理値を決め
ることにより可能となる。たとえば、２相クロック信号
ＣＬＫ１，ＣＬＫ２のうち、ＣＬＫ１＝“Ｌ”、ＣＬＫ
２＝“Ｈ”という状態で必ず停止するようにすること
で、内部論理でＣＬＫ１のラッチ回路のみスタティクラ
ッチ回路を使用すれば、ＣＬＫ２のラッチ回路はダイナ
ミックラッチ回路を用いても、論理回路全体の動作は外
部クロック信号の停止直前の値を保持するのでスタティ
ック動作とすることができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１９】図１は本発明の一実施の形態である半導体
集積回路装置を用いたＩＣカードを示すブロック図、図
２は本実施の形態において、ＩＣカードを示す概略平面
図、図３は本実施の形態の半導体集積回路装置の要部を
示すブロック図、図４はクロック停止検出回路を示す回
路図、図５(a),(b) はスタティックラッチ回路とダイナ
ミックラッチ回路を示す回路図、図６は半導体集積回路
装置の動作を示す波形図である。

【００２０】まず、図１および図２により本実施の形態
の半導体集積回路装置を用いたＩＣカードの構成を説明
する。

【００２１】本実施の形態におけるＩＣカードは、たと
えばコンタクトレス、バッテリーレス化され、リーダ／
ライタ装置が発生する電波を受けて信号の授受を行うＩ
Ｃカードとされ、電波の受信／送信を行うアンテナ１
と、このアンテナ１で受信した電力、クロック信号、受
信データに基づいて制御・演算し、アンテナ１を介して
送信データを送信するＬＳＩ２とからなり、ＬＳＩ２の
端子から周囲に張り巡らされたコイル状のアンテナ１に
接続され、高密度実装技術によりカード内に内蔵されて
構成されている。

【００２２】ＬＳＩ２には、アンテナ１で受けた電力に
より内部電源ＶＣＣを発生する電源回路３と、電力を受
けたときに初期化するパワーオンリセット回路４と、ア
ンテナ１で受けたクロック信号を抽出するクロック抽出
回路５と、アンテナ１で受けた受信データを復調するデ
ータ復調回路６と、アンテナ１から送信する送信データ
を変調するデータ変調回路７と、全体の回路動作および
データ演算処理の制御を行う制御・演算用論理回路８
と、データを保存する記憶回路９とが備えられ、周知の
半導体製造技術によって１個の半導体チップ上に形成さ
れている。

【００２３】このＩＣカードにおいて、ＬＳＩ２の内部
の制御・演算用論理回路８には、パワーオンリセット回
路４からのリセット信号、クロック抽出回路５からのク
ロック信号、データ復調回路６からの受信データがそれ
ぞれ入力され、さらにデータ変調回路７に送信データが
出力される。また、制御・演算用論理回路８は、ＥＥＰ
ＲＯＭ、ＦＲＡＭなどの不揮発性メモリからなる記憶回
路９との間でデータの書き込みおよび読み出しが行われ
る。

【００２４】以上のように構成されるＩＣカードは、た
とえばセキュリティレベルの高い金銭情報などのデータ
がリーダ／ライタ装置との間で無線方式により送信／受
信され、このリーダ／ライタ装置が発生する電波をアン
テナ１で受けて電力、クロック信号、受信データを受信
し、ＬＳＩ２の制御・演算用論理回路８により制御・演
算し、送信データがアンテナ１を介してリーダ／ライタ
装置に送信される構成となっている。

【００２５】具体的に、制御・演算用論理回路８は、た
とえば図３に示すように、外部クロック信号ＣＬＫ−Ｉ
Ｎの供給停止を検出するクロック停止検出回路１０と、
２相クロック信号ＣＬＫ１，ＣＬＫ２を生成する２相ク
ロック生成回路１１と、２相クロック信号ＣＬＫ１，Ｃ
ＬＫ２のいずれか一方をクロック信号とする複数のラッ
チ回路１２と、各ラッチ回路１２の間に接続される複数
の組み合わせ回路１３とから構成されている。

【００２６】クロック停止検出回路１０は、外部からの
外部クロック信号ＣＬＫ−ＩＮを入力として、この外部
クロック信号ＣＬＫ−ＩＮの供給が停止したことを検出
して停止論理を確定させ、この外部クロック信号ＣＬＫ
−ＩＮの停止時にハイレベルまたはロウレベルにラッチ
されたクロック信号ＣＬＫを出力する検出手段であり、
このクロック信号ＣＬＫは２相クロック生成回路１１に
出力される。

【００２７】このクロック停止検出回路１０は、たとえ
ば図４に示すように、外部クロック信号ＣＬＫ−ＩＮを
入力とするインバータ回路ＩＮＶと、この出力信号を遅
延するディレイ回路ＤＬＹと、この出力信号と外部クロ
ック信号ＣＬＫ−ＩＮとを入力としてハイレベルまたは
ロウレベルにラッチされたクロック信号ＣＬＫを出力す
る否定論理積回路ＮＡＮＤとからなり、簡単な回路構成
により、少ない部品によって構成されている。

【００２８】２相クロック生成回路１１は、クロック停
止検出回路１０からのクロック信号ＣＬＫを入力とし
て、このクロック信号ＣＬＫに基づいて２相クロック信
号ＣＬＫ１，ＣＬＫ２を出力する生成手段であり、この
２相クロック信号ＣＬＫ１，ＣＬＫ２は複数のラッチ回
路１２のクロック信号として用いられる。特に、外部ク
ロック信号ＣＬＫ−ＩＮの停止時において、クロック信
号ＣＬＫにより２相クロック信号ＣＬＫ１，ＣＬＫ２の
論理レベルが決定されるようになっている。

【００２９】複数のラッチ回路１２は、それぞれ２相ク
ロック信号ＣＬＫ１，ＣＬＫ２のいずれか一方をクロッ
ク信号として用い、たとえば一方の２相クロック信号Ｃ
ＬＫ１を用いるラッチ回路はスタティック動作を行うス
タティックラッチ回路１２ａ、他方の２相クロック信号
ＣＬＫ２を用いるラッチ回路はダイナミック動作を行う
ダイナミックラッチ回路１２ｂとなっている。

【００３０】スタティックラッチ回路１２ａは、たとえ
ば図５(a) に示すように、一方の２相クロック信号ＣＬ
Ｋ１を入力とするインバータ回路ＩＮＶ１と、この２相
クロック信号ＣＬＫ１により制御され、入力信号を入力
として出力信号を出力するトライステートバッファ回路
ＴＳＢ１と、出力信号をラッチするインバータ回路ＩＮ
Ｖ２およびトライステートバッファ回路ＴＳＢ２から構
成される。トライステートバッファ回路ＴＳＢ１，ＴＳ
Ｂ２はクロックドインバータからなる。このスタティッ
クラッチ回路１２ａは１２個のトランジスタから構成す
ることができる。

【００３１】ダイナミックラッチ回路１２ｂは、たとえ
ば図５(b) に示すように、他方の２相クロック信号ＣＬ
Ｋ２を入力とするインバータ回路ＩＮＶ３と、この２相
クロック信号ＣＬＫ２により制御され、入力信号を入力
として出力信号を出力するクロックドインバータからな
るトライステートバッファ回路ＴＳＢ３とから構成され
る。このダイナミックラッチ回路１２ｂはスタティック
ラッチ回路１２ａの半分の６個のトランジスタからな
り、簡単な回路構成により、少ない部品によって構成す
ることができる。

【００３２】複数の組み合わせ回路１３は、それぞれ前
段のラッチ回路１２からの出力信号を入力として、制御
・演算のために符号化、復号化、暗号化などの各種処理
を行い、この処理結果を後段のラッチ回路１２へ出力す
る処理手段であり、たとえばセキュリティレベルの高い
金銭情報などのデータの処理が行われる。

【００３３】次に、本実施の形態の作用について、図３
に示す制御・演算用論理回路８の動作を図６の波形図に
基づいて説明する。

【００３４】まず、クロック停止検出回路１０に、外部
から外部クロック信号ＣＬＫ−ＩＮが入力される。この
外部クロック信号ＣＬＫ−ＩＮは、正常時にはタイミン
グＴ１，Ｔ３のようにハイレベルとロウレベルとを交互
に繰り返す周期的なパルス波形となっているが、異常時
の外部クロック信号ＣＬＫ−ＩＮの供給停止時には、こ
の停止直前のレベルを保持したロウレベル“Ｌ”（タイ
ミングＴ２）またはハイレベル“Ｈ”（タイミングＴ
４）にラッチされた波形となる。

【００３５】このクロック停止検出回路１０は、たとえ
ば外部クロック信号ＣＬＫ−ＩＮの供給が停止したこと
を検出すると、この出力信号は以下のようになる。すな
わち、クロック停止検出回路１０の出力のクロック信号
ＣＬＫは、外部クロック信号ＣＬＫ−ＩＮがロウレベル
“Ｌ”、ハイレベル“Ｈ”のどちらで停止しても、必ず
ハイレベル“Ｈ”で停止する。

【００３６】これは、クロック停止検出回路１０におい
て、外部クロック信号ＣＬＫ−ＩＮをインバータ回路Ｉ
ＮＶを介して反転した後に、ディレイ回路ＤＬＹにより
時間Ｔだけ遅延し、この遅延された信号と外部クロック
信号ＣＬＫ−ＩＮとを否定論理積回路ＮＡＮＤにより論
理処理することにより、ハイレベル“Ｈ”にラッチされ
たクロック信号ＣＬＫを出力することができる。

【００３７】詳細には、ディレイ回路ＤＬＹの出力ノー
ドＡ点の遅延された信号は、外部クロック信号ＣＬＫ−
ＩＮの立ち上がりエッジから時間Ｔだけ遅れて立ち下が
る。また、クロック信号ＣＬＫは、外部クロック信号Ｃ
ＬＫ−ＩＮの立ち上がりエッジで立ち下がり、Ａ点の遅
延された信号の立ち下がりエッジで立ち上がる信号波形
となる。

【００３８】そして、２相クロック生成回路１１は、ク
ロック信号ＣＬＫに基づいて２相クロック信号ＣＬＫ
１，ＣＬＫ２を生成する。この２相クロック信号ＣＬＫ
１，ＣＬＫ２の例としては、それぞれのクロックエッジ
をノンオーバーラップさせる方法もあるが、ここでは簡
単に、一方の２相クロック信号ＣＬＫ１はクロック信号
ＣＬＫの反転信号、他方の２相クロック信号ＣＬＫ２は
クロック信号ＣＬＫと同じ信号とする。

【００３９】よって、外部クロック信号ＣＬＫ−ＩＮの
供給が停止した時には、２相クロック生成回路１１の出
力の一方の２相クロック信号ＣＬＫ１はロウレベル
“Ｌ”にラッチされ、他方の２相クロック信号ＣＬＫ２
はハイレベル“Ｈ”にラッチされた波形となる。このよ
うに停止論理を確定すると、外部クロック信号ＣＬＫ−
ＩＮが停止した時には必ず、２相クロック信号ＣＬＫ１
はロウレベル“Ｌ”、２相クロック信号ＣＬＫ２はハイ
レベル“Ｈ”で停止させることができる。

【００４０】以上のようにクロック信号ＣＬＫを設定
し、内部の論理回路としては図３に示すように、２相ク
ロック信号ＣＬＫ１をクロック信号として用いるラッチ
回路１２のみをスタティックラッチ回路１２ａとすれ
ば、２相クロック信号ＣＬＫ２をクロック信号として用
いるラッチ回路１２をダイナミックラッチ回路１２ｂと
しても、論理回路全体の動作はスタティック動作とする
ことができる。

【００４１】この２相クロック信号ＣＬＫ２を用いるラ
ッチ回路１２は、図５のように単純なトライステートバ
ッファであるが、外部クロック信号ＣＬＫ−ＩＮの停止
時に２相クロック信号ＣＬＫ２が必ずハイレベル“Ｈ”
となることが確定していれば、ラッチ回路１２の出力は
ドライブされた状態で停止することになり、すなわちラ
ッチ回路１２の一部をダイナミックラッチ回路１２ｂと
してもスタティック動作が保証できる。

【００４２】従って、本実施の形態の半導体集積回路装
置によれば、外部クロック信号ＣＬＫ−ＩＮの供給停止
時に２相クロック信号ＣＬＫ１，ＣＬＫ２の論理レベル
を決定するためのクロック信号ＣＬＫを出力するクロッ
ク停止検出回路１０を有することにより、ダイナミック
ラッチ回路１２ｂの回路規模はスタティックラッチ回路
１２ａの回路規模に比べて約半分で済むことから、スタ
ティック動作を実現した上で、使用するラッチ回路１２
の約半分をダイナミックラッチ回路１２ｂで構成して回
路規模を縮小することができる。この結果、チップサイ
ズの縮小とチップコストの低減が可能となる。

【００４３】また、この半導体集積回路装置を用いたＩ
Ｃカードにおいては、リーダ／ライタ装置との間に何等
かの障害が発生し、受信の電波が途絶え、外部クロック
信号ＣＬＫ−ＩＮの供給が一時的に途絶えた場合でも、
内部のＬＳＩ２は誤動作を起こすことなく、外部クロッ
ク信号ＣＬＫ−ＩＮの停止直前の状態を保持することが
できるので、外部クロック信号ＣＬＫ−ＩＮの供給再開
時にはその続きから正常動作を行い、スタティク動作を
実現することができる。

【００４４】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４５】たとえば、前記実施の形態においては、外
部クロック信号の供給停止時に、必ずクロック信号ＣＬ
Ｋをハイレベル、一方の２相クロック信号ＣＬＫ１をロ
ウレベル、他方の２相クロック信号ＣＬＫ２をハイレベ
ルで停止させる場合について説明したが、逆にＣＬＫを
ロウレベル、ＣＬＫ１をハイレベル、ＣＬＫ２をロウレ
ベルで停止させることも可能であり、この場合にはＣＬ
Ｋ１を用いるラッチ回路をダイナミックラッチ回路と
し、ＣＬＫ２を用いるラッチ回路のみをスタティクラッ
チ回路とすれば、論理回路全体の動作はスタティック動
作とすることができる。

【００４６】さらに、コンタクトレス、バッテリーレス
化されたＩＣカードに適用した場合を説明したが、２相
クロック信号を使用し、スタティック動作が要求される
ＬＳＩを用いる装置全般に広く適用可能である。

【００４７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４８】(1).外部クロック信号の停止時における２
相クロック信号の論理レベルを決定するためのクロック
信号を出力するクロック停止検出回路を有することで、
複数のラッチ回路の一部をダイナミックラッチ回路で構
成することができるので、スタティック動作を実現した
上で、回路規模の縮小を図ることが可能となる。

【００４９】(2).クロック停止検出回路は、インバータ
回路、ディレイ回路および論理積回路から構成すること
で、簡単な回路構成により、少ない部品で実現すること
が可能となる。

【００５０】(3).ダイナミックラッチ回路は、インバー
タ回路およびトライステートバッファ回路から構成する
ことで、簡単な回路構成により、少ない部品で実現する
ことが可能となる。

【００５１】(4).前記(1) 〜(3) により、スタティック
動作を行う論理回路を含むＬＳＩにおいて、回路規模を
縮小し、部品点数を低減することができるので、チップ
サイズの縮小とチップコストの低減が可能となる。

【００５２】(5).複数のラッチ回路の一部をダイナミッ
クラッチ回路で構成してスタティック動作を行う論理回
路、記憶回路およびアンテナが内蔵されたコンタクトレ
スＩＣカードなどに用いることで、リーダ／ライタ装置
との間の障害により外部クロック信号の供給が一時的に
途絶えた場合でも、誤動作を起こすことなく、外部クロ
ック信号の停止直前の状態を保持し、外部クロック信号
の供給再開時にその続きから正常動作を行うようにスタ
ティク動作を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置を用いたＩＣカードを示すブロック図である。

【図２】本発明の一実施の形態において、ＩＣカードを
示す概略平面図である。

【図３】本発明の一実施の形態の半導体集積回路装置の
要部を示すブロック図である。

【図４】本発明の一実施の形態において、クロック停止
検出回路を示す回路図である。

【図５】(a),(b) は本発明の一実施の形態において、ス
タティックラッチ回路とダイナミックラッチ回路を示す
回路図である。

【図６】本発明の一実施の形態において、半導体集積回
路装置の動作を示す波形図である。

【符号の説明】

１アンテナ２ＬＳＩ３電源回路４パワーオンリセット回路５クロック抽出回路６データ復調回路７データ変調回路８制御・演算用論理回路９記憶回路１０クロック停止検出回路１１２相クロック生成回路１２ラッチ回路１２ａスタティックラッチ回路１２ｂダイナミックラッチ回路１３組み合わせ回路ＩＮＶ，ＩＮＶ１〜ＩＮＶ３インバータ回路ＤＬＹディレイ回路ＮＡＮＤ否定論理積回路ＴＳＢ１〜ＴＳＢ３トライステートバッファ回路ＣＬＫ−ＩＮ外部クロック信号ＣＬＫクロック信号ＣＬＫ１，ＣＬＫ２２相クロック信号

Claims

【特許請求の範囲】

【請求項１】２相クロック信号を生成する２相クロッ
ク生成回路と、この２相クロック信号のいずれか一方を
クロック信号とする複数のラッチ回路と、各ラッチ回路
間に接続される複数の組み合わせ回路とを有する半導体
集積回路装置であって、前記２相クロック生成回路の前
段に接続され、外部クロック信号を入力として、この外
部クロック信号の供給が停止したことを検出して停止論
理を確定させ、この外部クロック信号の停止時における
前記２相クロック信号の論理レベルを決定するためのク
ロック信号を出力するクロック停止検出回路を有し、こ
のクロック停止検出回路から出力されるクロック信号に
より前記２相クロック信号の一方をハイレベル、他方を
ロウレベルの状態で停止させて前記複数のラッチ回路の
一部をダイナミックラッチ回路で構成することを特徴と
する半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記クロック停止検出回路は、前記外部クロック
信号の停止時にハイレベルまたはロウレベルにラッチさ
れたクロック信号を出力することを特徴とする半導体集
積回路装置。
【請求項３】請求項１記載の半導体集積回路装置であ
って、前記クロック停止検出回路は、前記外部クロック
信号を入力とするインバータ回路と、このインバータ回
路の出力信号を遅延するディレイ回路と、このディレイ
回路の出力信号と前記外部クロック信号とを入力として
ハイレベルまたはロウレベルにラッチされたクロック信
号を出力する論理積回路とからなることを特徴とする半
導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置であ
って、前記ダイナミックラッチ回路は、前記２相クロッ
ク信号のいずれか一方のクロック信号を入力とするイン
バータ回路と、このクロック信号により制御され、入力
信号を入力として出力信号を出力するトライステートバ
ッファ回路とからなることを特徴とする半導体集積回路
装置。
【請求項５】請求項１、２、３または４記載の半導体
集積回路装置であって、前記半導体集積回路装置は、前
記２相クロック信号を使用し、スタティック動作を行う
論理回路を含むことを特徴とする半導体集積回路装置。
【請求項６】請求項１、２、３、４または５記載の半
導体集積回路装置を用いたＩＣカードであって、前記２
相クロック信号を使用し、前記複数のラッチ回路の一部
をダイナミックラッチ回路で構成してスタティック動作
を行う論理回路と、セキュリティレベルの高い情報が記
憶される記憶回路と、コンタクトレス方式のアンテナと
が内蔵され、外部クロック信号の供給が停止した際にこ
の外部クロック信号の停止直前の状態を保持し、この外
部クロック信号の供給再開時にその続きからスタティク
動作を行うように構成されることを特徴とするＩＣカー
ド。