JPH11307769A

JPH11307769A - 制御可能な伝導デバイス

Info

Publication number: JPH11307769A
Application number: JP10113036A
Authority: JP
Inventors: Hiroshi Mizuta; 博水田; Kazuo Nakazato; 和郎中里; Kiyoo Ito; 清男伊藤; Juichi Shimada; 壽一嶋田; Tatsuya Tejima; 達也手嶋; Ken Yamaguchi; 憲山口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-04-23
Filing date: 1998-04-23
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】メモリまたはトランジスタ構造に用いることが
できる改良された制御可能な伝導デバイスを提供する。【解決手段】比較的導電性の材料１，１３，１１’，１
３’および非導電性の材料の領域１０，１２により構成
された障壁構造３と、この障壁構造を通過する電荷キャ
リアを受け取る出力領域２と、電荷キャリアを供給する
入力領域６とを備え、障壁構造は、第１の状態では電荷
キャリア流が当該構造内に生じ、第２の状態では当該構
造内の電荷キャリア流が阻止されるよう構成される。非
導電性材料の領域は、それぞれ出力領域および入力領域
に近接したガード障壁成分１４，１６とこれらのガード
障壁成分の間のメイン障壁成分１５とからなるエネルギ
ーバンドプロファイルをもたらすよう構成され、メイン
障壁成分は２ｎｍ以上の幅ｗ’を有し、ガード障壁ｗは
３ｎｍまたはこれ以下の幅を有し、これらの障壁は４５
ｎｍ以下の間隔だけ離隔される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリまたはトラ
ンジスタ構造に用いる、制御可能な伝導デバイスに関す
る。

【０００２】

【従来の技術】我々の欧州特許出願ＥＰ９６３０８２８
３．９には、メモリノードを有するメモリデバイスを開
示しており、そのメモリノードには、制御電極からトン
ネル障壁構成(tunnel barrier configuration)を介して
電荷が書き込まれるようになっている。蓄積された電荷
はソース・ドレイン経路の伝導度に影響を与え、当該経
路の伝導度をモニタすることによりデータが読み出され
る。電荷障壁構成(charge barrier cofiguration)は多
重トンネル障壁を有し、この多重トンネル障壁は５ｎｍ
厚のポリシリコンと２ｎｍ厚の窒化シリコンの交互の層
から構成できる。この交互の層は、シリコンの多結晶層
の上に形成される。多結晶層の一部はメモリノードとし
て機能する。他の障壁構成として、絶縁マトリクス内に
分散された、メモリノードとして機能する導電性のナノ
メータ・スケールの伝導島を有するものが開示されてい
る。電荷障壁構成は、障壁構造内に使用された異なる材
料領域の結果として、障壁構成の幅方向に比較的低く広
い障壁と、この上に散在した比較的狭く高い障壁とを呈
する。このトンネル障壁構成の利点は、メモリの読み書
き時間を劣化させることなくメモリノードからの漏れ電
流を低減させることである。異なる型のメモリデバイス
が記載されている。その第１の型では、制御電極に印加
された電圧に応じて、制御電極からの電荷キャリアがト
ンネル障壁構成を通り抜ける。第２の型のデバイスで
は、制御電極からメモリノードへの電荷の移送を制御す
るために、トンネル障壁構成に対して付加的なゲートを
設けている。

【０００３】１９９７年７月１８日に出願された我々の
欧州特許出願ＥＰ９７３０５３９９．４に記載されてい
るように、電荷障壁構成はトランジスタのような、制御
可能な伝導デバイスにも利用することができる。すなわ
ち、トンネル障壁構造を用いて、ソース・ドレイン間の
伝導経路を設ける。スイッチオンされたとき、電荷キャ
リアはソース・ドレイン間を流れるが、スイッチオフさ
れたときには、当該障壁構成は経路内の電荷もれを阻止
する。よって、大きなオン／オフ電流比が得られる。

【０００４】１９９７年９月５日に出願された我々の欧
州特許出願ＥＰ９７３０６９１６．４には、トランジス
タまたはメモリに使用するための、改良された障壁構造
が記載されている。この障壁構造は比較的導電性の材料
と非導電性の材料の領域により構成され、第１の状態で
は、電荷キャリア流が当該構造内に生じ、第２の状態で
は、当該構造内の電荷キャリア流を阻止するトンネル障
壁構成を当該領域がもたらす。出力領域は、当該構造を
通る経路に沿って通過する電荷キャリアを受け取り、入
力領域は、当該構造を通って出力領域へ通過するように
電荷キャリアを経路に供給する。非導電性材料の領域
は、それぞれ入力領域および出力領域に近接したガード
障壁成分(guard barrier components)と、それらのガー
ド障壁成分の間にメイン障壁成分を有するエネルギーバ
ンドプロファイルをもたらすよう構成される。我々の出
願ＥＰ９７３０６９１６．４の図１０，図１１を参照し
て、一例を記載している。

【０００５】

【課題を解決するための手段】本発明によれば、メイン
障壁成分は２ｎｍまたはそれ以上の幅を有し、ガード障
壁成分は３ｎｍまたはそれ以下の幅を有する。障壁は４
５ｎｍまたはそれ以下だけ離隔される。

【０００６】本発明の一つの例では、メインの障壁成分
は６ｎｍまたはそれ以上の幅を有し、障壁は２０ｎｍま
たはそれ以下だけ離隔される。

【０００７】本デバイスは、障壁構造を通る電荷キャリ
ア流を制御するためのゲートを有してもよい。そのゲー
トは、サイドゲート(side gate)でありうる。

【０００８】入力領域は、電荷キャリアを障壁構造へ供
給するための電極を有してもよい。

【０００９】本デバイスは、出力領域が経路からの電荷
を蓄積するメモリノードを有するメモリとして構成する
ことができる。

【００１０】その代わりに、本デバイスは、入力領域が
電荷キャリアのためのソースとして機能するとともに、
出力領域がドレインとして機能するトランジスタとして
構成することもできる。

【００１１】好ましくは、非導電性領域は窒化シリコン
の層により構成され、導電性領域は真性シリコンの層に
より構成される。

【００１２】集合的に、障壁構造の複数の領域は、障壁
構造の幅にわたって寸法的に比較的広い、比較的低い障
壁高さの障壁成分をもたらすとともに、非導電性領域
は、前記広い障壁成分に比べて寸法的に比較的狭い、比
較的高い障壁高さの障壁成分をもたらす。

【００１３】

【発明の実施の形態】本発明のより一層の理解のため
に、以下、その実施例を、添付図面を参照しながら例示
として説明する。

【００１４】図１（ａ）（ｂ）は、本発明によるトラン
ジスタおよびメモリデバイスの一例を示す。図１（ａ）
のトランジスタは、我々の上記ＥＰ９７３０５３９９．
４に記載されたデバイスの原理に従って動作し、図１
（ｂ）のメモリデバイスは、我々の上記ＥＰ９６３０８
２８３．９に記載されたデバイスの原理に従って動作す
る。しかし、いずれのデバイスも、我々の同時係属中の
上記ＥＰ９７３０６９１６．４の図１０，図１１を参照
して記載された原理に従って動作する、改良されたサイ
ドゲート構造を有する。

【００１５】図１（ａ）（ｂ）に示したデバイスは、基
板１を有し、その上に出力領域２が被覆される。出力領
域２自体の上には、直立したピラー構造３が設けられ
る。ピラー構造３は、頂部表面４と側壁５を有する。入
力領域６は頂部表面４を被覆し、サイドゲート７は側壁
５上に形成される。

【００１６】図１（ａ）のトランジスタデバイスにおい
て、出力領域２は、ドレインとして機能するｎドープ・
ポリシリコン層により構成される。入力領域６は、導電
性のポリシリコン層からなり、電荷キャリアのソースと
なる。多層構造３はトンネル障壁構成として機能し、こ
れは、伝導中にはソース・ドレイン電流が流れることを
許容するが、オフ状態ではソース・ドレイン経路に沿っ
た漏れ電流を阻止する。

【００１７】ゲート７は、導電性のポリシリコン層９に
より被覆された二酸化シリコンの絶縁層８からなる。こ
のゲートに印加される電圧は、ソース・ドレイン経路の
伝導度を制御する。

【００１８】図１（ｂ）に示したメモリデバイスでは、
出力領域２は、ポリシリコンのメモリノード２’を有す
る。このメモリノードは、サイドゲート７の制御下で、
多層構造３を介して入力電極６からの電荷を受け取る。

【００１９】基板１は、チャンネルＣの両側に配置され
たソース領域Ｓとドレイン領域Ｄとを有する。チャンネ
ルＣの伝導度はメモリノード２に蓄積された電荷のレベ
ルに影響される。よって、ソースＳおよびドレインＤ間
のチャンネルＣの伝導度を求めることにより、蓄積電荷
のレベルを検出することができる。これらのデバイスの
特性は、上述した我々の出願に、より詳細に記載されて
いる。

【００２０】多層構造３およびその関連したトンネル障
壁構成の特性を、以下、より詳細に説明する。多層構造
３は、比較的導電性の材料と非導電性の材料の交互の層
により構成される。この例では、非導電性の窒化シリコ
ンと導電性の真性シリコンとを用いる。この構成は、真
性シリコンのスペーサ層１１，１１’の間に挟まれた窒
化シリコンのメイン障壁層１０を有し、窒化シリコンの
ガード障壁１２，１２’は、それぞれ、真性シリコン層
１３，１３’と層１１，１１’の間に配置される。

【００２１】図２に、多層構造３のエネルギーバンド図
を示す。図２（ａ）において、ゼロバイアス下では、多
層構造は、ほぼ、その幅全体にわたって拡がる幅Ｗの比
較的広い、比較的低い障壁高さｂの障壁をもたらす。ま
た、メイン障壁層１０およびガード障壁層１２，１２’
は、比較的狭いが高い障壁成分１４，１５，１６をもた
らす。これらの障壁成分１４，１５，１６の幅は、層１
０，１２，１２’の厚さの関数である。この例では、ガ
ード障壁１２，１２’は、ほぼ同じ厚さであり、幅ｗ、
高さＢの障壁をもたらす。メイン障壁１５は高さＢ’を
有する。メイン障壁１５の厚さは、ガード障壁１４，１
６の厚さと異なり、ｗ’で示す。メイン障壁とガード障
壁とは、層１１，１１’の厚さに相当する距離Ｗｉだけ
離隔されている。

【００２２】ゼロバイアスの条件下では、図２（ａ）に
示した障壁構造は、以下に詳述するように、入力領域６
と出力領域２との間の電荷キャリア流に対する効果的な
障壁をもたらす。

【００２３】図２（ｂ）は、バイアス電圧が入力領域６
に印加された状況を示している。その結果、入力領域６
と出力領域２との間にポテンシャル勾配が形成され、こ
れによって比較的広い障壁Ｗの効果が克服される。よっ
て、電子は、狭く高い障壁１４，１５，１６を通り抜
け、入力領域６と出力領域２との間のポテンシャル勾配
を下っていくことが可能となる。

【００２４】さらに、障壁Ｂ’のトータル高さは、サイ
ドゲート７への電圧の印加によって変化させることがで
きる。サイドゲート上の電圧増加の効果を障壁１５に対
して示してある。すなわち、図２（ｂ）において、障壁
Ｂ’’のトータル高さは、破線で示した高さから実線で
示した高さまで低下する。

【００２５】このデバイスを図１（ｂ）に示すようなメ
モリとして利用する場合、メモリノード２へ電荷が通り
抜けてバイアス電圧が取り除かれた後は、その電荷はノ
ード２’上に保持され、後述するようにその保持時間は
１０年のオーダーとなりうる。したがって、このデバイ
スは、高速の不揮発性ＲＡＭとして動作しうる。図１
（ａ）の構成については、そのデバイスは、オフ状態で
ソース・ドレイン間の漏れが極端に小さい、通常オフ状
態のトランジスタとして動作する。

【００２６】ガード障壁１４，１６の効果は、メイン障
壁１５をもたらす層１０の周辺に大量の電子再分配(mas
sive electron redistribution)が発生することを防止
することであり、これによって、ゲート７および入力電
極６に電圧が印加されたとき、改良された下方向ポテン
シャル傾斜を達成する。

【００２７】図１（ｂ）のメモリデバイスを製造する方
法の一例を、以下、図３を参照しながら詳細に説明す
る。出来上がったデバイスの平面図を図４に示す。

【００２８】図３（ａ）において、開始材料はｐ型シリ
コンウエハ１である。この基板１上に４００ｎｍの厚さ
のＳｉＯ2の層１８を形成し、ついで、光学フォトマス
クＬを用いた従来のＬＯＣＯＳプロセスを利用して、フ
ォトマスクの下の領域に、厚さ５ｎｍのＳｉＯ₂の領域
１９を形成する。

【００２９】次に、同じ基板上に形成される隣りのメモ
リデバイス（図示せず）との間の伝導を禁止するため、
イオン打ち込みを行なうことにより層１８の下に高ドー
プｐ型チャンネルストッパ領域を形成する。

【００３０】さらに、基板上に形成された最終的なチャ
ンネルＣのしきい値電圧を調整するためにイオン打ち込
みを行う。これにより、基板１上に形成された最終的な
ＭＯＳトランジスタＳ，Ｄ，Ｃ（図１（ｂ）参照）のし
きい値を調整する。

【００３１】図３（ｂ）において、メモリ蓄積ノード２
を形成するために用いる層２をＳｉＯ₂層１８，１９の
上に形成し、フォトマスクＦＧおよびドライエッチング
を用いる従来の光学リソグラフィー技術により、この層
２をパターン化する。層２は、低圧化学蒸着（ＬＰＣＶ
Ｄ）により成長された厚さ１００ｎｍのポリシリコンか
らなる。ついで、層２および基板１内に砒素イオンを打
ち込む。これにより、メモリ蓄積ノードとして用いるこ
とができるｎ⁺ドープ導電性層２を形成する。同時に、
基板１内に形成されたＭＯＳトランジスタのソース領域
Ｓおよびドレイン領域Ｄを設ける。砒素イオンは、２５
ｋｅＶのオーダーのエネルギーで、かつ、５×１０¹⁵ｃ
ｍ^-2のドーズ量で打ち込む。

【００３２】図３（ｃ）において、基板上に二酸化シリ
コン層２０を成長させ、フォトマスクＶＮおよびドライ
エッチングを用いた光学リソグラフィー技術をそれ自体
公知の手法で利用して、層２０にコンタクト窓を形成す
る。

【００３３】次に、図３（ｄ）に示すように、多層構造
３を形成するように、シリコン層と窒化シリコン層の積
層体（スタック）を形成する。この例では、多層構造３
は、３０ｎｍ厚の低ｎドープシリコン層１３’と、２ｎ
ｍ厚の窒化シリコン層１２’（これは第１のガード障壁
をもたらす）と、４５ｎｍ厚の真性シリコンスペース層
１１’と、６ｎｍ厚の窒化シリコン層１０（これは、メ
イン障壁をもたらす）と、層１１’，１２’，１３’に
対応する層１１，１２，１３とにより構成される。これ
により、メイン障壁１０より４５ｎｍだけ離れて２ｎｍ
の第２のガード障壁１２をもたらす。この構造は、電極
６を構成するｎドープシリコンの１００ｎｍ厚の層によ
り被覆される。

【００３４】ガード障壁をもたらす薄い窒化シリコン層
１２，１２’は、９００゜Ｃの温度のＮＨ₃雰囲気中
で、シリコンの熱窒化により成長させる。メイン障壁を
もたらす窒化シリコン層１０は、化学蒸着（ＣＶＤ）に
より形成する。

【００３５】その後、多層構造３の上に５０ｎｍ厚のＳ
ｉＯ₂層２１を成長させる。次に、フォトマスクＳＧお
よびドライエッチングを用いた従来の光学リソグラフィ
ー技術により、層３および２１の完成した構成をパター
ン化する。これにより、メモリノード領域２に直立した
ピラー構造を形成する。

【００３６】図３（ｅ）において、熱酸化または成長に
より、ピラー構造の側壁の周りに絶縁ＳｉＯ₂の１０ｎ
ｍ厚の層８を形成することにより、電気的な絶縁層と設
ける。ついで、硼素をドープしたシリコンを１００ｎｍ
の厚さまで成長させ、フォトマスクＴＧおよびドライエ
ッチングを用いた光学リソグラフィーにより、この層を
パターン化する。以下で明らかになるように、導電性の
硼素ドープ層９は、図１（ｂ）に示したように、多層構
造３のためのサイドゲートとして用いる。

【００３７】その後、図３（ｆ）に示すように、当該構
造の上に１００ｎｍ厚の酸化シリコン層２２を成長させ
る。さらに、フォトマスクＣＯＮＴおよびドライエッチ
ングを用いた光学リソグラフィーにより、その酸化層２
２にコンタクト窓をエッチング形成する。これにより、
サイドゲート層９に電気的に接続可能なコンタクト窓２
３を設ける。この処理工程により、図４に示すように、
入力電極層６およびサイドゲート層９へのコンタクト窓
２４も同時に形成する。

【００３８】実際上、基板１上には、同時に多くのメモ
リデバイスがアレイ状に形成されることが理解されよ
う。よって、ソース領域Ｓおよびドレイン領域Ｄはセル
からセルへと走り、基板上のどこか別の場所にはそれら
に対する外部接続（図示せず）が設けられる。

【００３９】以下、メイン障壁１０およびガード障壁の
特性について、より詳細に考察する。図５を参照する
に、ガード障壁層１２，１２’の特性の調査を、実験と
シミュレーションの方法で、行なった。障壁１２，１
２’の一方の電圧・電流特性を図５（ａ）に示し、その
達成可能な電流密度を図５（ｂ）に示す。図５（ｂ）の
結果は、障壁厚さｗ≒２ｎｍの５０μｍ×５０μｍの面
積を有する接合から得られた。ｗ＝１．５ｎｍ，２ｎ
ｍ，３ｎｍのシミュレーション結果も示す。１０²Ａ／
ｃｍ^-2を超えるトンネル電流密度が得られることが分か
る。これは、メモリとして実施した場合、デバイスの高
速の書き込み／消去動作の達成に好適である。

【００４０】次に、メイン障壁層１０と、ガード障壁層
１２，１２’と、両障壁間の間隔（これは層１１，１
１’の厚さにより決まる）との関係について、詳細に考
察する。通常オフ状態のトランジスタとして実施した場
合の、層構造３のオン／オフ特性を図６に示す。３次元
エネルギー図としてのこの図は、中央線ｚからｘおよび
ｙ（図１（ａ）にも示した）の方向に、層構造を通るエ
ネルギーバンド図を示す。図６（ａ）は、オン状態（す
なわちソース６およびドレイン２の間に電流が流れる状
態）におけるエネルギーバンド図を示し、図６（ｂ）
は、オフ状態におけるエネルギー図を示す。オン状態で
は、ドレイン・ソース電圧Ｖds＝３．０Ｖであり、ゲー
ト７とソース６との間の電圧Ｖgs＝３．０Ｖである。オ
フ状態では、Ｖds＝１．０Ｖ、Ｖgs＝０Ｖである。層構
造３の横寸法（２ｙ）は０．１μｍであった。メイン窒
化シリコン層１０の厚さは６ｎｍであり、層１１，１
１’の各々の厚さは４５ｎｍであった。

【００４１】図６（ｂ）に示したオフ状態では、幅ｗお
よびｗ’の比較的狭い障壁１４，１５，１６は、いずれ
も、幅Ｗの比較的広い障壁ｂとともに結合して、電子の
通過を阻止する障壁として機能する。オフ状態でのトン
ネリング電流は２．８１×１０^-34Ａであると計算され
た。図１（ｂ）のメモリデバイスとして用いられる場
合、この障壁構造は、２年以上の保持時間を有する不揮
発性を補償する。

【００４２】図６（ａ）のオン状態では、メイン障壁１
６は、（図２（ｂ）で説明したように）低減され、これ
により、電荷キャリア入力領域６と出力領域２との間の
ポテンシャル勾配を電荷キャリアがトンネリングしなが
ら下っていくことを許容する。メイン障壁１６の高さの
低下は、主としてサイドゲート７の近傍で生じる。その
結果としてのトンネリング電流は０．６μＡのオーダー
である。図１（ｂ）のメモリデバイスとしては、センス
・トランジスタデバイスＳ，Ｄ，Ｃに対する１．０Ｖの
電圧シフトを得るためにメモリノード２に必要とされる
電荷の量は１７００ｅ（ここにｅは単一の電子の電荷で
ある）のオーダーであると推定される。このことから、
メモリノード２の荷電および放電時間は、本発明のメモ
リデバイスでは、０．４５ｎｓｅｃのオーダーであると
推定される。

【００４３】窒化シリコン層１０の厚さで決まるメイン
障壁１５の厚さｗ’の異なる値から得られるオン電流お
よびオフ電流を、スペーサ層１１，１１’の厚さＷｉの
異なる値について、図７に示した。障壁厚さｗ’および
真性シリコン層１１，１１’の幅Ｗｉを増加させるよう
にメイン障壁層１０の厚さを増加させると、オフ状態の
トンネル電流が低下することが分かる。また、オン状態
での電流は、図７に示した厚さの範囲では大きく変わら
ないことが分かる。この理由は、オン状態での電流は、
主として、サイドゲート７（図６）に近接した層構造を
通って流れる電流により決まるからである。１０年のオ
ーダーのデータ保持時間を達成するには、オフ状態のト
ンネリング電流が１０^ー25Ａより小さくなければならな
い。このことは、Ｗｉが２０ｎｍまたはそれ以下である
とき、ｗ’は６ｎｍより大きくなければならず、かつ、
ｗｉが４５ｎｍまたはこれ以下であるときｗ’は２ｎｍ
より大きくなければならないことを意味する。これらの
結果から、本発明による通常オフ状態のトランジスタは
極端なオン・オフ電流比を可能とし、かつ、構造的なパ
ラメータを最適化することにより、１．０ｎｓｅｃ以下
の書き込み時間を有する高速のＲＡＭという形で、不揮
発性メモリデバイスを実現することが可能になる。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明によるトランジスタの概
略断面図、図１（ｂ）は、本発明によるメモリデバイス
の概略断面図である。

【図２】図２（ａ）は、ゼロバイアスの条件下での図１
（ａ）（ｂ）のデバイスの障壁構造の概略エネルギー図
であり、図２（ｂ）は、順バイアスの条件下での図２
（ａ）に対応する図である。

【図３】図３（ａ）−（ｆ）は、本発明によるメモリデ
バイスを製造するための一連のプロセス工程の概略断面
図である。

【図４】図４は、図３に示したプロセスにより作られた
メモリデバイスの平面図である。

【図５】図５は、図１（ａ）（ｂ）に示したガード障壁
の一方の電圧・電流特性を示す図である。

【図６】図６は、図１（ａ）（ｂ）に示した障壁構造の
３次元エネルギーバンド図である。

【図７】図７は、それぞれオン状態およびオフ状態にお
ける、障壁構造を流れる電流の関数としての、メイン障
壁およびガード障壁間の間隔と、メイン障壁の厚さとの
関係を示す図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792 (72)発明者中里和郎イギリス国、ケンブリッジシー・ビー・３０エイチ・イー、マディングレーロード（番地なし）、キャベンディッシュラボラトリー、ヒタチケンブリッジラボラトリー、ヒタチヨーロッパリミテッド内 (72)発明者伊藤清男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者嶋田壽一東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者手嶋達也東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者山口憲東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】比較的導電性の材料および非導電性の材料
の領域により構成された障壁構成と、この障壁構造を通
る経路に沿って通過する電荷キャリアを受け取る出力領
域と、前記構造を介して前記出力領域へ通過するように
電荷キャリアを供給する入力領域とを備え、前記障壁構造は、第１の状態では電荷キャリア流が当該
構造内に生じることができ、第２の状態では前記比較的
導電性の材料および非導電性の材料の領域により当該構
造内の電荷キャリア流が阻止されるよう構成され、前記非導電性材料の領域は、それぞれ前記出力領域およ
び入力領域に近接したガード障壁成分と、これらのガー
ド障壁成分の間のメイン障壁成分とからなるエネルギー
バンドプロファイルをもたらすよう構成され、前記メイン障壁成分は２ｎｍまたはそれ以上の幅を有す
るとともに、前記ガード障壁は３ｎｍまたはそれ以下の
幅を有し、これらの障壁は４５ｎｍまたはそれ以下の間
隔だけ離隔される、制御可能な伝導デバイス。
【請求項２】請求項１に記載のデバイスであって、前記
メイン障壁成分は６ｎｍまたはそれ以上の幅を有し、障
壁の間隔は２０ｎｍまたはそれ以下であるデバイス。
【請求項３】請求項１または２に記載のデバイスであっ
て、前記障壁構造を通る電荷キャリア流を制御するため
のゲートを有するデバイス。
【請求項４】請求項１，２または３に記載のデバイスで
あって、前記入力領域は、障壁構造に対して電荷キャリ
アを供給する電極を有するデバイス。
【請求項５】先行する請求項のいずれかに記載のデバイ
スであって、前記出力領域は、前記経路からの電荷を蓄
積するメモリノードを有するデバイス。
【請求項６】請求項１〜４のいずれかに記載のデバイス
であって、前記入力領域は電荷キャリアのためのソース
として機能し、前記出力領域はドレインとして機能する
デバイス。
【請求項７】先行する請求項のいずれかに記載のデバイ
スであって、前記非導電性領域は窒化シリコンの層によ
り構成され、前記導電性領域は真性シリコンの層により
構成されるデバイス。
【請求項８】先行する請求項のいずれかに記載のデバイ
スであって、前記障壁構造の領域は、前記障壁構造の幅
方向にわたって寸法的に比較的広い、比較的低い障壁高
さの障壁成分をもたらすとともに、前記非導電性領域
は、前記広い障壁に比べて寸法的に比較的狭い複数の障
壁成分をもたらすデバイス。