JPH11307694A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

Info

Publication number
JPH11307694A
JPH11307694A JP11192298A JP11192298A JPH11307694A JP H11307694 A JPH11307694 A JP H11307694A JP 11192298 A JP11192298 A JP 11192298A JP 11192298 A JP11192298 A JP 11192298A JP H11307694 A JPH11307694 A JP H11307694A
Authority
JP
Japan
Prior art keywords
semiconductor chip
metal wiring
modulus material
semiconductor device
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11192298A
Other languages
Japanese (ja)
Other versions
JP3520764B2 (en
Inventor
Yoshifumi Nakamura
嘉文 中村
Hiroaki Fujimoto
博昭 藤本
Ryuichi Sawara
隆一 佐原
Nozomi Shimoishizaka
望 下石坂
Takahiro Kumagawa
隆博 隈川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP11192298A priority Critical patent/JP3520764B2/en
Publication of JPH11307694A publication Critical patent/JPH11307694A/en
Application granted granted Critical
Publication of JP3520764B2 publication Critical patent/JP3520764B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device of highly reliable structure by a method, wherein heat generated in a semiconductor chip operation is dissipated through both its rear and front surface. SOLUTION: A semiconductor device is small and thin, wherein heat dissipating holes 14 formed of heat conductor are provided in a low-elastic material 9 formed on a semiconductor chip 7, and an outer connection terminal is formed on the holes 14 respectively. Through this setup, heat generated in operation of the semiconductor chip 7 can be dissipated toward a printed board which mounted with a semiconductor device through the outer connection terminals via the heat dissipating holes 14. Through this constitution, heat released from the semiconductor chip 7 in operation can be dissipated through its rear and front surface, so that a semiconductor device of high heat dissipating properties can be provided. Heat dissipating holes can be formed at the same time when a low-elastic material is formed, so that the holes can be formed easily and effectively.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体の集積回路
部を保護し、かつ外部装置と半導体チップの電気的な接
続を確保し、さらに高密度な実装を可能とした半導体装
置およびその製造方法に関するものである。本発明の半
導体装置により、情報通信機器、事務用電子機器等の小
型化を容易にし、かつ半導体装置内の配線を容易にし、
配線密着信頼性を向上させるものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which protects an integrated circuit portion of a semiconductor, secures an electrical connection between an external device and a semiconductor chip, and enables high-density mounting and a method of manufacturing the same. It is about. The semiconductor device of the present invention facilitates miniaturization of information communication equipment, office electronic equipment, and the like, and facilitates wiring within the semiconductor device,
This is to improve wiring adhesion reliability.

【0002】[0002]

【従来の技術】近年、半導体装置およびその製造方法
は、電子機器の小型化、高機能化に伴い、小型化、高密
度化、高速化を要求されるようになり、たとえばメモリ
ー用パッケージとしてはLOC(リード・オン・チッ
プ)あるいはSON(スモール・アウトライン・ノンリ
ード)等の開発、あるいはTABテープを利用したμB
GA(マイクロ・ボール・グリッド・アレイ)といった
パッケージが開発されている。
2. Description of the Related Art In recent years, a semiconductor device and a method for manufacturing the same have been required to have a smaller size, a higher density, and a higher speed as electronic devices have become smaller and more sophisticated. Development of LOC (lead-on-chip) or SON (small outline non-lead), or μB using TAB tape
Packages such as GA (micro ball grid array) have been developed.

【0003】以下、従来のμBGAと呼ばれる半導体装
置について図面を参照しながら説明する。
Hereinafter, a conventional semiconductor device called μBGA will be described with reference to the drawings.

【0004】図7は、従来のμBGAと呼ばれる半導体
装置を示す断面図である。図7において、1は半導体チ
ップ、2は柔軟性シート状素子、3はしなやかな低弾性
率材料、4は部分リード、5は電極端子、6は柔軟性シ
ート状素子2の表面のランドである。
FIG. 7 is a sectional view showing a conventional semiconductor device called μBGA. In FIG. 7, 1 is a semiconductor chip, 2 is a flexible sheet-like element, 3 is a flexible low elastic modulus material, 4 is a partial lead, 5 is an electrode terminal, and 6 is a land on the surface of the flexible sheet-like element 2. .

【0005】図示するように、従来のμBGAと呼ばれ
る半導体装置は、半導体チップ1上に低弾性率材料3を
介して柔軟性シート状素子2が接合された構造であり、
半導体チップ1の電極端子5と柔軟性シート状素子2表
面のランド6とが、部分リード4により電気的に接続さ
れたものである。
As shown in the figure, a conventional semiconductor device called μBGA has a structure in which a flexible sheet-like element 2 is joined to a semiconductor chip 1 via a low elastic modulus material 3.
The electrode terminals 5 of the semiconductor chip 1 and the lands 6 on the surface of the flexible sheet-like element 2 are electrically connected by partial leads 4.

【0006】[0006]

【発明が解決しようとする課題】しかしながら前記した
従来の半導体装置では、半導体チップ1の裏面は露出さ
れており、半導体チップ1が動作した際の熱を容易に放
熱可能な構造になっている反面、半導体チップ1の表面
(回路側)は、柔軟性シート状素子2およびしなやかな
低弾性率材料3が形成されている。そのため発熱部が覆
われているために放熱が困難な構造になっている。
However, in the above-described conventional semiconductor device, the back surface of the semiconductor chip 1 is exposed, and the structure is such that heat generated when the semiconductor chip 1 operates can be easily radiated. On the surface (circuit side) of the semiconductor chip 1, a flexible sheet-like element 2 and a flexible low elastic modulus material 3 are formed. For this reason, the structure is difficult to radiate heat because the heat generating portion is covered.

【0007】本発明は前記従来の課題を解決するもの
で、半導体チップ上に形成した低弾性率材料内に導体か
らなる放熱用孔を形成し、その放熱用孔上に外部接続用
の電極を形成する。それにより半導体チップが動作した
際の熱を導体からなる放熱用孔を経由し、半導体素子外
に放熱する。以上の方法により、本発明は半導体チップ
の動作時の熱を半導体チップの表裏の両面に放散するこ
とが可能となり、半導体装置として信頼性の高い構造を
得ることを目的とする。
The present invention solves the above-mentioned conventional problems, in which a heat dissipation hole made of a conductor is formed in a low elastic modulus material formed on a semiconductor chip, and an external connection electrode is formed on the heat dissipation hole. Form. As a result, heat generated when the semiconductor chip operates is radiated to the outside of the semiconductor element through the radiating hole formed of the conductor. According to the above method, the present invention is capable of dissipating heat during operation of a semiconductor chip to both the front and back surfaces of the semiconductor chip, and has an object to obtain a highly reliable structure as a semiconductor device.

【0008】[0008]

【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、表面に電極部が配列された半
導体チップと、前記半導体チップの表面に配列された電
極部を露出して、前記半導体チップ表面に形成された絶
縁性の低弾性率材料層と、前記電極部に接続され、前記
低弾性率材料層上にパターン化して延在された金属配線
層と、前記金属配線層の一部の領域を除き、前記低弾性
率材料層上に形成されたソルダーレジストと、前記ソル
ダーレジストが形成されず開口した金属配線層上に設け
られた外部電極端子と、前記低弾性率材料層に前記半導
体チップ表面に到達した孔とよりなる半導体装置であっ
て、前記低弾性率材料層に設けた孔は、金属配線層によ
り配線されない部分の前記低弾性率材料層の領域内に設
けた半導体装置である。また、孔の代わりに低弾性率材
料層に溝を設けた半導体装置である。
In order to achieve this object, a semiconductor device according to the present invention comprises a semiconductor chip having an electrode portion arranged on a surface thereof, and an electrode portion arranged on a surface of the semiconductor chip being exposed. An insulating low-modulus material layer formed on the surface of the semiconductor chip; a metal wiring layer connected to the electrode portion and extending in a pattern on the low-modulus material layer; A solder resist formed on the low-modulus material layer, and an external electrode terminal provided on an open metal wiring layer where the solder resist is not formed, except for a part of the low-modulus material; A semiconductor device comprising: a layer having a hole reaching the surface of the semiconductor chip, wherein the hole provided in the low-modulus material layer is provided in a region of the low-modulus material layer which is not wired by a metal wiring layer. Semiconductor device That. In addition, the semiconductor device has a groove in a low elastic modulus material layer instead of a hole.

【0009】また、表面に電極部が配列された半導体チ
ップと、前記半導体チップの表面に配列された電極部を
露出して、前記半導体チップ表面に形成された絶縁性の
低弾性率材料層と、前記電極部に接続され、前記低弾性
率材料層上にパターン化して延在された金属配線層と、
前記低弾性率材料層上に形成した金属配線層の一部の領
域を除いて形成されたソルダーレジストと、前記ソルダ
ーレジストが形成されず開口した金属配線層上に設けら
れた外部電極端子とよりなる半導体装置であって、前記
外部接続端子の下部の前記低弾性率材料層に孔を有する
半導体装置である。また、孔が外部接続端子と半導体チ
ップ表面とに接続されている半導体装置である。また、
孔が熱を効率的に伝導する材料、例えばAu、Ag、C
u、Ti、Cr、W、Pd、Sn、Pb、Niを主成分
とする金属あるいはその合金で充填されている半導体装
置である。また、孔がAlN、C、アルミナを主成分と
する材料で充填されている半導体装置である。また、孔
がAu、Ag、Cu、Ti、Cr、W、Pd、Sn、P
b、Niを主成分とする金属あるいはその合金でその孔
の内部壁に導電層を形成している半導体装置である。
A semiconductor chip having an electrode portion arranged on a surface thereof; and an insulating low elastic modulus material layer formed on the semiconductor chip surface exposing the electrode portion arranged on the surface of the semiconductor chip. A metal wiring layer connected to the electrode portion and extending in a pattern on the low elastic modulus material layer;
A solder resist formed excluding a part of the metal wiring layer formed on the low elastic modulus material layer, and an external electrode terminal provided on the open metal wiring layer without the solder resist being formed. A semiconductor device having a hole in the low elastic modulus material layer below the external connection terminal. Further, the semiconductor device has a hole connected to the external connection terminal and the surface of the semiconductor chip. Also,
Materials in which the holes conduct heat efficiently, such as Au, Ag, C
This is a semiconductor device filled with a metal containing u, Ti, Cr, W, Pd, Sn, Pb, and Ni as main components or an alloy thereof. Further, the semiconductor device has holes filled with a material mainly containing AlN, C, and alumina. The holes are made of Au, Ag, Cu, Ti, Cr, W, Pd, Sn, P
This is a semiconductor device in which a conductive layer is formed on the inner wall of the hole with a metal or an alloy thereof containing b and Ni as main components.

【0010】そして半導体装置の製造方法においては、
半導体チップ上に感光性を有した絶縁材料により低弾性
率材料を形成し、パターニングして所望の位置に孔と前
記半導体チップ表面の電極部を開口させて露出させる工
程と、前記孔に金属あるいは非金属からなる材料を充填
する工程と、前記半導体チップの電極部に接続して、前
記半導体チップ表面上を経由した後に所望のパターンで
前記半導体チップ表面の低弾性率材料上に金属配線層を
引き回す工程と、前記低弾性率材料上に感光性ソルダー
レジストを形成し、外部電極端子が接合するランド部と
なる部分以外の金属配線層を保護する工程と、外部電極
端子を前記金属配線層よりなる前記ランド上に載置し、
溶融接合する工程とよりなる半導体装置の製造方法であ
る。
In the method of manufacturing a semiconductor device,
Forming a low-elasticity material from a photosensitive insulating material on the semiconductor chip, patterning the hole and opening the electrode portion on the surface of the semiconductor chip at a desired position to expose and expose a metal or A step of filling a material made of non-metal, connecting to the electrode portion of the semiconductor chip, and passing a metal wiring layer on the low elastic modulus material on the semiconductor chip surface in a desired pattern after passing over the semiconductor chip surface. Routing step, forming a photosensitive solder resist on the low elastic modulus material, and protecting a metal wiring layer other than a portion serving as a land portion to which an external electrode terminal is joined; and disposing the external electrode terminal from the metal wiring layer. Placed on the land,
This is a method for manufacturing a semiconductor device, comprising a step of fusion bonding.

【0011】前記構成により、半導体チップ表面の一部
が露出されるので、孔を通って熱が外部に伝導しやすく
なり、樹脂で覆われた場合よりも放熱性が向上する。こ
の構造により、さらに放熱性を向上した半導体装置を形
成できる。
According to the above configuration, since a part of the surface of the semiconductor chip is exposed, heat is easily transmitted to the outside through the hole, and the heat radiation is improved as compared with the case where the semiconductor chip is covered with the resin. With this structure, a semiconductor device with further improved heat dissipation can be formed.

【0012】また、放熱孔形成方法についても、絶縁層
(低弾性率材料)を形成する際に放熱用孔も同時に形成
できるので、工程上も容易であり有利である。また、外
部接続端子の下に放熱用孔を形成することで半導体装置
をプリント基板などに実装した場合、半導体チップから
発生する熱を外部接続端子を通してプリント基板へ伝搬
されるため、熱の放散性が促進される。
Also, in the method of forming the heat dissipation hole, since the heat dissipation hole can be formed at the same time when the insulating layer (low elastic modulus material) is formed, the process is easy and advantageous. Also, when a semiconductor device is mounted on a printed circuit board or the like by forming a heat dissipation hole below the external connection terminal, heat generated from the semiconductor chip is transmitted to the printed circuit board through the external connection terminal. Is promoted.

【0013】また、孔に半導体チップからの熱の伝導を
促進するような金属や非金属などの材料を充填あるいは
形成することで、単に孔をあけた構造よりもさらに放熱
性を向上できる。
Further, by filling or forming the holes with a material such as a metal or a non-metal which promotes the conduction of heat from the semiconductor chip, the heat radiation can be further improved as compared with a structure in which holes are simply formed.

【0014】また、半導体チップと放熱用孔とは、電気
的に絶縁されているので放熱用孔に導電性材料を充填し
ても問題はない。
Further, since the semiconductor chip and the heat dissipation hole are electrically insulated, there is no problem even if the heat dissipation hole is filled with a conductive material.

【0015】[0015]

【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings.

【0016】図1は本実施形態の半導体装置を示す図で
あり、図1(a)は本実施形態における半導体装置を外
部接続端子側からみた平面図であり、図1(b)はその
A−A1箇所の断面図である。
FIG. 1 is a view showing a semiconductor device according to this embodiment. FIG. 1A is a plan view of the semiconductor device according to this embodiment as viewed from an external connection terminal side, and FIG. It is sectional drawing of -A1 location.

【0017】図1(a),図1(b)に示すように、本
実施形態の半導体装置は、半導体チップ7表面の周辺部
に配列された電極8部分が開口されて、絶縁性の低弾性
率材料9が被覆されている。そして電極8に接続され、
延在された金属配線層10が半導体チップ7表面を経由
した後、低弾性率材料9上に引き回されている。そして
低弾性率材料9上に形成した金属配線層10と放熱用孔
以外の領域には、ソルダーレジスト11が形成され、開
口した金属配線層10上には、金属ボール12が接合さ
れた構造である。ここで金属ボール12は金属配線層1
0により構成されたランド13上に接合されている。そ
して、本実施形態の半導体装置においては、配線されな
い部分であって、絶縁性の低弾性率材料9が被覆されて
いる部分には、放熱手段として、スルーホール状の放熱
用孔14が形成されているものである。この放熱用孔1
4は半導体チップ7の表面に達するように形成されてお
り、この放熱用孔14を半導体チップ7の表面にまで達
するように開けることで、半導体チップ7から直接外部
に熱が放散され、熱伝導性が向上するものである。な
お、半導体チップ7の電極8以外の表面には、パッシベ
ーション膜が形成されているものである。なお、本実施
形態では、半導体チップ7上の配線されない部分であっ
て、絶縁性の低弾性率材料9が被覆されている部分に
は、放熱用孔14を形成した例を示したが、孔の代わり
に溝であっても同様の効果が得られればよい。
As shown in FIGS. 1A and 1B, in the semiconductor device of the present embodiment, the electrodes 8 arranged at the peripheral portion of the surface of the semiconductor chip 7 are opened, and the insulating property is low. The elastic material 9 is coated. And connected to the electrode 8,
The extended metal wiring layer 10 is routed on the low elastic modulus material 9 after passing through the surface of the semiconductor chip 7. A solder resist 11 is formed in a region other than the metal wiring layer 10 formed on the low elastic modulus material 9 and the heat dissipation hole, and a metal ball 12 is bonded on the opened metal wiring layer 10. is there. Here, the metal ball 12 is the metal wiring layer 1
The lands 13 are joined on the lands 13 formed by the “0”. In the semiconductor device of the present embodiment, a through-hole-shaped heat radiation hole 14 is formed as a heat radiation means in a portion where no wiring is provided and a portion covered with the insulating low elastic modulus material 9. Is what it is. This heat dissipation hole 1
4 is formed so as to reach the surface of the semiconductor chip 7, and by opening the heat radiation hole 14 so as to reach the surface of the semiconductor chip 7, heat is directly radiated from the semiconductor chip 7 to the outside and heat conduction is performed. The property is improved. Note that a passivation film is formed on the surface of the semiconductor chip 7 other than the electrodes 8. In the present embodiment, an example is shown in which a heat-dissipating hole 14 is formed in a portion of the semiconductor chip 7 where no wiring is provided and where the insulating low-modulus material 9 is coated. A similar effect may be obtained even if a groove is used instead of the groove.

【0018】以上のように本実施形態の半導体装置は、
スルーホール状の放熱用孔14が形成されることによ
り、半導体チップ7表面の一部が露出しているので、半
導体チップ7で発生した熱を半導体装置外に放散しやす
くなる。配線のない部分に放熱用孔14をするので、多
数の孔または溝を形成でき、孔や溝が多い方が熱放散性
の面では有利となる。
As described above, the semiconductor device of this embodiment is
By forming the through-hole heat radiation holes 14, a part of the surface of the semiconductor chip 7 is exposed, so that the heat generated in the semiconductor chip 7 can be easily radiated to the outside of the semiconductor device. Since the heat-dissipating holes 14 are formed in portions where no wiring is provided, a large number of holes or grooves can be formed, and the more holes or grooves are more advantageous in terms of heat dissipation.

【0019】次に本発明の第2の実施形態について図面
を参照しながら説明する。図2は本発明の第2の実施形
態として、図1に示したような放熱用孔に高熱伝導性を
有する材料を充填した場合の半導体装置を示す断面図で
ある。図3は、放熱用孔を配線形成用の導体で充填した
場合の半導体装置を示す断面図である。また、図4は放
熱用孔を外部接続端子材料で充たした場合の半導体装置
を示す断面図であり、外部接続端子と一体となった金属
ビアを構成したものである。
Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present invention in which a material having high thermal conductivity is filled in a heat dissipation hole as shown in FIG. FIG. 3 is a cross-sectional view showing the semiconductor device when the heat dissipation hole is filled with a wiring forming conductor. FIG. 4 is a cross-sectional view showing a semiconductor device in which the heat dissipation hole is filled with an external connection terminal material, in which a metal via integrated with the external connection terminal is formed.

【0020】図2、図3、図4に示すように、本実施形
態の半導体装置は、半導体チップ7表面の周辺部に配列
された電極8部分が開口されている。そして電極8に接
続され、延在された金属配線層10が半導体チップ7表
面を経由した後、低弾性率材料9上に引き回されてい
る。また、外部接続端子(金属ボール12)が形成され
る位置に高放熱性を有する材料が充填された放熱用孔1
4が形成されている。後工程で金属ボール12を搭載す
る部分であるランド13部以外の領域には、ソルダーレ
ジスト11が形成され、開口した前記ランド13部上に
は、金属ボール12が接合された構造である。なお、半
導体チップ7の電極8以外の表面には、パッシベーショ
ン膜が形成されているものである。
As shown in FIGS. 2, 3 and 4, in the semiconductor device of the present embodiment, the electrodes 8 arranged on the periphery of the surface of the semiconductor chip 7 are opened. The metal wiring layer 10 connected to and extended from the electrode 8 is routed on the low elastic modulus material 9 after passing through the surface of the semiconductor chip 7. Further, a heat radiation hole 1 filled with a material having a high heat radiation property at a position where an external connection terminal (metal ball 12) is formed.
4 are formed. A solder resist 11 is formed in a region other than the land 13 where the metal ball 12 is to be mounted in a later step, and the metal ball 12 is bonded to the open land 13. Note that a passivation film is formed on the surface of the semiconductor chip 7 other than the electrodes 8.

【0021】すなわち表面に電極8が配列された半導体
チップ7と、半導体チップ7の表面に配列された電極8
を露出して、半導体チップ7表面に形成された絶縁性の
低弾性率材料9と、電極8に接続され、低弾性率材料9
上にパターン化して延在された金属配線層10と、低弾
性率材料9上に形成した金属配線層10の一部の領域を
除いて形成されたソルダーレジスト11と、ソルダーレ
ジスト11が形成されず開口した金属配線層10上に設
けられた外部電極端子である金属ボール12とよりなる
半導体装置であって、外部接続端子である金属ボール1
2の下部の低弾性率材料9に放熱用孔14を有するもの
であり、その放熱用孔14が高放熱性を有する材料が充
填されている構造である。
That is, the semiconductor chip 7 having the electrodes 8 arranged on the surface and the electrode 8 arranged on the surface of the semiconductor chip 7
Are exposed, and an insulating low elastic modulus material 9 formed on the surface of the semiconductor chip 7 and the low elastic modulus material 9 connected to the electrode 8.
A metal wiring layer 10 patterned and extended thereon, a solder resist 11 formed except a part of the metal wiring layer 10 formed on the low elastic modulus material 9, and a solder resist 11 are formed. A metal ball 12 as an external electrode terminal provided on an open metal wiring layer 10, wherein the metal ball 1 as an external connection terminal is provided.
2 has a heat radiation hole 14 in the low elastic modulus material 9 at the lower portion, and has a structure in which the heat radiation hole 14 is filled with a material having high heat radiation.

【0022】また、表面に電極8が配列された半導体チ
ップ7と、半導体チップ7の表面に配列された電極8を
露出して、半導体チップ7表面に形成された絶縁性の低
弾性率材料9と、電極8に接続され、低弾性率材料9上
にパターン化して延在された金属配線層10と、低弾性
率材料9上に形成した金属配線層10の一部の領域を除
いて形成されたソルダーレジスト11と、ソルダーレジ
スト11が形成されず開口した金属配線層10上に設け
られた外部電極端子である金属ボール12とよりなる半
導体装置であって、外部接続端子(金属ボール12)の
下部に外部接続端子が一体化となった金属ビアを有する
構造である。
Further, the semiconductor chip 7 having the electrodes 8 arranged on the surface thereof and the insulating low elastic modulus material 9 formed on the surface of the semiconductor chip 7 by exposing the electrodes 8 arranged on the surface of the semiconductor chip 7 are exposed. And a metal wiring layer 10 connected to the electrode 8 and extending in a pattern on the low elastic material 9, and formed except for a part of the metal wiring layer 10 formed on the low elastic material 9. And a metal ball 12 which is an external electrode terminal provided on the open metal wiring layer 10 in which the solder resist 11 is not formed and which has an external connection terminal (metal ball 12). Has a metal via with an external connection terminal integrated therewith.

【0023】なお、本実施形態において、放熱用孔14
は、熱伝導性の材料として、金(Au)、銀(Ag)、
銅(Cu)、チタン(Ti)、クロム(Cr)、タング
ステン(W)、パラジウム(Pd)、スズ(Sn)、鉛
(Pb)、ニッケル(Ni)を主成分とする金属あるい
はその合金で孔の内部壁に導電層が形成されているもの
であってもよい。
In this embodiment, the heat radiation holes 14 are used.
Are gold (Au), silver (Ag),
A hole made of a metal containing copper (Cu), titanium (Ti), chromium (Cr), tungsten (W), palladium (Pd), tin (Sn), lead (Pb), nickel (Ni) as a main component, or an alloy thereof. A conductive layer may be formed on the inner wall of the device.

【0024】以上のように本実施形態の半導体装置は、
小型かつ薄型の半導体装置であって、なおかつ半導体チ
ップ上に形成した低弾性率材料内に熱伝導性の良い放熱
用孔を設けているため、半導体チップが動作した際に発
生した熱を、設けた放熱用孔を経由して外部接続端子側
(金属ボール)から半導体装置が実装されているプリン
ト基板等に放熱させることができる。
As described above, the semiconductor device of this embodiment is
A small and thin semiconductor device that has a heat dissipation hole with good thermal conductivity in a low elastic modulus material formed on the semiconductor chip, so that heat generated when the semiconductor chip operates is provided. The heat can be radiated from the external connection terminal side (metal ball) to the printed circuit board or the like on which the semiconductor device is mounted via the heat radiation hole.

【0025】また、半導体チップ上の素子がパッシベー
ション膜などにより絶縁保護されている場合は、放熱用
孔の充填材料として、放熱性の優れた熱伝導性の金属材
料を使用できる。以上の方法により、半導体チップの動
作時の熱を半導体チップの表裏の両面に放散することが
可能となり、放熱性の高い半導体装置を提供できるよう
になり、動作上の信頼性を高めた半導体装置を実現する
ことができる。
When the element on the semiconductor chip is insulated and protected by a passivation film or the like, a heat conductive metal material having excellent heat dissipation can be used as a filling material for the heat dissipation hole. According to the above method, heat during operation of the semiconductor chip can be dissipated to both the front and back surfaces of the semiconductor chip, and a semiconductor device having high heat dissipation can be provided, and the semiconductor device with improved operation reliability can be provided. Can be realized.

【0026】次に本発明の半導体装置の製造方法につい
て説明する。本実施形態の半導体装置の製造方法は、半
導体チップ上に感光性を有した絶縁材料により低弾性率
材料を形成し、パターニングして所望の位置に孔と半導
体チップ表面の電極部を開口させて露出させる工程と、
半導体チップの電極部に接続して、所望のパターンで半
導体チップ表面の低弾性率材料上に金属配線層を引き回
す工程と、その低弾性率材料上に感光性ソルダーレジス
トを形成し、外部電極端子が接合するランド部となる部
分以外の金属配線層を保護する工程と、外部電極端子を
金属配線層よりなるランド上に載置し、溶融接合する工
程とよりなるものである。また、半導体チップ上に感光
性を有した絶縁材料により低弾性率材料を形成し、パタ
ーニングして所望の位置に孔と半導体チップ表面の電極
部を開口させて露出させる工程と、その孔に金属あるい
は非金属からなる材料を充填する工程と、半導体チップ
の電極部に接続して、半導体チップ表面上を経由した後
に所望のパターンで半導体チップ表面の低弾性率材料上
に金属配線層を引き回す工程と、その低弾性率材料上に
感光性ソルダーレジストを形成し、外部電極端子が接合
するランド部となる部分以外の金属配線層を保護する工
程と、外部電極端子を金属配線層よりなるランド上に載
置し、溶融接合する工程とよりなるものである。
Next, a method of manufacturing a semiconductor device according to the present invention will be described. The method of manufacturing a semiconductor device according to the present embodiment includes forming a low-elasticity material from a photosensitive insulating material on a semiconductor chip, patterning the hole, and opening a hole and an electrode portion on the surface of the semiconductor chip at a desired position. Exposing,
Connecting the metal wiring layer on the low elastic modulus material on the surface of the semiconductor chip in a desired pattern by connecting to the electrode portion of the semiconductor chip, forming a photosensitive solder resist on the low elastic modulus material, and forming an external electrode terminal And a step of protecting the metal wiring layer other than a portion to be a land portion to be bonded, and a step of mounting the external electrode terminals on the land made of the metal wiring layer and performing a fusion bonding. A step of forming a low-elasticity material from a photosensitive insulating material on a semiconductor chip, patterning the hole to expose a hole and an electrode portion on the surface of the semiconductor chip at a desired position, and exposing a metal to the hole. Alternatively, a step of filling a material made of a non-metal, and a step of connecting to the electrode portion of the semiconductor chip, routing the metal wiring layer on the low elastic modulus material on the semiconductor chip surface in a desired pattern after passing over the semiconductor chip surface Forming a photosensitive solder resist on the low elastic modulus material to protect a metal wiring layer other than a portion serving as a land portion to which the external electrode terminal is bonded; and forming the external electrode terminal on the land formed of the metal wiring layer. And melt-bonding them.

【0027】また、半導体チップ上に感光性を有した絶
縁材料により低弾性率材料を形成し、パターニングして
所望の位置に孔と半導体チップ表面の電極部を開口させ
て露出させる工程と、その孔に金属あるいは非金属から
なる材料を充填する工程と、半導体チップの電極部に接
続して、半導体チップ表面上を経由した後に所望のパタ
ーンで半導体チップ表面の低弾性率材料上と孔の内部壁
に金属配線層を引き回す工程と、その低弾性率材料上に
感光性ソルダーレジストを形成し、外部電極端子が接合
するランド部となる部分以外の金属配線層を保護する工
程と、外部電極端子を金属配線層よりなるランド上に載
置し、溶融接合する工程とよりなるものである。
A step of forming a low elastic modulus material from a photosensitive insulating material on the semiconductor chip and patterning the same to open and expose holes and electrode portions on the surface of the semiconductor chip at desired positions; Filling the hole with a metal or non-metallic material, connecting to the electrode portion of the semiconductor chip, passing through the surface of the semiconductor chip, and forming the desired pattern on the low elastic modulus material on the surface of the semiconductor chip and the inside of the hole. A step of laying a metal wiring layer on a wall, a step of forming a photosensitive solder resist on the low elastic modulus material, and a step of protecting the metal wiring layer other than a portion serving as a land to which the external electrode terminal is joined; Is mounted on a land made of a metal wiring layer, and is melt-bonded.

【0028】以下、その一実施形態を図面を参照しなが
ら説明する。図5は、製造方法を示す工程別の断面図で
ある。
One embodiment will be described below with reference to the drawings. FIG. 5 is a cross-sectional view illustrating a manufacturing method in each step.

【0029】まず図5(a)、図5(b)に示すよう
に、その表面にパッシベーション膜が形成された半導体
チップ7上に感光性を有した絶縁材料を塗布し、乾燥、
露光、現像することによりパターニングする。このとき
に低弾性率材料9を形成し半導体チップ7の電極8を開
口させて露出させる。また、低弾性率材料9の外部接続
端子が形成される位置に放熱用孔14を形成するように
パターニングする。このとき露光機は平行光ではなく散
乱光を用いるなどして、電極8の開口部側面の低弾性率
材料9の断面形状を半導体チップ7の電極8面に対して
垂直ではなくテーパー状にする。また低弾性率材料9
は、スクリーン印刷法などによる形成でも構わない。
First, as shown in FIGS. 5A and 5B, a photosensitive insulating material is applied on a semiconductor chip 7 having a passivation film formed on the surface thereof, and dried and dried.
Patterning is performed by exposure and development. At this time, a low elastic modulus material 9 is formed, and the electrodes 8 of the semiconductor chip 7 are opened and exposed. Further, patterning is performed so that the heat radiation holes 14 are formed at positions where the external connection terminals of the low elastic modulus material 9 are formed. At this time, the cross-sectional shape of the low-modulus material 9 on the side surface of the opening of the electrode 8 is tapered rather than perpendicular to the surface of the electrode 8 of the semiconductor chip 7 by using, for example, scattered light instead of parallel light. . In addition, low elastic modulus material 9
May be formed by a screen printing method or the like.

【0030】なお低弾性率材料9を形成するための感光
性を有した絶縁材料としては、低弾性率ポリイミド、ま
たはエポキシ等のポリマーでよく、低弾性率を有し、絶
縁性であればよい。また感光性を有した絶縁材料は、液
状である必要はなくフィルム状に予め形成された材料で
も構わない。フィルム状の材料を半導体チップ7上に貼
り合わせ、露光、現像することで半導体チップ7の電極
8を露出させることができればよい。さらには、絶縁材
料としては、感光性を有さない材料を用いる場合、レー
ザーやプラズマによる機械的な加工もしくはエッチング
などの化学的加工により、半導体チップ7の電極8を露
出させることができればよい。
The photosensitive insulating material for forming the low-modulus material 9 may be a low-modulus polyimide or a polymer such as epoxy, and may be any as long as it has a low-modulus and an insulating property. . The insulating material having photosensitivity does not need to be in a liquid state, and may be a material formed in a film shape in advance. It is sufficient that the electrode 8 of the semiconductor chip 7 can be exposed by laminating a film-shaped material on the semiconductor chip 7, exposing and developing. Furthermore, when a material having no photosensitivity is used as the insulating material, it is sufficient that the electrode 8 of the semiconductor chip 7 can be exposed by a mechanical process using laser or plasma or a chemical process such as etching.

【0031】次に図5(c)に示すように、低弾性率材
料9の領域であって、配線されない部分に形成した放熱
用孔14に2[μm]粒径の銀(Ag)を85[wt
%]含むエポキシ系導電ペーストを放熱用材料15とし
てスクリーン印刷法により塗布充填する。その後、前記
充填した放熱用材料15を乾燥硬化させる。
Next, as shown in FIG. 5C, 85 [mu] m of silver (Ag) having a particle diameter of 2 [μm] is formed in the heat radiation hole 14 formed in the area of the low elastic modulus material 9 which is not wired. [Wt
%] As the heat dissipation material 15 by screen printing. Thereafter, the filled heat dissipation material 15 is dried and hardened.

【0032】ここで、本実施形態では、孔に充填する放
熱用材料15に(Ag)を主成分とした導電ペーストを
使用したが、同様に金(Au)、銀(Ag)、銅(C
u)、チタン(Ti)、クロム(Cr)、タングステン
(W)、パラジウム(Pd)、スズ(Sn)、鉛(P
b)、ニッケル(Ni)を主成分とする金属あるいはそ
の合金で充填しても同様の効果がある。また、金属粉の
かわりに窒化アルミニウム(AlN)、カーボン
(C)、アルミナなどの熱伝導性の高い材料を使用して
も良い。また、ペースト用樹脂として、エポキシ系樹脂
を使用したが、その他の樹脂ポリマーでも良い。
Here, in the present embodiment, the conductive paste containing (Ag) as a main component is used as the heat radiation material 15 to be filled in the holes. Similarly, gold (Au), silver (Ag), copper (C
u), titanium (Ti), chromium (Cr), tungsten (W), palladium (Pd), tin (Sn), lead (P
The same effect can be obtained by b) filling with a metal mainly composed of nickel (Ni) or an alloy thereof. Further, a material having high thermal conductivity such as aluminum nitride (AlN), carbon (C), and alumina may be used instead of the metal powder. Although an epoxy resin is used as the paste resin, other resin polymers may be used.

【0033】ここで、放熱用孔14を放熱性を促進する
ペーストで充填したが、低弾性率材料9の放熱用孔14
以外をマスクして、無電解メッキ法やスプレー法などに
より放熱用孔14に放熱性を促進する材料を充填し、そ
の後にマスクを剥離してもよい。
Here, the heat dissipation holes 14 are filled with a paste for promoting heat dissipation, but the heat dissipation holes 14 of the low elastic modulus material 9 are filled.
Other than the above, the heat dissipation hole 14 may be filled with a material that promotes heat dissipation by an electroless plating method, a spray method, or the like, and then the mask may be peeled off.

【0034】次に図5(d)に示すように、真空蒸着
法、スパッタリング法、CVD法あるいは無電解めっき
法により、半導体チップ7の電極8側全面に金属配線層
10を形成する。そして電極8の数(ピン数)と半導体
チップ7の面積を考慮して、所望のパターンで半導体チ
ップ7表面(低弾性率材料9上)に金属配線層10を引
き回す。なお、ここでの一例として金属配線層10の材
質としてはTi/Cu(チタン/銅)を用いる。
Next, as shown in FIG. 5D, a metal wiring layer 10 is formed on the entire surface of the semiconductor chip 7 on the electrode 8 side by a vacuum evaporation method, a sputtering method, a CVD method or an electroless plating method. Then, in consideration of the number of electrodes 8 (the number of pins) and the area of the semiconductor chip 7, the metal wiring layer 10 is routed on the surface of the semiconductor chip 7 (on the low elastic modulus material 9) in a desired pattern. Note that, as an example here, Ti / Cu (titanium / copper) is used as the material of the metal wiring layer 10.

【0035】まず感光性レジストを塗布し、仕上げ製品
の所望のパターン部以外を硬化し、反応部を除去する。
次に電解めっきを用いて金属層、例えばCu(銅)層を
形成する。そして金属層形成後、レジストを溶融除去す
る。次に金属層材料を溶かすことのできるエッチング材
に浸漬し、所望のパターンを形成する。この際、レジス
ト除去後、所望のパターン状にエッチングレジストをフ
ォトリソグラフィー技術を用いて形成し、パターンを保
護しても構わない。以上のような工程により、半導体チ
ップ7表面の低弾性率材料9上に金属配線層10を引き
回すことができる。
First, a photosensitive resist is applied, and a portion other than a desired pattern portion of the finished product is cured, and a reaction portion is removed.
Next, a metal layer, for example, a Cu (copper) layer is formed by using electrolytic plating. After the formation of the metal layer, the resist is melted and removed. Next, the metal layer material is immersed in an etching material capable of melting to form a desired pattern. At this time, after removing the resist, an etching resist may be formed in a desired pattern by using a photolithography technique to protect the pattern. Through the steps described above, the metal wiring layer 10 can be routed on the low elastic modulus material 9 on the surface of the semiconductor chip 7.

【0036】次に図5(e)に示すように、低弾性率材
料9上に感光性ソルダーレジストを塗布する。ここでは
フォトリソグラフィー技術を用いてソルダーレジスト1
1を形成し、後工程で金属ボールを搭載する部分である
ランド13となる部分以外の金属配線層10を保護す
る。
Next, as shown in FIG. 5E, a photosensitive solder resist is applied on the low elastic modulus material 9. Here, the solder resist 1 is formed using photolithography technology.
1 is formed to protect the metal wiring layer 10 other than the portion serving as the land 13 where the metal ball is mounted in a later step.

【0037】次に図5(f)に示すように、金属ボール
12を金属配線層10(ランド13)上に載置し、溶融
接合する。金属ボール12の材料としては、ハンダ、C
u(銅)、Ni(ニッケル)あるいははんだめっきされ
た他の金属あるいは樹脂でもよい。
Next, as shown in FIG. 5 (f), the metal ball 12 is placed on the metal wiring layer 10 (land 13) and is melt-bonded. The material of the metal ball 12 may be solder, C
u (copper), Ni (nickel), or another metal or resin plated with solder may be used.

【0038】以上の工程により、本実施形態の半導体装
置を製造することができる。次に本発明の半導体装置の
製造方法の別の実施形態について、図面を参照しながら
説明する。図6は半導体装置の製造方法を示す工程別の
断面図である。
Through the above steps, the semiconductor device of this embodiment can be manufactured. Next, another embodiment of the method for manufacturing a semiconductor device of the present invention will be described with reference to the drawings. FIG. 6 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in each step.

【0039】まず図6(a)、図6(b)に示すよう
に、その表面にパッシベーション膜が形成された半導体
チップ7上に感光性を有した絶縁材料を塗布し、乾燥、
露光、現像することによりパターニングする。このとき
に低弾性率材料9を形成し半導体チップ7の電極8を開
口させて露出させる。また、外部接続端子が形成される
位置に孔を形成するようにパターニングする。このとき
露光機は平行光ではなく散乱光を用いるなどして開口部
側面の低弾性率材料9の断面形状を半導体チップ7の電
極8面に対して垂直ではなくテーパー状にする。低弾性
率材料9は、スクリーン印刷法などによる形成でも構わ
ない。
First, as shown in FIGS. 6A and 6B, a photosensitive insulating material is applied on a semiconductor chip 7 having a passivation film formed on the surface thereof, and dried and dried.
Patterning is performed by exposure and development. At this time, a low elastic modulus material 9 is formed, and the electrodes 8 of the semiconductor chip 7 are opened and exposed. Also, patterning is performed so as to form holes at positions where external connection terminals are to be formed. At this time, the exposing machine uses not the parallel light but the scattered light to make the cross-sectional shape of the low elastic modulus material 9 on the side surface of the opening tapered rather than perpendicular to the electrode 8 surface of the semiconductor chip 7. The low elastic modulus material 9 may be formed by a screen printing method or the like.

【0040】なお低弾性率材料9を形成するための感光
性を有した絶縁材料としては、低弾性率ポリイミド、ま
たはエポキシ等のポリマーでよく、低弾性率を有し、絶
縁性であればよい。また感光性を有した絶縁材料は液状
である必要はなくフィルム状に予め形成された材料でも
構わない。フィルム状の材料を半導体チップ7上に貼り
あわせ、露光、現像することで半導体チップ7の電極8
を露出させることができればよい。さらには絶縁材料と
しては、感光性を有さない材料を用いる場合、レーザー
やプラズマによる機械的な加工、もしくはエッチングな
どの化学的加工により、半導体チップ7の電極8を露出
させることができればよい。
The insulating material having photosensitivity for forming the low elastic modulus material 9 may be a polymer such as polyimide or epoxy having a low elastic modulus, as long as it has a low elastic modulus and is insulating. . The insulating material having photosensitivity does not need to be in a liquid state, and may be a material formed in a film shape in advance. A film-like material is stuck on the semiconductor chip 7, exposed and developed to form the electrode 8 of the semiconductor chip 7.
What is necessary is just to be able to expose. Further, when a material having no photosensitivity is used as the insulating material, it is sufficient that the electrode 8 of the semiconductor chip 7 can be exposed by mechanical processing using laser or plasma, or chemical processing such as etching.

【0041】次に図6(c)に示すように、真空蒸着
法、スパッタリング法、CVD法あるいは無電解めっき
法により、放熱用孔14と半導体チップ7の電極8側全
面に金属配線層10を形成する。そして電極8の数(ピ
ン数)と半導体チップ7の面積を考慮して、所望のパタ
ーンで半導体チップ7表面(低弾性率材料9上)に金属
配線層10を引き回す。なお、ここでの一例として金属
配線層10の材質としてはTi/Cu(チタン/銅)を
用いる。
Next, as shown in FIG. 6C, the metal wiring layer 10 is formed on the entire surface of the semiconductor chip 7 on the electrode 8 side by the vacuum evaporation method, the sputtering method, the CVD method or the electroless plating method. Form. Then, in consideration of the number of electrodes 8 (the number of pins) and the area of the semiconductor chip 7, the metal wiring layer 10 is routed on the surface of the semiconductor chip 7 (on the low elastic modulus material 9) in a desired pattern. Note that, as an example here, Ti / Cu (titanium / copper) is used as the material of the metal wiring layer 10.

【0042】ここで図3に示したように放熱用孔14を
金属配線層材料で充填する場合は、金属配線層形成時に
放熱用孔が充填されるまで金属配線層形成を行う。また
は、次の工程の金属配線パターンを形成する際に充填し
ても構わない。また、図4に示すような外部接続端子材
料で放熱用孔14を満たす場合は、前記金属配線層10
の形成を放熱用孔14が完全に充填されない条件で行
う。
Here, when the heat dissipation hole 14 is filled with the metal wiring layer material as shown in FIG. 3, the metal wiring layer is formed until the heat dissipation hole is filled at the time of forming the metal wiring layer. Alternatively, it may be filled when forming a metal wiring pattern in the next step. When the heat dissipation hole 14 is filled with the external connection terminal material as shown in FIG.
Is formed under the condition that the heat radiation hole 14 is not completely filled.

【0043】次に感光性レジストを塗布し、仕上げ製品
の所望のパターン部以外を硬化し、反応部を除去する。
次に電解めっきを用いて金属層、例えばCu(銅)層を
形成する。そして金属層形成後、レジストを溶融除去す
る。次に金属層材料を溶かすことのできるエッチング材
に浸漬し、所望のパターンを形成する。この際、レジス
ト除去後、所望のパターン状にエッチングレジストをフ
ォトリソグラフィー技術を用いて形成し、パターンを保
護しても構わない。以上のような工程により、放熱用孔
14部および半導体チップ7表面(低弾性率材料9上)
に金属配線層10を引き回すことができる。
Next, a photosensitive resist is applied, the portions other than the desired pattern portion of the finished product are cured, and the reaction portion is removed.
Next, a metal layer, for example, a Cu (copper) layer is formed by using electrolytic plating. After the formation of the metal layer, the resist is melted and removed. Next, the metal layer material is immersed in an etching material capable of melting to form a desired pattern. At this time, after removing the resist, an etching resist may be formed in a desired pattern by using a photolithography technique to protect the pattern. Through the above steps, the heat radiation holes 14 and the surface of the semiconductor chip 7 (on the low elastic modulus material 9)
The metal wiring layer 10 can be routed.

【0044】次に図6(d)に示すように、低弾性率材
料9上に感光性ソルダーレジストを塗布する。ここでは
フォトリソグラフィー技術を用いてソルダーレジスト1
1を形成し、後工程で金属ボールを搭載する部分である
ランド13部となる部分以外の金属配線層10を保護す
る。
Next, as shown in FIG. 6D, a photosensitive solder resist is applied on the low elastic modulus material 9. Here, the solder resist 1 is formed using photolithography technology.
1 is formed to protect the metal wiring layer 10 other than the portion serving as the land 13 portion where the metal ball is mounted in a later step.

【0045】次に図6(e)に示すように、金属ボール
12を金属配線層10のランド13上に載置し、溶融接
合する。金属ボール12の材料としては、ハンダ、Cu
(銅)、Ni(ニッケル)あるいははんだめっきされた
他の金属あるいは樹脂でもよい。
Next, as shown in FIG. 6E, the metal balls 12 are placed on the lands 13 of the metal wiring layer 10 and are joined by fusion. As a material of the metal ball 12, solder, Cu
(Copper), Ni (nickel), or another metal or resin plated with solder may be used.

【0046】以上の工程により、本実施形態の半導体装
置を製造することができる。
Through the above steps, the semiconductor device of this embodiment can be manufactured.

【0047】[0047]

【発明の効果】以上のように本発明の半導体装置は、小
型で薄型の半導体装置である。また、半導体チップ上に
形成した低弾性率材料内に熱伝導性の良い放熱用孔を形
成し、その放熱用孔上に外部接続端子(金属ボール)を
形成する。それにより半導体装置を基板実装した際に、
半導体チップが動作した際に発生した熱を、設けた放熱
用孔を経由して外部接続端子(金属ボール)から半導体
装置が実装されているプリント基板等に放熱させること
ができる。
As described above, the semiconductor device of the present invention is a small and thin semiconductor device. Further, a heat radiation hole having good heat conductivity is formed in a low elastic modulus material formed on the semiconductor chip, and an external connection terminal (metal ball) is formed on the heat radiation hole. As a result, when the semiconductor device is mounted on the substrate,
The heat generated when the semiconductor chip operates can be radiated from the external connection terminals (metal balls) to the printed circuit board or the like on which the semiconductor device is mounted, through the heat radiation holes provided.

【0048】また、半導体チップ上の素子がパッシベー
ション膜などにより絶縁保護されている場合は、放熱用
孔の充填材料として、熱伝導性の優れた、すなわち放熱
効果を得る金属材料を使用できる。以上、本発明の半導
体装置の構造により、半導体チップの動作時の熱を半導
体チップの表裏の両面に放散することが可能となり、放
熱性の高い半導体装置を提供できるようになり、動作上
の信頼性を高めた半導体装置を実現することができる。
When the element on the semiconductor chip is insulated and protected by a passivation film or the like, a metal material having excellent heat conductivity, that is, a metal having a heat radiation effect can be used as a material for filling the heat radiation hole. As described above, with the structure of the semiconductor device of the present invention, heat during operation of the semiconductor chip can be dissipated to both the front and back surfaces of the semiconductor chip, and a semiconductor device having high heat dissipation can be provided. A semiconductor device with improved performance can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態にかかる半導体装置を示す
概略図
FIG. 1 is a schematic view showing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の一実施形態にかかる半導体装置を示す
断面図
FIG. 2 is a sectional view showing a semiconductor device according to one embodiment of the present invention;

【図3】本発明の一実施形態にかかる半導体装置を示す
断面図
FIG. 3 is a sectional view showing a semiconductor device according to one embodiment of the present invention;

【図4】本発明の一実施形態にかかる半導体装置を示す
断面図
FIG. 4 is a sectional view showing a semiconductor device according to one embodiment of the present invention;

【図5】本発明の一実施形態にかかる半導体装置の製造
方法を示す断面図
FIG. 5 is a sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention;

【図6】本発明の一実施形態にかかる半導体装置の製造
方法を示す断面図
FIG. 6 is a sectional view showing the method of manufacturing the semiconductor device according to one embodiment of the present invention;

【図7】従来の半導体装置を示す断面図FIG. 7 is a sectional view showing a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

1 半導体チップ 2 柔軟性シート状素子 3 低弾性率材料 4 部分リード 5 電極端子 6 ランド 7 半導体チップ 8 電極 9 低弾性率材料 10 金属配線層 11 ソルダーレジスト 12 金属ボール 13 ランド 14 放熱用孔 15 放熱用材料 DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Flexible sheet-like element 3 Low elastic modulus material 4 Partial lead 5 Electrode terminal 6 Land 7 Semiconductor chip 8 Electrode 9 Low elastic modulus material 10 Metal wiring layer 11 Solder resist 12 Metal ball 13 Land 14 Heat radiation hole 15 Heat radiation Materials

───────────────────────────────────────────────────── フロントページの続き (72)発明者 下石坂 望 大阪府高槻市幸町1番1号 松下電子工業 株式会社内 (72)発明者 隈川 隆博 大阪府高槻市幸町1番1号 松下電子工業 株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Nozomu Shimoishizaka 1-1, Yukicho, Takatsuki-shi, Osaka Matsushita Electronics Corporation (72) Inventor Takahiro Kumakawa 1-1-1, Yukicho, Takatsuki-shi, Osaka Matsushita Electronics Industrial Co., Ltd.

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 表面に電極部が配列された半導体チップ
と、前記半導体チップの表面に配列された電極部を露出
して、前記半導体チップ表面に形成された絶縁性の低弾
性率材料層と、前記電極部に接続され、前記低弾性率材
料層上にパターン化して延在された金属配線層と、前記
金属配線層の一部の領域を除き、前記低弾性率材料層上
に形成されたソルダーレジストと、前記ソルダーレジス
トが形成されず開口した金属配線層上に設けられた外部
電極端子と、前記低弾性率材料層に前記半導体チップ表
面に到達した孔とよりなる半導体装置であって、前記低
弾性率材料層に設けた孔は、金属配線層により配線され
ない部分の前記低弾性率材料層の領域内に設けたことを
特徴とする半導体装置。
A semiconductor chip having electrode portions arranged on a surface thereof; and an insulating low elastic modulus material layer formed on the semiconductor chip surface exposing the electrode portions arranged on the surface of the semiconductor chip. A metal wiring layer connected to the electrode portion and extending in a pattern on the low elastic modulus material layer; and a metal wiring layer formed on the low elastic modulus material layer except for a part of the metal wiring layer. A solder resist, an external electrode terminal provided on a metal wiring layer opened without forming the solder resist, and a hole reaching the semiconductor chip surface in the low elastic modulus material layer, And a hole provided in the low-modulus material layer is provided in a region of the low-modulus material layer which is not wired by a metal wiring layer.
【請求項2】 孔の代わりに低弾性率材料層に溝を設け
たことを特徴とする請求項2記載の半導体装置。
2. The semiconductor device according to claim 2, wherein a groove is provided in the low elastic modulus material layer instead of the hole.
【請求項3】 表面に電極部が配列された半導体チップ
と、前記半導体チップの表面に配列された電極部を露出
して、前記半導体チップ表面に形成された絶縁性の低弾
性率材料層と、前記電極部に接続され、前記低弾性率材
料層上にパターン化して延在された金属配線層と、前記
低弾性率材料層上に形成した金属配線層の一部の領域を
除いて形成されたソルダーレジストと、前記ソルダーレ
ジストが形成されず開口した金属配線層上に設けられた
外部電極端子とよりなる半導体装置であって、前記外部
接続端子の下部の前記低弾性率材料層に孔を有すること
を特徴とする半導体装置。
3. A semiconductor chip having electrodes arranged on a surface thereof, and an insulating low-modulus material layer formed on the surface of the semiconductor chip by exposing the electrodes arranged on the surface of the semiconductor chip. Forming a metal wiring layer connected to the electrode portion and extending in a pattern on the low elastic modulus material layer, and a part of the metal wiring layer formed on the low elastic modulus material layer; A solder resist, and an external electrode terminal provided on an open metal wiring layer in which the solder resist is not formed, wherein a hole is formed in the low elastic modulus material layer below the external connection terminal. A semiconductor device comprising:
【請求項4】 表面に電極部が配列され、前記電極部以
外の領域に絶縁層が形成された半導体チップと、前記半
導体チップの表面に配列された電極部を露出して、前記
半導体チップ表面に形成された絶縁性の低弾性率材料層
と、前記電極部に接続され、前記低弾性率材料層上にパ
ターン化して延在された金属配線層と、前記低弾性率材
料層上に形成した金属配線層の一部の領域を除いて形成
されたソルダーレジストと、前記ソルダーレジストが形
成されず開口した金属配線層上に設けられた外部電極端
子とよりなる半導体装置であって、前記外部接続端子の
下部の前記低弾性率材料層に孔を有し、その孔に高熱伝
導性材料が充填されていることを特徴とする半導体装
置。
4. A semiconductor chip in which electrode portions are arranged on a surface and an insulating layer is formed in a region other than the electrode portion, and an electrode portion arranged on a surface of the semiconductor chip is exposed to expose the semiconductor chip surface. An insulating low-modulus material layer, a metal wiring layer connected to the electrode portion and extending in a pattern on the low-modulus material layer, and formed on the low-modulus material layer. A semiconductor resist comprising: a solder resist formed excluding a part of the formed metal wiring layer; and external electrode terminals provided on the open metal wiring layer where the solder resist is not formed. A semiconductor device, wherein a hole is formed in the low elastic modulus material layer below a connection terminal, and the hole is filled with a high thermal conductive material.
【請求項5】 孔が外部接続端子と半導体チップ表面と
に接続されていることを特徴とする請求項1または請求
項3に記載の半導体装置。
5. The semiconductor device according to claim 1, wherein the hole is connected to the external connection terminal and the surface of the semiconductor chip.
【請求項6】 孔がAu、Ag、Cu、Ti、Cr、
W、Pd、Sn、Pb、Niを主成分とする金属あるい
はその合金で充填されていることを特徴とする請求項4
に記載の半導体装置。
6. The method according to claim 1, wherein the holes are made of Au, Ag, Cu, Ti, Cr,
5. The semiconductor device according to claim 4, wherein the metal is filled with a metal mainly composed of W, Pd, Sn, Pb, and Ni or an alloy thereof.
3. The semiconductor device according to claim 1.
【請求項7】 孔がAlN、C、アルミナを主成分とす
る材料で充填されていることを特徴とする請求項4に記
載の半導体装置。
7. The semiconductor device according to claim 4, wherein the holes are filled with a material containing AlN, C, and alumina as main components.
【請求項8】 孔がAu、Ag、Cu、Ti、Cr、
W、Pd、Sn、Pb、Niを主成分とする金属あるい
はその合金でその孔の内部壁に導電層を形成しているこ
とを特徴とする請求項4に記載の半導体装置。
8. The method according to claim 1, wherein the holes are made of Au, Ag, Cu, Ti, Cr,
5. The semiconductor device according to claim 4, wherein the conductive layer is formed on the inner wall of the hole with a metal or an alloy thereof containing W, Pd, Sn, Pb, and Ni as main components.
【請求項9】 半導体チップ上に感光性を有した絶縁材
料により低弾性率材料を形成し、パターニングして所望
の位置に孔と前記半導体チップ表面の電極部を開口させ
て露出させる工程と、前記孔に金属あるいは非金属から
なる材料を充填する工程と、前記半導体チップの電極部
に接続して、前記半導体チップ表面上を経由した後に所
望のパターンで前記半導体チップ表面の低弾性率材料上
に金属配線層を引き回す工程と、前記低弾性率材料上に
感光性ソルダーレジストを形成し、外部電極端子が接合
するランド部となる部分以外の金属配線層を保護する工
程と、外部電極端子を前記金属配線層よりなる前記ラン
ド上に載置し、溶融接合する工程とよりなることを特徴
とする半導体装置の製造方法。
9. A step of forming a low elasticity material from a photosensitive insulating material on a semiconductor chip and patterning the same to open and expose holes and electrode portions on the semiconductor chip surface at desired positions; A step of filling the hole with a material made of metal or non-metal, connecting to the electrode portion of the semiconductor chip, and passing on the surface of the semiconductor chip in a desired pattern on the low elastic modulus material on the surface of the semiconductor chip. Routing a metal wiring layer to, forming a photosensitive solder resist on the low elastic modulus material, protecting the metal wiring layer other than the portion that becomes a land portion to which the external electrode terminal is bonded, and Mounting the semiconductor device on the land made of the metal wiring layer and performing a fusion bonding.
JP11192298A 1998-04-22 1998-04-22 Semiconductor device and manufacturing method thereof Expired - Fee Related JP3520764B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11192298A JP3520764B2 (en) 1998-04-22 1998-04-22 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11192298A JP3520764B2 (en) 1998-04-22 1998-04-22 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JPH11307694A true JPH11307694A (en) 1999-11-05
JP3520764B2 JP3520764B2 (en) 2004-04-19

Family

ID=14573488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11192298A Expired - Fee Related JP3520764B2 (en) 1998-04-22 1998-04-22 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3520764B2 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000077844A1 (en) * 1999-06-15 2000-12-21 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6627988B2 (en) 2000-04-06 2003-09-30 Oki Electric Industry Co, Ltd. Semiconductor device and method for manufacturing the same
US6713880B2 (en) 2001-02-07 2004-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same, and method for mounting semiconductor device
US7253520B2 (en) 2001-10-11 2007-08-07 Oki Electric Industry Co., Ltd. CSP semiconductor device having signal and radiation bump groups
US7284443B2 (en) 2003-01-30 2007-10-23 Fujikura Ltd. Semiconductor pressure sensor and process for fabricating the same
US7323777B2 (en) 2002-08-21 2008-01-29 Seiko Epson Corporation Semiconductor device, method of manufacturing the same, circuit board, and electronic instrument
EP2009691A1 (en) * 2007-06-29 2008-12-31 Fujikura, Ltd. Semiconductor device

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157363B2 (en) 1999-06-15 2007-01-02 Fujikura Ltd. Method for producing a semiconductor package, with a rerouted electrode formed on a resin projection portion
US7023088B2 (en) 1999-06-15 2006-04-04 Fujikura Ltd. Semiconductor package, semiconductor device and electronic device
WO2000077844A1 (en) * 1999-06-15 2000-12-21 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6835595B1 (en) 1999-06-15 2004-12-28 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
US6929979B2 (en) 2000-04-06 2005-08-16 Oki Electric Industry Co., Ltd. Method for packaging semiconductor device
US6627988B2 (en) 2000-04-06 2003-09-30 Oki Electric Industry Co, Ltd. Semiconductor device and method for manufacturing the same
US6713880B2 (en) 2001-02-07 2004-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for producing the same, and method for mounting semiconductor device
US7253520B2 (en) 2001-10-11 2007-08-07 Oki Electric Industry Co., Ltd. CSP semiconductor device having signal and radiation bump groups
US7323777B2 (en) 2002-08-21 2008-01-29 Seiko Epson Corporation Semiconductor device, method of manufacturing the same, circuit board, and electronic instrument
US7284443B2 (en) 2003-01-30 2007-10-23 Fujikura Ltd. Semiconductor pressure sensor and process for fabricating the same
US7530276B2 (en) 2003-01-30 2009-05-12 Fujikura Ltd. Semiconductor pressure sensor and manufacturing method thereof
EP2009691A1 (en) * 2007-06-29 2008-12-31 Fujikura, Ltd. Semiconductor device
US7791187B2 (en) 2007-06-29 2010-09-07 Fujikura Ltd. Semiconductor device
US7863719B2 (en) 2007-06-29 2011-01-04 Fujikura Ltd. Wafer level chip scale package

Also Published As

Publication number Publication date
JP3520764B2 (en) 2004-04-19

Similar Documents

Publication Publication Date Title
JP2679681B2 (en) Semiconductor device, package for semiconductor device, and manufacturing method thereof
KR100549844B1 (en) Methods for manufacturing electronic component and semiconductor device, semiconductor device, circuit board and electronic equipment
JPH11163022A (en) Semiconductor and manufacture of the same and electronic equipment
JP2004119863A (en) Circuit and its production
KR100300922B1 (en) Semiconductor device
JP3524441B2 (en) Wiring formation method
KR19990029971A (en) Semiconductor device
JP2000138317A (en) Semiconductor device and its manufacture
JP3520764B2 (en) Semiconductor device and manufacturing method thereof
JPH11204678A (en) Semiconductor device and manufacturer of the same
JP4513973B2 (en) Manufacturing method of semiconductor device
JP3281591B2 (en) Semiconductor device and manufacturing method thereof
JP3313058B2 (en) Semiconductor device and manufacturing method thereof
JP4084737B2 (en) Semiconductor device
KR20020010489A (en) An integrated circuit package
JP2001007252A (en) Semiconductor device and its manufacture
JP3522403B2 (en) Semiconductor device
JP3957928B2 (en) Semiconductor device and manufacturing method thereof
JPH11145322A (en) Semiconductor device
KR100501094B1 (en) Electronic components and semiconductor devices, and methods of manufacturing them
JPH10340925A (en) Semiconductor device and manufacture thereof
JP2000082760A (en) Semiconductor device
WO2022004178A1 (en) Interposer, circuit device, interposer manufacturing method, and circuit device manufacturing method
JP3916354B2 (en) SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD, AND MODULE MOUNTED WITH SEMICONDUCTOR DEVICE
JP2001077229A (en) Semiconductor device and manufacture thereof

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20040113

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040126

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080213

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20090213

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20100213

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100213

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 7

Free format text: PAYMENT UNTIL: 20110213

LAPS Cancellation because of no payment of annual fees