JPH1130646A - Semiconductor integrated circuit and test circuit to be comprised therein - Google Patents

Semiconductor integrated circuit and test circuit to be comprised therein

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JPH1130646A
JPH1130646A JP18475197A JP18475197A JPH1130646A JP H1130646 A JPH1130646 A JP H1130646A JP 18475197 A JP18475197 A JP 18475197A JP 18475197 A JP18475197 A JP 18475197A JP H1130646 A JPH1130646 A JP H1130646A
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circuit
data
test
clock
nth
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JP18475197A
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Japanese (ja)
Inventor
Hideki Okayasu
英樹 岡安
Original Assignee
Nec Eng Ltd
日本電気エンジニアリング株式会社
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Abstract

PROBLEM TO BE SOLVED: To secure a semiconductor integrated circuit and a test circuit to be comprised therein, capable of testing a wide range of subject circuits. SOLUTION: A semiconductor integrated circuit is used after converting it into a test mode through power input from a test terminal. When it is turned to the test mode, a clock highly speeded up at nth-fold by a clock multiplicational circuit 2 is inputted into a subject circuit 1, and further, data are inputted through a signal multiplied as far as nth-fold by a data compression circuit 3. Since the subject circuit 1 is inputted with the clock and the data multiplied as far as nth-fold, in the case where the subject circuit 1 is operable at the clock at more nth-fold than a test circuit input clock, it is normally operated, and thereby normal compression data are outputted. The compression data outputted after being compressed at more nth-fold than the subject circuit 1 is converted into 1/n by a compression data depression circuit 4, and thus observation at a large scale integrated circuit tester is made possible to be done.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体集積回路及びそれに含まれるテスト回路に関し、特に高速のテストが可能な半導体集積回路及びそれに含まれるテスト回路に関する。 The present invention relates to relates to a semiconductor integrated circuit and a test circuit contained therein, to the test circuit, in particular included in the semiconductor integrated circuit and it capable of high-speed test.

【0002】 [0002]

【従来の技術】業務用のディジタル電子回路が、ゲートアレー等の半導体集積回路(LSI)で、構成されるようになってすでに久しい。 Digital electronic circuitry of the Prior Art Commercial is, in the semiconductor integrated circuit such as a gate array (LSI), have already long been as configured. そのゲートアレーもますます大規模になって、テスト時間を短縮する必要が大きくなってきている。 Also the gate array becoming more and more large-scale, is necessary to shorten the test time has become larger. テスト時間を短縮する方法の一つにクロック周波数を高める方法があり、本発明はこの方法に関する。 There is a method of increasing the single clock frequency of the method of shortening the test time, the present invention relates to this method.

【0003】特開昭63−91578号公報あるいは特開平4−328476号公報には高速クロックを使用した半導体集積回路のテストの高速化を図る方法が提案されている。 [0003] JP 63-91578 discloses or Hei 4-328476 discloses a method to increase the speed of testing a semiconductor integrated circuit using a high-speed clock is proposed. 特開平4−328476号公報には、図7に示すように、LSIの内部に高速なクロックを発生するクロック発生回路を備えることにより、テスト時にはその高速なクロックを用いて、LSIを動作させる方法が提案されている。 The method in JP-A-4-328476, as shown in FIG. 7, by providing a clock generating circuit for generating a fast clock inside the LSI, at the time of test by using the high speed clock, to operate the LSI There has been proposed.

【0004】すなわち、高速、高機能なLSI内部に、 [0004] In other words, high-speed, the LSI internal high-function,
該LSIの試験に必要な高速クロックを発生する高速クロック発生回路2'を設けておき、LSIの試験時選択回路6により、高速クロック発生回路2'から発生される高速クロックを用いて、LSIの被検査(内部)回路1の試験、評価を行うので、LSIには、高速クロック発生に関し、クロック発生指令、または高速クロック発生のための比較的低周波数のクロックを与えればよく、 'It may be provided with, by testing during selection circuit 6 of the LSI, the high-speed clock generator circuit 2' high-speed clock generation circuit 2 for generating a high-speed clock required for the test of the LSI by using a high-speed clock generated from the LSI inspection (internal) of the circuit 1 test, since the evaluation, the LSI, relates high-speed clock generator, it may be given a relatively low frequency of the clock for clock generation command, or the high-speed clock generator,
高速、高機能のLSIに対し、普通のLSIテスタあるいは評価装置で充分に対応できるとされている。 Fast is a relative LSI of high performance, it can be sufficiently cope with ordinary LSI tester or evaluation device.

【0005】 [0005]

【発明が解決しようとする課題】図7に示す特開平4− [SUMMARY OF THE INVENTION] JP-A shown in FIG. 7 4-
328476号公報記載の提案の場合は、高速クロック発生回路2'から発生したクロックを被検杳回路1に入力して、被検査回路1を高速で検査することができるとなっている。 If proposals 328476 JP inputs the clock generated from the high-speed clock generation circuit 2 'to the test 杳回 path 1, and has a the circuit under test 1 it can be inspected at high speed. しかし、一般的には、クロックだけを高速にしただけで、全動作を観測できるLSIはまれであり、データも同時に高速化して入力する必要があった。 However, in general, simply by only the clock speed, LSI can be observed all operations are rare, the data also had to be entered at high speed at the same time.
また、通常のLSIテスタは、高速で動作するLSIの動作状態を観測するのは不得手であるため、被検査回路1を高速で動作させても、うまく観測できない場合が多かった。 Also, normal LSI tester for to observe the operating state of LSI operating at high speed is weak point, even by operating the circuit under test at high speed, in many cases can not be well observed. また、部分的に早回し(高速動作)のために高速なクロックを、被検査回路1の途中で挿入するという手段も考えられるが、テストパターンの作成が困難となるため、ほとんど適用されることはない。 Also, partially fast forward fast clock for (high-speed operation), but means also conceivable that insertion in the middle of the circuit under test 1, because the creation of the test pattern is difficult, it is mostly applied no.

【0006】本発明の目的は、広範囲の被検査回路を高速にテストできる、半導体集積回路及びそれに含まれるテスト回路を提供することである。 An object of the present invention can be tested extensively in the circuit under test at high speed, it is to provide a semiconductor integrated circuit and a test circuit contained therein.

【0007】 [0007]

【課題を解決するための手段】本発明によるテスト回路は、クロックを逓倍して逓倍クロックを発生するクロック逓倍手段と、複数相のパラレルテストデータを前記逓倍クロックに同期したシリアルのテストデータに変換するデータ圧縮手段と、入力データと前記シリアルテストデータとを入力してテスト時には前記シリアルテストデータを選択して被検査回路に入力するデータ選択手段と、入力クロックと前記逓倍クロックとを入力してテスト時には前記逓倍クロックを選択して被検査回路に入力するクロック選択手段と、前記被検査回路出力の前記シリアルテストデータを元の前記複数相のパラレルテストデータに復元する圧縮データ解凍手段とを含むことを特徴としている。 Means for Solving the Problems The present invention tests with circuit includes a clock multiplying means for generating a multiplied clock by multiplying a clock, converts the parallel test data of a plurality of phases to a serial test data synchronized with the multiplied clock and data compression means for, at the time of test by entering said input data serial test data input and data selection means for inputting said serial test data selected by the circuit under test and the said input clock multiplied clock during the testing and a compressed data decompression means for restoring the selected multiplication clock and clock selecting means for inputting the circuit under test, said the parallel test data of the original of the plurality of phases of the serial test data of the test circuit output it is characterized in that.

【0008】本発明の作用は次の通りである。 [0008] The operation of the present invention is as follows. 高速クロック発生回路(クロック逓倍回路)と、高速にしたクロックとをデータに同期させるために、データも高速にするようなデータ圧縮回路および、LSIの動作結果を外部で容易に観測できるようにする、圧縮データ解凍(復元)回路から構成される。 A high-speed clock generator (clock multiplication circuit), in order to synchronize the clock to the high speed data, the data compression circuit and as also for high-speed data, to easily observe the operation result of the LSI externally , and a compressed data decompression (recovery) circuit. データ圧縮回路の例としては、n倍に逓倍されたクロックと同期したデータに圧縮するためには、例えばn→1のパラレル/シリアル変換回路を使用する。 Examples of the data compression circuit to compress the data in synchronism with the multiplied to n times the clock uses a parallel / serial conversion circuit, for example n → 1. また、圧縮データ解凍(復元)回路としては、例えば1→nに変換するシリアル/パラレル変換回路を使用する。 As the compressed data decompression (recovery) circuit uses a serial / parallel conversion circuit for converting, for example, in 1 → n. データ圧縮回路及び、圧縮データ解凍回路により、従来のテスト回路が適用できなかったほとんどのLSIのテストに、使用可能となる。 Data compression circuit and the compressed data decompression circuit, the test of the most conventional test circuit can not be applied LSI, become available.

【0009】 [0009]

【発明の実施の形態】以下に、本発明の実施例について図面を参照して説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described with reference to the accompanying drawings embodiments of the present invention.

【0010】図1は本発明による半導体集積回路及びそれに含まれるテスト回路の実施例の構成を示すブロック図であり、図7と同等部分は同一符号にて示している。 [0010] Figure 1 is a block diagram showing the configuration of an embodiment of a semiconductor integrated circuit and a test circuit included therein according to the present invention, FIG. 7 and like parts are denoted by the same reference numerals.

【0011】図1において、本発明による半導体集積回路は、被検査回路1と、入力クロックを例えばn逓倍するクロック逓倍回路2、例えばnチャネルのテストデータを、一本のシリアルデータに変換するデータ圧縮回路3、テスト時にデータを選択する選択回路5、テスト時にクロックを選択する選択回路6、圧縮データを例えばnチャネルの出力モニタデータに、復元する圧縮データ解凍回路4を含むテスト回路とで構成される。 [0011] In FIG. 1, a semiconductor integrated circuit according to the invention, data to be converted with the circuit under test 1, clock multiplication circuit 2 to the input clock for example n multiplication, for example, the test data of n channels into a single serial data compression circuit 3, the selecting circuit 5 for selecting the data at the time of the test, the selection circuit 6 selects the clock during the test, the compressed data for example to output monitor data of n channels composed of a test circuit comprising a compressed data decompression circuit 4 to restore It is.

【0012】本発明の実施例の動作は、従来、LSIテスタでLSIの試験を行う際、被検査回路1が高速で動作可能でも、LSIテスタのクロックスピードに制限され、被検査回路1を高速で試験することができなかった場合でも、本発明による半導体集積回路は、テスト端子からの入力でテストモードにして使用できる。 [0012] Operation of the embodiment of the present invention, conventional, when performing an LSI test by the LSI tester, also operable in a circuit under test 1 is fast, is limited to the clock speed of the LSI tester, high speed circuit under test 1 in even if it can not be tested, the semiconductor integrated circuit according to the invention can be used in the test mode input from the test terminal. テストモードになった時、被検査回路1には、クロック逓倍回路2によりn倍に高速にされた(逓倍)クロックが入力され、また、データとしてはパラレルテストデータが、データ圧縮回路3でn倍に多重された、シリアルテストデータ信号(圧縮データ)が入力される。 When it is a test mode, the circuit under test 1 is being faster n times the clock multiplier circuit 2 (multiplication) clock input, and as data parallel test data, n in the data compression circuit 3 multiplied multiplexed into serial test data signals (compressed data) is input.

【0013】被検査回路1は、n倍に逓倍された、(逓倍)クロック及び(圧縮)データが入力されるため、被検査回路1が、テスト回路入力クロックよりn倍のクロックでの動作が可能である場合、正常に動作し、正常な圧縮データが出力される。 [0013] circuit under test 1 was multiplied by n times, for (multiplication) clock and (compressed) data is input, the circuit under test 1, to operate at n times than the test circuit input clock Clock If it is possible to operate normally, the normal compression data is output. 被検査回路1よりn倍に圧縮されて出力された圧縮データは、圧縮データ解凍回路4 Compressed data output is compressed by n times than the circuit under test 1, the compressed data decompression circuit 4
により、1/nのパラレル出力モニタデータに変換(復元)され、LSIテスタでの観測が可能となる。 By, is converted to parallel output monitor data of 1 / n (recovery), it is possible to observe in the LSI tester.

【0014】図3,5はクロック逓倍回路2の実際回路例である。 [0014] FIGS. 3 and 5 is an actual circuit example of the clock multiplier circuit 2. 図4は図3のタイミングチャートであり、入力クロックを一方はNAND12に入力し、他方はゲート11で位相反転して、NAND13に入力する。 Figure 4 is a timing chart of FIG. 3, one of the input clock is input to the NAND 12, the other is phase-inverted by gate 11, and inputs to the NAND 13. NA NA
ND12,13の出力信号a,bに遅延回路(遅延時間:τ)14,15を介して、信号c,dとしてNAN The output signal a ND12,13, the delay circuit (delay time: tau) to b 14, 15 via, NAN signal c, as d
D13,12に戻す。 Back to the D13,12.

【0015】従って、信号a,bをNAND16に入力すると、NAND16の出力として、1/2倍のクロック周期を持つ2倍クロックが得られる。 [0015] Therefore, when the input signal a, b to the NAND 16, as the output of NAND 16, double clock having a 1/2 times the clock period is obtained. このとき、遅延回路14,15の遅延時間τを入力クロック周期の1/ At this time, the input clock period the delay time of the delay circuit 14, 15 tau 1 /
4に選べば、2倍クロックのデューティー比を50%に近づけることができる。 If you choose to 4, the duty ratio of the double clock can be made closer to 50%. これによって、入力クロックを2倍速に逓倍することができるため、n個タンデムに接続することにより、2 n (2の冪乗)倍に逓倍することが可能となる。 Thus, it is possible to multiply the input clock double speed, by connecting to n tandem, 2 n (2 powers) to be multiplied to the times.

【0016】図6は図5のタイミングチャートであり、 [0016] FIG. 6 is a timing chart of FIG. 5,
図5において、デューティ比が50%の位相の異なる波形(クロック)を、n相(#1〜#n)入力し、諭理和を組むことにより、クロックをn倍に逓倍することが可能となる。 5, a waveform having a duty ratio different to 50% of phase (clock), n-phase (#. 1 to # n) type, by Crossed SatoruMakotoKazu, can be multiplied clock by n times Become.

【0017】図2は例えば被検査回路1を4ビットのシフトレジスタ回路とした時、本発明によるテスト回路により、クロック信号を4倍に逓倍し動作させた時のタイミングチャートである。 [0017] When 2 which was 4-bit shift register circuit to be inspected circuit 1, for example, by the test circuit according to the present invention, is a timing chart when obtained by multiplying operate a clock signal four times. この4ビットのシフトレジスタ回路は、実動作では図2(a)に示すように、入力データabcdはクロックにより順次シフトされ、出力データabcdとして出力される。 Shift register circuit of the 4 bits, in actual operation as shown in FIG. 2 (a), the input data abcd is sequentially shifted by the clock, and output as output data abcd.

【0018】この4ビットのシフトレジスタ回路を4倍の速さでテストしようとすると、図2(b)に示すように、4相のテストデータ#1a〜#4dを並列(パラレル)に入力し、4倍に逓倍された4倍クロックでシリアル(圧縮)データabcd化して、シフトレジスタ回路に入力すると、テストデータとして出力(圧縮)データabcdが得られる。 [0018] Fill in if you try to test the shift register circuit of the 4-bit four times faster, as shown in FIG. 2 (b), the parallel test data #. 1a-# 4d of four phases (parallel) , it turned into serial (compressed) data abcd four times clock that is multiplied by 4, the input to the shift register circuit, the output as the test data (compressed) data abcd is obtained. この圧縮データを圧縮データ解凍回路4で変換すると、出力モニタデータ#1a〜#4d Converting this compressed data in the compressed data decompression circuit 4, the output monitor data #. 1a-# 4d
が得られる。 It is obtained.

【0019】図6に示すように、本発明のテスト回路を使用すると、通常低速のテストしかできないLSTテスタを使用しても、実動作に近い検証が少ないテストパターン数で可能となる。 As shown in FIG. 6, using the test circuit of the present invention, the use of LST tester usually can only slow test, thereby enabling the validation is less number of test patterns close to actual operation.

【0020】 [0020]

【発明の効果】以上説明したように本発明は、逓倍回路によりn倍されたクロックを用いて、n本のデータを1 The present invention described above, according to the present invention, using the n-fold clock by multiplying circuit, the n data 1
/nに圧縮し、n倍のクロックと圧縮データにより被検査回路を高速で動作させ、圧縮データ解凍回路により圧縮されたデータを、n倍に復元して観測することにより、LSIのテストを高速でできる効果がある。 Compressed / n, the circuit under test is operated at a high speed by n times of the clock and the compressed data, the data compressed by the compression data decompression circuit, by observing restore n times, faster testing LSI there is an effect that can be in.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例のブロック図である。 1 is a block diagram of an embodiment of the present invention.

【図2】本発明の実施例のタイミングチャートである。 2 is a timing chart of the embodiment of the present invention.

【図3】クロック逓倍回路の一例の回路図である。 Figure 3 is an example circuit diagram of the clock multiplier circuit.

【図4】クロック逓倍回路の一例のタイミングチャートである。 FIG. 4 is an example timing chart of the clock multiplication circuit.

【図5】クロック逓倍回路の他の一例の回路図である。 5 is a circuit diagram of another example of a clock multiplication circuit.

【図6】クロック逓倍回路の他の一例のタイミングチャートである。 6 is another example timing chart of the clock multiplication circuit.

【図7】従来のテスト回路の一例のブロック図である。 7 is a block diagram of an example of a conventional test circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 被検査回路 2 クロック逓倍回路 3 データ圧縮回路 4 圧縮データ解凍回路 5,6 選択回路 1 circuit under test 2 clock multiplier circuit 3 the data compression circuit 4 compressed data decompression circuits 5 and 6 select circuit

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 クロックを逓倍して逓倍クロックを発生するクロック逓倍手段と、複数相のパラレルテストデータを前記逓信クロックに同期したシリアルのテストデータに変換するデータ圧縮手段と、入力データと前記シリアルテストデータとを入力してテスト時には前記シリアルテストデータを選択して被検査回路に入力するデータ選択手段と、入力クロックと前記逓倍クロックとを入力してテスト時には前記逓倍クロックを選択して被検査回路に入力するクロック選択手段と、前記被検査回路出力の前記シリアルテストデータを元の前記複数相のパラレルテストデータに復元する圧縮データ解凍手段とを含むことを特徴とするテスト回路。 And 1. A clock multiplying means for multiplying a clock for generating a multiplied clock, and data compression means for converting the parallel test data of a plurality of phases to a serial test data synchronized with the Teishin clock, the input data serially and data selection means inputs the test data at the time of testing to select and input the serial test data to the circuit under test, inspection by selecting the multiplied clock inputs the said input clock multiplied clock during test test circuit which comprises a clock selecting means for inputting to the circuit, and a compressed data decompression means for restoring said to parallel test data of the plurality of phases the original serial test data of the test circuit output.
  2. 【請求項2】 前記クロック逓倍手段が、入力クロックを2倍に逓倍する2逓倍手段と、前記2逓倍手段をタンデムに接続することによって2の冪乗倍する手段とを含むことを特徴とする請求項1記載のテスト回路。 Wherein said clock multiplying means, characterized in that it comprises a doubling means for multiplying the input clock doubling, and a power of two multiplying means by connecting said doubler unit in tandem test circuit according to claim 1.
  3. 【請求項3】 前記クロック逓倍手段が、複数相のテストクロックの論理和をとることにより前記逓倍クロックを発生する手段であることを特徴とする請求項1記載のテスト回路。 Wherein said clock multiplying means, the test circuit according to claim 1, characterized in that the means for generating the multiplied clock by taking the logical sum of the test clock of a plurality of phases.
  4. 【請求項4】 請求項1,2あるいは3記載のテスト回路と、前記被検査回路とを含むことを特徴とする半導体集積回路。 4. A test circuit according to claim 1, 2 or 3, wherein said semiconductor integrated circuit comprising a circuit under test.
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