【０００１】
【発明の属する技術分野】
本発明は、被検査半導体デバイスがＬＳＩ検査装置の動作周波数よりも高速に動作する場合でも検査を可能にする半導体集積回路の検査装置に関する。
【０００２】
【従来の技術】
近年、各種電子機器に搭載される半導体デバイスは高機能なものが要求され、半導体デバイスの大規模化と高速化がますます進んできている。そのため、これらの半導体デバイスを検査する装置についても高機能化と高速化が要求され、膨大な設備費用が必要となってきている。
【０００３】
一般に半導体デバイスのコストには、チップサイズの他にこれら検査装置の設備コストも反映されるため、半導体デバイスのコストを低減する目的で、安価で低速なＬＳＩ検査装置を用いた検査が望まれている。
【０００４】
このような安価で低速なＬＳＩ検査装置を用いる事例として、特開平６−１８７７９７号公報に開示されている技術がある。この技術によれば、動作の遅いＬＳＩ検査装置でも高速のメモリデバイスの検査ができるように、外部から入力されるクロック信号のＮ倍の周波数を持つ内部クロック信号を生成し、この内部クロック信号に同期したアドレス信号が生成される。
【０００５】
図１１は、上記従来の半導体集積回路の検査装置の構成を示すブロック図である。図１１において、５０はクロック制御回路、６０はアドレス制御回路、７０はアドレスレジスタ、８０は被検査半導体デバイスのメモリ集積回路である。
【０００６】
クロック制御回路５０は、外部端子から入力されるテストモード信号ＭＯＤＥがノーマルモードを示しているときは、外部端子から入力されるクロック信号ＣＬＫをそのまま出力し、テストモード信号ＭＯＤＥがテストモードを示しているときは、クロック信号ＣＬＫに同期したＮ倍（Ｎは自然数）の周波数を有するクロック信号を出力する。
【０００７】
アドレス制御回路６０は、テストモード信号ＭＯＤＥがノーマルモードを示しているときは、外部端子から入力されるアドレス信号ＡＤＤＲＥＳＳをそのまま出力し、テストモード信号ＭＯＤＥがテストモードを示しているときは、アドレス信号ＡＤＤＲＥＳＳの反転／非反転を交互に行う。アドレスレジスタ７０はクロック制御回路５０から出力されるクロック信号のタイミングでアドレス制御回路６０の出力をラッチし、検査対象のメモリ集積回路８０にメモリアドレスを供給する。
【０００８】
このような構成の検査装置をメモリ集積回路に内蔵することにより、テストモード信号でテストモードを指定すれば、外部から入力されるクロック信号のＮ倍の周波数を持つ内部クロック信号が生成され、この内部クロック信号に同期して変化するアドレス信号が生成されるため、動作の遅いＬＳＩ検査装置でも高速のメモリデバイスの検査を行うことができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、生成されたアドレス信号は反転／非反転をする信号であるため、被検査半導体デバイスはメモリブロックのような限られたものとなる。また、被検査半導体デバイスの出力結果を評価する方法は示されていない。
【００１０】
本発明は上記事情に鑑みてなされたもので、被検査半導体デバイスを限定せず、安価で低速なＬＳＩ検査装置を使用して高速な半導体デバイスの検査を行うことを可能とする半導体集積回路の検査装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係る半導体集積回路の検査装置は、外部から供給される外部クロック信号に同期して、この外部クロック信号の周波数より高い周波数を有するテストクロック信号を生成するクロック制御回路（１０）と、被検査半導体デバイスに供給する擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路（２０）と、被検査半導体デバイスから出力されるデータを正常データと比較する比較回路（４０）とを具備するものである。
【００１２】
上記構成によれば、外部クロック信号の周波数より高い周波数を有するテストクロック信号を生成し、擬似ランダムデータ信号を被検査半導体デバイスに供給し、出力されるデータを正常データと比較することができるため、被検査半導体デバイスを限定せず、安価で低速なＬＳＩ検査装置を使用して半導体デバイスを高速に動作させて検査を行うことが可能となる。また、正常データと比較する比較回路を設けることにより、ＬＳＩ検査装置側では期待値を格納するメモリ容量を低減させることできるため、総合的に検査コストを削減することができる。
【００１３】
本発明の請求項２に係る半導体集積回路の検査装置は、請求項１記載の半導体集積回路の検査装置において、前記擬似ランダムデータ発生回路はＭ系列符号生成回路で構成されるものである。
【００１４】
上記構成によれば、Ｍ系列符号生成回路を用いて擬似ランダムデータ信号を生成することで長大周期の規則性を持った擬似ランダムデータ信号が得られるため、汎用の検査に適した検査データのランダム性が得られるとともに、被検査半導体デバイスから出力される正常データの予測が容易になる。
【００１５】
本発明の請求項３に係る半導体集積回路の検査装置は、請求項１または２記載の半導体集積回路の検査装置において、前記擬似ランダムデータ発生回路はクロック制御回路が生成するテストクロック信号に同期して擬似ランダムデータ信号を出力するものである。
【００１６】
上記構成によれば、擬似ランダムデータ信号がテストクロック信号に同期しているため、これをそのまま被検査半導体デバイスに与えて同期動作をさせることができ、その出力を正常データと比較する際にも、テストクロック信号に同期して検査することが容易になる。
【００１７】
本発明の請求項４に係る半導体集積回路の検査装置は、請求項１から３のいずれか１項記載の半導体集積回路の検査装置において、前記クロック制御回路および前記擬似ランダムデータ発生回路の少なくとも一方が被検査半導体デバイスに内蔵されるものである。
【００１８】
上記構成によれば、クロック制御回路あるいは擬似ランダムデータ発生回路あるいはこの双方が被検査半導体デバイスに内蔵されるため、評価回路を簡素化することができる。
【００１９】
本発明の請求項５に係る半導体集積回路の検査装置は、請求項１から４のいずれか１項記載の半導体集積回路の検査装置において、前記比較回路で比較される正常データは被検査半導体デバイスの良品を使用して生成されるものである。
【００２０】
上記構成によれば、被検査半導体デバイスの良品を使用して正常データを生成するため、高機能化された大規模な半導体デバイスであっても容易に正常データが得られる。
【００２１】
本発明の請求項６に係る半導体集積回路の検査装置は、請求項１から４のいずれか１項記載の半導体集積回路の検査装置において、前記比較回路で比較される正常データはＲＯＭに記憶されたデータとするものである。
【００２２】
上記構成によれば、正常データはＲＯＭに記憶されるため、一旦正常データを得た後は正常データの管理や複製が容易になる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の検査装置の構成を示すブロック図である。図１において、１０はクロック制御回路、２０は擬似ランダムデータ発生回路、３０は被検査半導体デバイス、４０は比較回路である。
【００２４】
クロック制御回路１０は、外部端子から入力されるテストモード信号ＭＯＤＥの状態に応じて、外部端子から入力されるクロック信号（ＣＬＫ）および外部端子から入力されるリセット信号（ＲＥＳＥＴ）をそのままテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）として出力する機能と、クロック信号ＣＬＫに同期したＮ倍（Ｎ：自然数）の周波数を有するクロック信号およびこのクロック信号の位相がクロック信号（ＣＬＫ）とロックしたことを示す信号をそれぞれテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）として出力する機能を有する。
【００２５】
擬似ランダムデータ発生回路２０は、外部端子から入力されるテストモード信号（ＭＯＤＥ）の状態に応じて、外部端子から入力されたデータ入力信号（ＤＩ）をそのままテストデータ信号（ＲＤＭ）として出力する機能と、クロック制御回路１０からクロック信号（ＣＬＫ）のＮ倍のクロック信号が出力されるときのテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）に基づいて発生させた擬似ランダムデータ信号をテストデータ信号（ＲＤＭ）として出力する機能を有する。
【００２６】
被検査半導体デバイス３０は、クロック制御回路１０から出力されるテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）と擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）に基づいて動作し、テスト出力信号（ＤＯＵＴ１）を出力する。
【００２７】
比較回路４０は、クロック制御回路１０から出力されるテストクロック信号ＮＣＬＫおよびテストスタート信号（ＳＴＡＲＴ）と擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）に基づいて、被検査半導体デバイス３０のテスト出力信号（ＤＯＵＴ１）が正しいかどうかの良否判定を行う機能を有し、良否判定結果であるテスト判定信号（ＲＳＬＴ）を外部端子に出力する。
【００２８】
図２はクロック制御回路１０の詳細構成を示すブロック図である。図２において、１１０はＰＬＬ、１２０は外部端子から入力されるテストモード信号（ＭＯＤＥ）により制御される切換回路である。
【００２９】
ＰＬＬ１１０は、外部端子から入力されたクロック信号（ＣＬＫ）に同期してＮ倍（Ｎ：自然数）の周波数を有するＮ倍クロック信号（ｎｃｌｋ）を生成する。また、生成されたＮ倍クロック信号（ｎｃｌｋ）の位相がクロック信号（ＣＬＫ）とロックされたときにスタート信号（ｓｔａｒｔ）を出力する。
【００３０】
切換回路１２０は、テストモード信号（ＭＯＤＥ）が“Ｈ”の場合はＰＬＬ１１０の出力であるＮ倍クロック信号（ｎｃｌｋ）およびスタート信号（ｓｔａｒｔ）を出力し、テストモード信号（ＭＯＤＥ）が“Ｌ”の場合は、外部端子から入力されたクロック信号（ＣＬＫ）およびリセット信号（ＲＥＳＥＴ）を出力する。すなわち、切換回路１２０は、Ｎ倍クロック信号（ｎｃｌｋ）とクロック信号（ＣＬＫ）を切り換えてテストクロック信号（ＮＣＬＫ）として出力し、スタート信号（ｓｔａｒｔ）とリセット信号（ＲＥＳＥＴ）を切り換えてテストスタート信号（ＳＴＡＲＴ）として出力する。
【００３１】
図３は擬似ランダムデータ発生回路２０の詳細構成を示すブロック図である。図３において、２１０は初期値設定レジスタ、２２０〜２２３はシフトレジスタ、２３０は排他的論理和回路（ＥＸＯＲ回路）、２４０は切換回路である。ここで、初期値設定レジスタ２１０、シフトレジスタ２２０〜２２３、ＥＸＯＲ回路２３０から構成される回路はＭ系列符号生成回路であり、テストクロック信号ＮＣＬＫおよびテストスタート信号（ＳＴＡＲＴ）に基づいて長大周期の規則性を持った擬似ランダムデータ信号（ｒｍｄ）を発生する。
【００３２】
図３では説明を簡略にするために４ビットのシフトレジスタによる構成を示しているが、本実施の形態をこれに限定するものではなく、シフトレジスタのビット数は被検査半導体デバイス３０の回路規模や入力数に応じて適切に選択されるものとする。また、図３ではＥＸＯＲ回路２３０の入力はそれぞれシフトレジスタ２２０の出力端子Ｑ０とシフトレジスタ２２１の出力端子Ｑ１に接続されているが、これはＭ系列符号生成に使用される生成多項式に応じて接続がなされるものとする。
【００３３】
切換回路２４０は、テストモード信号（ＭＯＤＥ）が“Ｈ”の場合は擬似ランダムデータ信号（ｒｍｄ）をテストデータ信号（ＲＤＭ）として出力し、テストモード信号（ＭＯＤＥ）が“Ｌ”の場合は、外部から入力されたデータ入力信号ＤＩをテストデータ信号（ＲＤＭ）として出力する。なお、図１では擬似ランダムデータ発生回路２０が１個の場合を示しているが、被検査半導体デバイス３０の回路規模や入力数に応じて複数の擬似ランダムデータ発生回路を備えていても良い。
【００３４】
図４は比較回路４０の詳細構成を示すブロック図である。図４において、４１０はあらかじめ検査された良品の半導体デバイス、４２０は一致回路（ＥＸＮＯＲ回路）である。良品の半導体デバイス４１０はテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）およびテストデータ信号（ＲＤＭ）に基づいて動作し、ＥＸＮＯＲ回路４２０は、被検査半導体デバイス３０からのテスト出力信号（ＤＯＵＴ１）と良品の半導体デバイス４１０からの出力される期待値（ＤＯＵＴ２）を比較し、一致している場合に“Ｈ”を出力する。
【００３５】
図５は比較回路４０の他の詳細構成を示すブロック図である。図５において、４３０はアドレスカウンタ、４４０は期待値データが格納されたＲＯＭ、４２０は一致回路（ＥＸＮＯＲ回路）である。ＲＯＭ４４０には、被検査半導体デバイス３０がテストデータ信号ＲＤＭの入力に対して正しく動作した場合の期待値をあらかじめ順に格納しておく。
【００３６】
アドレスカウンタ４３０はテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）によって動作し、ＲＯＭ４４０はアドレスカウンタ４３０から供給されるアドレス信号（ＡＤＲ）に従って期待値（ＤＯＵＴ２）を出力し、ＥＸＮＯＲ４３０は半導体デバイス３０からのテスト出力信号（ＤＯＵＴ１）と期待値（ＤＯＵＴ２）を比較し、比較結果が正しかったことを示すテスト判定信号（ＲＳＬＴ）を出力する。
【００３７】
以上のように構成された本実施の形態１における半導体集積回路の検査装置について、その動作を以下に説明する。図１において、まず、ＬＳＩ検査装置からテストモード信号（ＭＯＤＥ）に“Ｈ”を入力する。これにより、図２の切換回路１２０はＰＬＬ１１０の出力であるＮ倍クロック信号（ｎｃｌｋ）とスタート信号（ｓｔａｒｔ）を選択して出力するようになる。また、図３の切換回路２４０は擬似ランダムデータ信号（ｒｄｍ）を選択して出力するようになる。このような状態で、ＬＳＩ検査装置からクロック制御回路１０にクロック信号（ＣＬＫ）が入力される。
【００３８】
図６は、テストモード信号（ＭＯＤＥ）が“Ｈ”の場合に、クロック制御回路１０において、入力されたクロック信号（ＣＬＫ）に基づいてＮ倍の周波数を有するテストクロック信号（ＮＣＬＫ）と、テストクロック信号（ＮＣＬＫ）の位相がクロック信号（ＣＬＫ）とロックされたことを示すテストスタート信号（ＳＴＡＲＴ）とが生成される様子を説明するタイミング図である。ここでは、テストクロック信号（ＮＣＬＫ）がクロック信号（ＣＬＫ）の４倍の周波数である場合を示している。
【００３９】
図６に示すように、時刻Ｔ０においてテストクロック信号（ＮＣＬＫ）の位相がクロック信号（ＣＬＫ）とロックし、テストスタート信号（ＳＴＡＲＴ）が“Ｈ”になる。なお、ＰＬＬの動作については周知であるため、動作説明は省略する。
【００４０】
テストクロック信号（ＮＣＬＫ）とテストスタート信号（ＳＴＡＲＴ）は擬似ランダムデータ発生回路２０および比較回路４０に供給される。擬似ランダムデータ発生回路２０では、テストスタート信号（ＳＴＡＲＴ）の立ち上がりエッジの時刻Ｔ０に、図３に示す初期値設定レジスタ２１０の出力データａ０〜ａ３がシフトレジスタ２２０〜２２３にロードされる。それ以降、シフトレジスタ２２０〜２２３はテストクロック信号（ＮＣＬＫ）に同期して動作し、長大周期の規則性を持った擬似ランダムデータ信号（ｒｄｍ）を生成する。
【００４１】
表１に擬似ランダムデータ発生回路２０から出力される擬似ランダムデータ信号（ｒｄｍ）の生成過程を示す。
【００４２】
【表１】
【００４３】
初期値設定レジスタ２１０の値を（１，０，０，１）とすると、これが時刻Ｔ０にシフトレジスタ２２０〜２２３にロードされ、シフトレジスタの出力（Ｑ３，Ｑ２，Ｑ１，Ｑ０）は（１，０，０，１）になる。以降、テストクロック信号（ＮＣＬＫ）の時刻Ｔ１、Ｔ２、Ｔ３、・・・において、（１，１，０，０）、（０，１，１，０）、（１，０，１，１）・・・と推移し、時刻Ｔ１４で１周期となり、次の時刻Ｔ１５では時刻Ｔ０の値に戻る。
【００４４】
このようにして擬似ランダムデータ発生回路２０で生成された擬似ランダムデータ信号（ｒｍｄ）がテストデータ信号（ＲＤＭ）として出力され、被検査半導体デバイス３０および比較回路４０に供給される。被検査半導体デバイス３０は、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により、擬似ランダムデータ信号が載せられたテストデータ信号（ＲＤＭ）を入力データとして動作を開始し、入力データに応じたテスト出力信号（ＤＯＵＴ１）を出力する。
【００４５】
テスト出力信号（ＤＯＵＴ１）は比較回路４０に入力される。まず、比較回路４０が図４の構成の場合の動作を説明する。比較回路４０にはあらかじめ良品の半導体デバイス４１０が用意されており、被検査半導体デバイス３０と同様に、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により、擬似ランダムデータ信号が載せられたテストデータ信号（ＲＤＭ）を入力データとして動作を開始し、入力データに応じて期待値（ＤＯＵＴ２）を出力する。
【００４６】
すなわち、同時刻に全く等しい入力データが被検査半導体デバイス３０と良品の半導体デバイス４１０に入力されることになる。このため、被検査半導体デバイス３０が良品の場合は、テスト出力信号（ＤＯＵＴ１）と、良品の半導体デバイス４１０から出力される期待値（ＤＯＵＴ２）は全く同じとなる。
【００４７】
比較回路４０のＥＸＮＯＲ回路４２０では、良品の半導体デバイス４１０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３０から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。ＬＳＩ検査装置では、テスト判定信号（ＲＳＬＴ）が“Ｈ”であれば被検査半導体デバイス３０は良品、テスト判定信号（）ＲＳＬＴ）が“Ｌ”であれば被検査半導体デバイス３０は不良品と判定する。
【００４８】
次に、比較回路４０が図５の構成の場合の動作を説明する。アドレスカウンタ４３０はテストスタート信号（ＳＴＡＲＴ）が“Ｈ”になるとテストクロック信号（ＮＣＬＫ）により動作を開始し、アドレス信号（ＡＤＲ）を出力する。ＲＯＭ４４０は入力されたアドレス信号（ＡＤＲ）に対応した期待値（ＤＯＵＴ２）を出力する。
【００４９】
ＲＯＭ４４０は、テストクロック信号（ＮＣＬＫ）に同期して、図４で示した良品の半導体デバイス４１０と全く同じ時刻に同じデータを出力する様になっている。そのため、被検査半導体デバイス３０が良品の場合は、テスト出力信号（ＤＯＵＴ１）と、ＲＯＭ４４０が出力する期待値（ＤＯＵＴ２）は全く同じとなる。
【００５０】
比較回路４０のＥＸＮＯＲ回路４２０では、ＲＯＭ４４０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３０から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。ＬＳＩ検査装置では、テスト判定信号（ＲＳＬＴ）が“Ｈ”であれば被検査半導体デバイス３０は良品、テスト判定信号（ＲＳＬＴ）が“Ｌ”であれば被検査半導体デバイス３０は不良品と判定する。
【００５１】
以上のように本実施の形態１によれば、ＬＳＩ検査装置から供給されるクロック信号（ＣＬＫ）のＮ倍のクロック信号を発生させるクロック制御回路と、このＮ倍のクロック信号に同期して擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路と、被検査半導体デバイスからのテスト出力信号を良品の半導体デバイスからの出力信号と比較する比較回路とを設けることにより、低速なＬＳＩ検査装置を用いても高速の半導体集積回路をテストすることが可能となる。
【００５２】
（実施の形態２）
図７は本発明の実施の形態２に係る半導体集積回路の検査装置の構成を示すブロック図である。図７において、１０はクロック制御回路、３１は被検査半導体デバイス、４０は比較回路である。ここで、クロック制御回路１０および比較回路４０は実施の形態１におけるクロック制御回路１０および比較回路４０と同じものであるため、同一符号を付し説明は省略する。
【００５３】
また、図８は被検査半導体デバイス３１の構成を示すブロック図である。図８において、２０は擬似ランダムデータ発生回路、３１０は被検査半導体デバイスの機能回路である。ここで、擬似ランダムデータ発生回路２０は実施の形態１における擬似ランダムデータ発生回路２０と同じ構成の回路であり、同一符号を付し説明は省略する。
【００５４】
機能回路３１０は実施の形態１における被検査半導体デバイス３０と同じものであり、クロック制御回路１０から出力されるテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）と、被検査半導体デバイス３１に内蔵される擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）に基づいて動作し、テスト出力信号（ＤＯＵＴ１）を出力する。
【００５５】
すなわち、図７における被検査半導体デバイス３１は、実施の形態１における図１の擬似ランダムデータ発生回路２０を被検査半導体デバイス３０内に取り入れた場合の構成となっている。以上のように構成された本実施の形態２における半導体集積回路の検査装置について、その動作を以下に説明する。
【００５６】
図７において、まず、テストモード信号（ＭＯＤＥ）を“Ｈ”にする。以降、クロック制御回路１０および図８に示す擬似ランダムデータ発生回路２０は実施の形態１における同一符号の回路とそれぞれ同じ動作をするため、説明は省略する。
【００５７】
図８の機能回路３１０は、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により動作を開始し、擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）を入力データとして動作し、入力データに応じたテスト出力信号（ＤＯＵＴ１）を出力する。
【００５８】
被検査半導体デバイス３１から出力されたテスト出力信号（ＤＯＵＴ１）は比較回路４０に入力される。比較回路４０は実施の形態１の場合と同じように動作し、良品の半導体デバイス４１０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３１から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。これにより、ＬＳＩ検査装置は被検査半導体デバイス３１の良否判定を行う。
【００５９】
以上のように本実施の形態２によれば、ＬＳＩ検査装置から供給されるクロック信号（ＣＬＫ）のＮ倍のクロック信号を発生させるクロック制御回路と、被検査半導体デバイスからのテスト出力信号を良品の半導体デバイスからの出力信号と比較する比較回路とを設け、クロック制御回路から出力されるクロック信号に同期して擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路を被検査半導体デバイスに内蔵させることにより、低速なＬＳＩ検査装置を用いても高速の半導体集積回路をテストすることが可能となり、かつ、評価回路を簡素化することができる。
【００６０】
（実施の形態３）
図９は本発明の実施の形態３に係る半導体集積回路の検査装置の構成を示すブロック図である。図９において、３２は被検査半導体デバイス、４０は比較回路である。ここで、比較回路４０は実施の形態１における比較回路４０と同じものであるため、同一符号を付し説明は省略する。
【００６１】
また、図１０は被検査半導体デバイス３２の構成を示すブロック図である。図１０において、１０はクロック制御回路、２０は擬似ランダムデータ発生回路、３１０は被検査半導体デバイスの機能回路である。ここで、クロック制御回路１０および擬似ランダムデータ発生回路２０は実施の形態１におけるクロック制御回路１０および擬似ランダムデータ発生回路２０と同じ構成の回路であり、同一符号を付し説明は省略する。
【００６２】
さらに、被検査半導体デバイスの機能回路３１０は、実施の形態２における機能回路３１０と同様に、実施の形態１における被検査半導体デバイス３０と同じものであり、被検査半導体デバイス３２に内蔵されたクロック制御回路１０と擬似ランダムデータ発生回路２０から出力されるテストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）とテストデータ信号ＲＤＭに基づいて動作し、テスト出力信号（ＤＯＵＴ１）を出力する。
【００６３】
すなわち、図９における被検査半導体デバイス３２は、実施の形態１における図１のクロック制御回路１０と擬似ランダムデータ発生回路２０を被検査半導体デバイス３０内に取り入れた場合の構成となっている。以上のように構成された本実施の形態３における半導体集積回路の検査装置について、その動作を以下に説明する。
【００６４】
図９において、まず、テストモード信号（ＭＯＤＥ）を“Ｈ”にする。以降、図１０に示すクロック制御回路１０および擬似ランダムデータ発生回路２０は実施の形態１における同一符号の回路とそれぞれ同じ動作をするため、説明は省略する。
【００６５】
図１０の機能回路３１０は、テストクロック信号（ＮＣＬＫ）およびテストスタート信号（ＳＴＡＲＴ）により動作を開始し、擬似ランダムデータ発生回路２０から出力されるテストデータ信号（ＲＤＭ）を入力データとして動作し、入力データに応じたテスト出力信号（ＤＯＵＴ１）を出力する。
【００６６】
被検査半導体デバイス３２から出力されたテスト出力信号（ＤＯＵＴ１）は比較回路４０に入力される。比較回路４０は実施の形態１の場合と同じように動作し、良品の半導体デバイス４１０から出力された期待値（ＤＯＵＴ２）と被検査半導体デバイス３２から出力されたテスト出力信号（ＤＯＵＴ１）とを比較し、テスト判定信号（ＲＳＬＴ）を外部端子を介してＬＳＩ検査装置に出力する。これにより、ＬＳＩ検査装置は被検査半導体デバイス３２の良否判定を行う。
【００６７】
以上のように本実施の形態３によれば、ＬＳＩ検査装置から供給されるクロック信号（ＣＬＫ）のＮ倍のクロック信号を発生させるクロック制御回路と、このクロック信号に同期して擬似ランダムデータ信号を発生させる擬似ランダムデータ発生回路を被検査半導体デバイスに内蔵させ、被検査半導体デバイスからのテスト出力信号を良品の半導体デバイスからの出力信号と比較する比較回路を設けることにより、低速なＬＳＩ検査装置を用いても高速の半導体集積回路をテストすることが可能となり、かつ、評価回路をさらに簡素化することができる。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、外部クロック信号に同期して、その周波数より高い周波数を有するテストクロック信号を生成し、擬似ランダムデータ信号を被検査半導体デバイスに供給し、出力されるデータを正常データと比較することができるため、被検査半導体デバイスを限定せず、安価で低速なＬＳＩ検査装置を使用して半導体デバイスを高速に動作させて検査を行うことができる。
【００６９】
また、被検査半導体デバイスから出力されるデータを正常データと比較する比較回路を設けることにより、ＬＳＩ検査装置側では期待値を格納するメモリ容量を低減させることできるため、総合的に検査コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の検査装置の構成を示すブロック図。
【図２】本発明の実施の形態に係る半導体集積回路の検査装置におけるクロック制御回路の詳細構成を示すブロック図。
【図３】本発明の実施の形態に係る半導体集積回路の検査装置における擬似ランダムデータ発生回路の詳細構成を示すブロック図。
【図４】本発明の実施の形態に係る半導体集積回路の検査装置における比較回路の詳細構成を示すブロック図。
【図５】本発明の実施の形態に係る半導体集積回路の検査装置における比較回路の他の詳細構成を示すブロック図。
【図６】テストスタート信号の生成を示すタイミング図。
【図７】本発明の実施の形態２に係る半導体集積回路の検査装置の構成を示すブロック図。
【図８】本発明の実施の形態２に係る半導体集積回路の検査装置における被検査半導体デバイスの構成を示すブロック図。
【図９】本発明の実施の形態３に係る半導体集積回路の検査装置の構成を示すブロック図。
【図１０】本発明の実施の形態３に係る半導体集積回路の検査装置における被検査半導体デバイスの構成を示すブロック図。
【図１１】従来の半導体集積回路の検査装置の構成を示すブロック図。
【符号の説明】
１０、５０ クロック制御回路
２０ 擬似ランダムデータ発生回路
３０、３１、３２、８０ 被検査半導体デバイス
４０ 比較回路
６０ アドレス制御回路
７０ アドレスレジスタ
１１０ ＰＬＬ
１２０、２４０ 切換回路
２１０ 初期値設定レジスタ
２２０〜２２３ シフトレジスタ
２３０ 排他的論理和回路
３１０ 被検査半導体デバイスの機能回路
４１０ 良品の半導体デバイス
４２０ 一致回路
４３０ アドレスカウンタ
４４０ ＲＯＭ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an inspection apparatus for a semiconductor integrated circuit that enables inspection even when a semiconductor device to be inspected operates at a higher speed than the operating frequency of an LSI inspection apparatus.
[0002]
[Prior art]
2. Description of the Related Art In recent years, semiconductor devices mounted on various electronic devices have been required to have high functions, and the scale and speed of semiconductor devices have been increasing. For this reason, devices for inspecting these semiconductor devices are also required to have higher functions and higher speed, and enormous equipment costs are required.
[0003]
In general, the cost of a semiconductor device reflects the equipment cost of these inspection apparatuses in addition to the chip size. Therefore, in order to reduce the cost of the semiconductor device, inspection using an inexpensive and low-speed LSI inspection apparatus is desired. I have.
[0004]
As an example of using such an inexpensive and low-speed LSI inspection apparatus, there is a technique disclosed in Japanese Patent Application Laid-Open No. 6-187797. According to this technique, an internal clock signal having a frequency N times higher than that of an externally input clock signal is generated, and the internal clock signal is generated so that a low-speed LSI inspection apparatus can inspect a high-speed memory device. A synchronized address signal is generated.
[0005]
FIG. 11 is a block diagram showing a configuration of the above-described conventional semiconductor integrated circuit inspection apparatus. In FIG. 11, reference numeral 50 denotes a clock control circuit, 60 denotes an address control circuit, 70 denotes an address register, and 80 denotes a memory integrated circuit of a semiconductor device to be inspected.
[0006]
When the test mode signal MODE input from the external terminal indicates the normal mode, the clock control circuit 50 outputs the clock signal CLK input from the external terminal as it is, and the test mode signal MODE indicates the test mode. When the clock signal is present, a clock signal having a frequency N times (N is a natural number) synchronized with the clock signal CLK is output.
[0007]
The address control circuit 60 outputs the address signal ADDRESS input from the external terminal as it is when the test mode signal MODE indicates the normal mode, and outputs the address signal when the test mode signal MODE indicates the test mode. ADDRESS is inverted / non-inverted alternately. The address register 70 latches the output of the address control circuit 60 at the timing of the clock signal output from the clock control circuit 50, and supplies a memory address to the memory integrated circuit 80 to be inspected.
[0008]
When the test mode is designated by the test mode signal by incorporating the inspection device having such a configuration in the memory integrated circuit, an internal clock signal having a frequency N times higher than the clock signal input from the outside is generated. Since an address signal that changes in synchronization with the internal clock signal is generated, a high-speed memory device can be inspected even by an LSI inspection device that operates slowly.
[0009]
[Problems to be solved by the invention]
However, in the above-described conventional configuration, since the generated address signal is a signal for inverting / non-inverting, the semiconductor device to be inspected is limited like a memory block. Further, a method for evaluating an output result of a semiconductor device to be inspected is not disclosed.
[0010]
The present invention has been made in view of the above circumstances, and is not limited to a semiconductor device to be inspected, and is intended to provide a semiconductor integrated circuit which can inspect a high-speed semiconductor device using an inexpensive and low-speed LSI inspection apparatus. It is an object to provide an inspection device.
[0011]
[Means for Solving the Problems]
In order to solve this problem, a test apparatus for a semiconductor integrated circuit according to claim 1 of the present invention provides a test clock having a frequency higher than the frequency of an external clock signal in synchronization with an external clock signal supplied from the outside. A clock control circuit (10) for generating a signal, a pseudo-random data generation circuit (20) for generating a pseudo-random data signal to be supplied to the semiconductor device under test, and comparing data output from the semiconductor device under test with normal data And a comparison circuit (40).
[0012]
According to the configuration, the test clock signal having a frequency higher than the frequency of the external clock signal can be generated, the pseudo random data signal can be supplied to the semiconductor device under test, and the output data can be compared with the normal data. In addition, the semiconductor device to be inspected is not limited, and the inspection can be performed by operating the semiconductor device at high speed using an inexpensive and low-speed LSI inspection apparatus. In addition, by providing a comparison circuit for comparing with normal data, the LSI inspection apparatus can reduce the memory capacity for storing the expected value, so that the inspection cost can be reduced comprehensively.
[0013]
According to a second aspect of the present invention, in the inspection apparatus for a semiconductor integrated circuit according to the first aspect, the pseudorandom data generation circuit includes an M-sequence code generation circuit.
[0014]
According to the above configuration, a pseudo-random data signal having a long-period regularity can be obtained by generating a pseudo-random data signal using the M-sequence code generation circuit. And the prediction of normal data output from the semiconductor device under test becomes easy.
[0015]
According to a third aspect of the present invention, in the inspection apparatus for a semiconductor integrated circuit according to the first or second aspect, the pseudo random data generation circuit is synchronized with a test clock signal generated by a clock control circuit. And outputs a pseudo-random data signal.
[0016]
According to the above configuration, since the pseudo-random data signal is synchronized with the test clock signal, the pseudo-random data signal can be supplied to the semiconductor device under test as it is to perform a synchronous operation, and the output thereof can be compared with normal data. Inspection becomes easy in synchronization with the test clock signal.
[0017]
A semiconductor integrated circuit inspection apparatus according to a fourth aspect of the present invention is the semiconductor integrated circuit inspection apparatus according to any one of the first to third aspects, wherein at least one of the clock control circuit and the pseudo random data generation circuit is provided. Are built in the semiconductor device to be inspected.
[0018]
According to the above configuration, since the clock control circuit and / or the pseudo-random data generation circuit are incorporated in the semiconductor device to be inspected, the evaluation circuit can be simplified.
[0019]
A semiconductor integrated circuit inspection apparatus according to claim 5 of the present invention, wherein the normal data compared by the comparison circuit is a semiconductor device to be inspected. It is generated using non-defective products.
[0020]
According to the above configuration, normal data is generated using a non-defective semiconductor device to be inspected, so that normal data can be easily obtained even with a highly functional large-scale semiconductor device.
[0021]
According to a sixth aspect of the present invention, in the inspection apparatus for a semiconductor integrated circuit according to any one of the first to fourth aspects, the normal data compared by the comparison circuit is stored in a ROM. Data.
[0022]
According to the above configuration, since the normal data is stored in the ROM, once the normal data is obtained, the management and duplication of the normal data become easy.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit inspection apparatus according to Embodiment 1 of the present invention. In FIG. 1, reference numeral 10 denotes a clock control circuit, reference numeral 20 denotes a pseudo random data generation circuit, reference numeral 30 denotes a semiconductor device to be inspected, and reference numeral 40 denotes a comparison circuit.
[0024]
The clock control circuit 10 converts the clock signal (CLK) input from the external terminal and the reset signal (RESET) input from the external terminal into the test clock signal in accordance with the state of the test mode signal MODE input from the external terminal. (NCLK) and a function of outputting as a test start signal (START), a clock signal having a frequency of N times (N: natural number) synchronized with the clock signal CLK, and a phase of the clock signal locked with the clock signal (CLK). Has the function of outputting a signal indicating the fact as a test clock signal (NCLK) and a test start signal (START), respectively.
[0025]
The pseudo random data generation circuit 20 outputs a data input signal (DI) input from an external terminal as it is as a test data signal (RDM) in accordance with the state of a test mode signal (MODE) input from an external terminal. And a pseudo random data signal generated based on a test clock signal (NCLK) and a test start signal (START) when a clock signal N times the clock signal (CLK) is output from the clock control circuit 10. It has a function of outputting as a signal (RDM).
[0026]
The semiconductor device under test 30 operates based on the test clock signal (NCLK) and the test start signal (START) output from the clock control circuit 10 and the test data signal (RDM) output from the pseudo random data generation circuit 20. , And outputs a test output signal (DOUT1).
[0027]
The comparison circuit 40 is based on the test clock signal NCLK and the test start signal (START) output from the clock control circuit 10 and the test data signal (RDM) output from the pseudo-random data generation circuit 20. Has a function of determining whether or not the test output signal (DOUT1) is correct, and outputs a test determination signal (RSLT), which is a result of the determination, to an external terminal.
[0028]
FIG. 2 is a block diagram showing a detailed configuration of the clock control circuit 10. In FIG. 2, reference numeral 110 denotes a PLL, and 120 denotes a switching circuit controlled by a test mode signal (MODE) input from an external terminal.
[0029]
The PLL 110 generates an N-fold clock signal (nclk) having an N-fold (N: natural number) frequency in synchronization with a clock signal (CLK) input from an external terminal. Further, when the phase of the generated N-fold clock signal (nclk) is locked with the clock signal (CLK), the start signal (start) is output.
[0030]
When the test mode signal (MODE) is “H”, the switching circuit 120 outputs an N-fold clock signal (nclk) and a start signal (start) which are outputs of the PLL 110, and the test mode signal (MODE) is “L”. In the case of, a clock signal (CLK) and a reset signal (RESET) input from external terminals are output. That is, the switching circuit 120 switches between the N-fold clock signal (nclk) and the clock signal (CLK) and outputs the same as the test clock signal (NCLK), and switches between the start signal (start) and the reset signal (RESET) to switch the test start signal. (START).
[0031]
FIG. 3 is a block diagram showing a detailed configuration of the pseudo random data generation circuit 20. In FIG. 3, 210 is an initial value setting register, 220 to 223 are shift registers, 230 is an exclusive OR circuit (EXOR circuit), and 240 is a switching circuit. Here, a circuit composed of the initial value setting register 210, the shift registers 220 to 223, and the EXOR circuit 230 is an M-sequence code generation circuit, and has a long period rule based on the test clock signal NCLK and the test start signal (START). A pseudorandom data signal (rmd) having a characteristic is generated.
[0032]
FIG. 3 shows a configuration using a 4-bit shift register for simplicity of description, but the present embodiment is not limited to this, and the number of bits of the shift register depends on the circuit size of the semiconductor device 30 to be inspected. And the number of inputs is appropriately selected. In FIG. 3, the inputs of the EXOR circuit 230 are connected to the output terminal Q0 of the shift register 220 and the output terminal Q1 of the shift register 221 respectively, which are connected according to the generator polynomial used for generating the M-sequence code. Shall be made.
[0033]
The switching circuit 240 outputs a pseudo-random data signal (rmd) as a test data signal (RDM) when the test mode signal (MODE) is “H”, and outputs a signal when the test mode signal (MODE) is “L”. The data input signal DI input from the outside is output as a test data signal (RDM). Although FIG. 1 shows the case where the number of the pseudo-random data generation circuit 20 is one, a plurality of pseudo-random data generation circuits may be provided according to the circuit size and the number of inputs of the semiconductor device 30 to be inspected.
[0034]
FIG. 4 is a block diagram showing a detailed configuration of the comparison circuit 40. In FIG. 4, reference numeral 410 denotes a non-defective semiconductor device which has been inspected in advance, and reference numeral 420 denotes a coincidence circuit (EXNOR circuit). The non-defective semiconductor device 410 operates based on the test clock signal (NCLK), the test start signal (START), and the test data signal (RDM), and the EXNOR circuit 420 outputs the test output signal (DOUT1) from the semiconductor device 30 to be inspected. Is compared with the expected value (DOUT2) output from the non-defective semiconductor device 410, and outputs "H" if they match.
[0035]
FIG. 5 is a block diagram showing another detailed configuration of the comparison circuit 40. In FIG. 5, reference numeral 430 is an address counter, 440 is a ROM storing expected value data, and 420 is a coincidence circuit (EXNOR circuit). In the ROM 440, expected values when the semiconductor device under test 30 correctly operates in response to the input of the test data signal RDM are stored in advance in advance.
[0036]
The address counter 430 operates by a test clock signal (NCLK) and a test start signal (START), the ROM 440 outputs an expected value (DOUT2) according to the address signal (ADR) supplied from the address counter 430, and the EXNOR 430 outputs the semiconductor device 30. The test output signal (DOUT1) is compared with the expected value (DOUT2), and a test determination signal (RSLT) indicating that the comparison result is correct is output.
[0037]
The operation of the semiconductor integrated circuit inspection apparatus according to the first embodiment configured as described above will be described below. In FIG. 1, first, "H" is input to the test mode signal (MODE) from the LSI inspection apparatus. Thus, the switching circuit 120 in FIG. 2 selects and outputs the N-fold clock signal (nclk) and the start signal (start) which are the outputs of the PLL 110. Further, the switching circuit 240 in FIG. 3 selects and outputs the pseudo random data signal (rdm). In such a state, a clock signal (CLK) is input from the LSI inspection apparatus to the clock control circuit 10.
[0038]
FIG. 6 shows a case where, when the test mode signal (MODE) is “H”, the clock control circuit 10 generates a test clock signal (NCLK) having an N-fold frequency based on the input clock signal (CLK) and a test clock signal (NCLK). FIG. 9 is a timing chart for explaining how a test signal (START) indicating that the phase of the clock signal (NCLK) is locked with the clock signal (CLK) is generated. Here, a case where the test clock signal (NCLK) has a frequency four times as high as that of the clock signal (CLK) is shown.
[0039]
As shown in FIG. 6, at time T0, the phase of the test clock signal (NCLK) is locked with the clock signal (CLK), and the test start signal (START) becomes "H". Since the operation of the PLL is well known, the description of the operation is omitted.
[0040]
The test clock signal (NCLK) and the test start signal (START) are supplied to the pseudo random data generation circuit 20 and the comparison circuit 40. In the pseudo random data generation circuit 20, at time T0 of the rising edge of the test start signal (START), the output data a0 to a3 of the initial value setting register 210 shown in FIG. Thereafter, the shift registers 220 to 223 operate in synchronization with the test clock signal (NCLK), and generate a pseudo-random data signal (rdm) having a long-period regularity.
[0041]
Table 1 shows a process of generating a pseudo random data signal (rdm) output from the pseudo random data generation circuit 20.
[0042]
[Table 1]
[0043]
Assuming that the value of the initial value setting register 210 is (1, 0, 0, 1), this is loaded into the shift registers 220 to 223 at the time T0, and the output (Q3, Q2, Q1, Q0) of the shift register is (1, 0). 0,0,1). Thereafter, at times T1, T2, T3,... Of the test clock signal (NCLK), (1,1,0,0), (0,1,1,0), (1,0,1,1) , And one cycle at time T14, and returns to the value at time T0 at the next time T15.
[0044]
The pseudo-random data signal (rmd) generated by the pseudo-random data generation circuit 20 is output as a test data signal (RDM) and supplied to the semiconductor device under test 30 and the comparison circuit 40. The semiconductor device under test 30 starts operation using the test data signal (RDM) carrying the pseudo-random data signal as input data in response to the test clock signal (NCLK) and the test start signal (START), and responds to the input data. A test output signal (DOUT1) is output.
[0045]
The test output signal (DOUT1) is input to the comparison circuit 40. First, the operation when the comparison circuit 40 has the configuration shown in FIG. 4 will be described. A non-defective semiconductor device 410 is prepared in advance in the comparison circuit 40, and a test in which a pseudo-random data signal is loaded by a test clock signal (NCLK) and a test start signal (START), like the semiconductor device 30 to be inspected. The operation starts using the data signal (RDM) as input data, and outputs an expected value (DOUT2) according to the input data.
[0046]
That is, input data that is exactly the same at the same time is input to the semiconductor device under test 30 and the non-defective semiconductor device 410. Therefore, when the semiconductor device 30 to be inspected is a good semiconductor device, the test output signal (DOUT1) is exactly the same as the expected value (DOUT2) output from the good semiconductor device 410.
[0047]
The EXNOR circuit 420 of the comparison circuit 40 compares the expected value (DOUT2) output from the non-defective semiconductor device 410 with the test output signal (DOUT1) output from the semiconductor device under test 30, and outputs a test determination signal (RSLT). Is output to an LSI inspection apparatus via an external terminal. In the LSI inspection apparatus, if the test determination signal (RSLT) is “H”, the semiconductor device under test 30 is determined to be a good product, and if the test determination signal () RSLT) is “L”, the semiconductor device to be tested 30 is determined to be a defective product. I do.
[0048]
Next, the operation when the comparison circuit 40 has the configuration of FIG. 5 will be described. When the test start signal (START) becomes “H”, the address counter 430 starts operating according to the test clock signal (NCLK), and outputs an address signal (ADR). The ROM 440 outputs an expected value (DOUT2) corresponding to the input address signal (ADR).
[0049]
The ROM 440 outputs the same data at exactly the same time as the non-defective semiconductor device 410 shown in FIG. 4 in synchronization with the test clock signal (NCLK). Therefore, when the semiconductor device 30 to be inspected is a non-defective product, the test output signal (DOUT1) is exactly the same as the expected value (DOUT2) output from the ROM 440.
[0050]
The EXNOR circuit 420 of the comparison circuit 40 compares the expected value (DOUT2) output from the ROM 440 with the test output signal (DOUT1) output from the semiconductor device under test 30, and outputs the test determination signal (RSLT) to an external terminal. Output to the LSI inspection apparatus via the In the LSI inspection apparatus, if the test determination signal (RSLT) is “H”, the semiconductor device under test 30 is determined to be a good product, and if the test determination signal (RSLT) is “L”, the semiconductor device under test 30 is determined to be a defective product. .
[0051]
As described above, according to the first embodiment, the clock control circuit for generating the clock signal N times the clock signal (CLK) supplied from the LSI inspection apparatus, and the pseudo clock in synchronization with the N times clock signal By providing a pseudo-random data generation circuit for generating a random data signal and a comparison circuit for comparing a test output signal from a semiconductor device under test with an output signal from a non-defective semiconductor device, a low-speed LSI inspection device can be used. It is also possible to test a high-speed semiconductor integrated circuit.
[0052]
(Embodiment 2)
FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit inspection apparatus according to Embodiment 2 of the present invention. 7, 10 is a clock control circuit, 31 is a semiconductor device to be inspected, and 40 is a comparison circuit. Here, since the clock control circuit 10 and the comparison circuit 40 are the same as the clock control circuit 10 and the comparison circuit 40 in the first embodiment, the same reference numerals are given and the description is omitted.
[0053]
FIG. 8 is a block diagram showing a configuration of the semiconductor device 31 to be inspected. In FIG. 8, reference numeral 20 denotes a pseudo-random data generation circuit, and reference numeral 310 denotes a functional circuit of a semiconductor device to be inspected. Here, the pseudo-random data generation circuit 20 is a circuit having the same configuration as the pseudo-random data generation circuit 20 in the first embodiment, and is denoted by the same reference numerals and description thereof is omitted.
[0054]
The functional circuit 310 is the same as the semiconductor device 30 to be inspected in the first embodiment, and is built in the test semiconductor signal 31 and a test clock signal (NCLK) and a test start signal (START) output from the clock control circuit 10. It operates based on the test data signal (RDM) output from the pseudo random data generation circuit 20 and outputs a test output signal (DOUT1).
[0055]
That is, the semiconductor device under test 31 in FIG. 7 has a configuration in which the pseudo random data generation circuit 20 in FIG. The operation of the inspection apparatus for a semiconductor integrated circuit according to the second embodiment configured as described above will be described below.
[0056]
In FIG. 7, first, the test mode signal (MODE) is set to “H”. Hereinafter, since the clock control circuit 10 and the pseudo-random data generation circuit 20 shown in FIG. 8 operate in the same manner as the circuits of the same reference numerals in the first embodiment, the description will be omitted.
[0057]
The functional circuit 310 of FIG. 8 starts operation by a test clock signal (NCLK) and a test start signal (START), operates using a test data signal (RDM) output from the pseudo random data generation circuit 20 as input data, A test output signal (DOUT1) corresponding to the input data is output.
[0058]
The test output signal (DOUT1) output from the semiconductor device under test 31 is input to the comparison circuit 40. The comparison circuit 40 operates in the same manner as in the first embodiment, and compares the expected value (DOUT2) output from the non-defective semiconductor device 410 with the test output signal (DOUT1) output from the semiconductor device under test 31. Then, a test determination signal (RSLT) is output to an LSI inspection device via an external terminal. As a result, the LSI inspection apparatus determines the quality of the semiconductor device 31 to be inspected.
[0059]
As described above, according to the second embodiment, the clock control circuit that generates the clock signal N times the clock signal (CLK) supplied from the LSI inspection apparatus, and the non-defective test output signal from the semiconductor device to be inspected. A comparison circuit for comparing with an output signal from the semiconductor device, and a pseudo-random data generation circuit for generating a pseudo-random data signal in synchronization with a clock signal output from the clock control circuit is built in the semiconductor device to be inspected. Accordingly, a high-speed semiconductor integrated circuit can be tested even if a low-speed LSI inspection device is used, and the evaluation circuit can be simplified.
[0060]
(Embodiment 3)
FIG. 9 is a block diagram showing a configuration of a semiconductor integrated circuit inspection apparatus according to Embodiment 3 of the present invention. In FIG. 9, reference numeral 32 denotes a semiconductor device to be inspected, and reference numeral 40 denotes a comparison circuit. Here, since the comparison circuit 40 is the same as the comparison circuit 40 in the first embodiment, the same reference numerals are given and the description is omitted.
[0061]
FIG. 10 is a block diagram showing the configuration of the semiconductor device 32 to be inspected. In FIG. 10, reference numeral 10 denotes a clock control circuit, reference numeral 20 denotes a pseudo random data generation circuit, and reference numeral 310 denotes a functional circuit of a semiconductor device to be inspected. Here, the clock control circuit 10 and the pseudo-random data generation circuit 20 are circuits having the same configurations as the clock control circuit 10 and the pseudo-random data generation circuit 20 in the first embodiment, and are denoted by the same reference numerals and description thereof is omitted.
[0062]
Further, the functional circuit 310 of the semiconductor device to be inspected is the same as the semiconductor device 30 to be inspected in the first embodiment, similarly to the functional circuit 310 in the second embodiment, and the clock incorporated in the semiconductor device 32 to be inspected. It operates based on a test clock signal (NCLK), a test start signal (START), and a test data signal RDM output from the control circuit 10 and the pseudo random data generation circuit 20, and outputs a test output signal (DOUT1).
[0063]
That is, the semiconductor device under test 32 in FIG. 9 has a configuration in which the clock control circuit 10 and the pseudo-random data generation circuit 20 in FIG. The operation of the inspection apparatus for a semiconductor integrated circuit according to the third embodiment configured as described above will be described below.
[0064]
In FIG. 9, first, the test mode signal (MODE) is set to “H”. Hereinafter, the clock control circuit 10 and the pseudo-random data generation circuit 20 shown in FIG.
[0065]
The functional circuit 310 in FIG. 10 starts operation by a test clock signal (NCLK) and a test start signal (START), operates using a test data signal (RDM) output from the pseudo random data generation circuit 20 as input data, A test output signal (DOUT1) corresponding to the input data is output.
[0066]
The test output signal (DOUT1) output from the semiconductor device under test 32 is input to the comparison circuit 40. The comparison circuit 40 operates in the same manner as in the first embodiment, and compares the expected value (DOUT2) output from the non-defective semiconductor device 410 with the test output signal (DOUT1) output from the semiconductor device under test 32. Then, a test determination signal (RSLT) is output to an LSI inspection device via an external terminal. As a result, the LSI inspection apparatus determines the quality of the semiconductor device 32 to be inspected.
[0067]
As described above, according to the third embodiment, the clock control circuit that generates a clock signal N times the clock signal (CLK) supplied from the LSI inspection apparatus, and the pseudo random data signal in synchronization with the clock signal A low-speed LSI inspection apparatus by incorporating a pseudo-random data generation circuit for generating a test signal in a semiconductor device under test and providing a comparison circuit for comparing a test output signal from the semiconductor device under test with an output signal from a good semiconductor device. Can be used to test a high-speed semiconductor integrated circuit, and the evaluation circuit can be further simplified.
[0068]
【The invention's effect】
As described above, according to the present invention, a test clock signal having a frequency higher than that frequency is generated in synchronization with an external clock signal, and a pseudo random data signal is supplied to the semiconductor device under test and output. Since the data can be compared with the normal data, the semiconductor device to be inspected is not limited, and the inspection can be performed by operating the semiconductor device at high speed using an inexpensive and low-speed LSI inspection apparatus.
[0069]
In addition, by providing a comparison circuit for comparing data output from the semiconductor device to be inspected with normal data, it is possible to reduce the memory capacity for storing the expected value on the LSI inspection apparatus side, thereby reducing the overall inspection cost. can do.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit inspection device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a detailed configuration of a clock control circuit in the semiconductor integrated circuit inspection device according to the embodiment of the present invention.
FIG. 3 is a block diagram showing a detailed configuration of a pseudo random data generation circuit in the semiconductor integrated circuit inspection device according to the embodiment of the present invention;
FIG. 4 is a block diagram showing a detailed configuration of a comparison circuit in the semiconductor integrated circuit inspection device according to the embodiment of the present invention.
FIG. 5 is a block diagram showing another detailed configuration of the comparison circuit in the semiconductor integrated circuit inspection device according to the embodiment of the present invention.
FIG. 6 is a timing chart showing generation of a test start signal.
FIG. 7 is a block diagram showing a configuration of a semiconductor integrated circuit inspection device according to a second embodiment of the present invention.
FIG. 8 is a block diagram showing a configuration of a semiconductor device to be inspected in a semiconductor integrated circuit inspection device according to a second embodiment of the present invention;
FIG. 9 is a block diagram showing a configuration of a semiconductor integrated circuit inspection device according to a third embodiment of the present invention.
FIG. 10 is a block diagram showing a configuration of a semiconductor device to be inspected in a semiconductor integrated circuit inspection apparatus according to a third embodiment of the present invention;
FIG. 11 is a block diagram showing a configuration of a conventional semiconductor integrated circuit inspection apparatus.
[Explanation of symbols]
10, 50 clock control circuit
20 Pseudo random data generation circuit
30, 31, 32, 80 Semiconductor devices to be inspected
40 Comparison circuit
60 address control circuit
70 Address Register
110 PLL
120, 240 switching circuit
210 Initial value setting register
220-223 shift register
230 Exclusive OR circuit
310 Function Circuit of Semiconductor Device Under Test
410 Good semiconductor device
420 Match circuit
430 address counter
440 ROM
