JPH11296345A - プロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】演算器の回路規模を小さくでき、演算の仕様変
更に対応でき、また、複合演算を実行するのに適した演
算器を有するプロセッサ。 【解決手段】 演算器部にプログラマブル演算器１４を
使用し、その内部を２次元マトリックス状に配置された
複数の可変論理ブロック（もしくは固定論理ブロック）
とそれらを接続する可変信号線網により構成する。後者
は、水平方向の複数の信号線と、垂直方向の複数の信号
線と、それらの接続を切り替える複数のスイッチングマ
トリックスより構成される。プログラマブル演算器１４
内の複数の可変論理ブロックの論理構造と可変信号線網
の接続動作を指定する配線情報を演算器制御器１５内の
配線情報記憶部に予め記憶する。ある命令が要求する演
算を実行するときに、その命令が要求する演算に対して
記憶された配線情報を読み出し、プログラマブル演算器
１４をその演算を実行する演算器に変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムに従っ
て処理を実行するプロセッサに係り、特にディジタル信
号をプログラムに従って処理を実行する信号処理プロセ
ッサに好適なプロセッサに関する。

【０００２】

【従来の技術】従来のプログラム制御の典型的なプロセ
ッサは、図２７に示すプロセッサＸ１のように、データ
あるいはプログラムを記憶するメモリＸ１３、演算を実
行する演算器Ｘ１４、データを一時的にラッチするレジ
スタＸ１１、信号の入出力の制御、命令のフェッチとそ
のデコード、バスの制御などを行う制御器Ｘ１２から構
成され、この制御器Ｘ１２には通常命令フェッチ用のプ
ログラムカウンタが含まれる。なお、プロセッサの構成
と機能のより詳細については、例えば、「ＵＬＳＩ設計
技術」（社団法人電子情報通信学会 発行）を参照。

【０００３】とくに、演算器Ｘ１４は、例えば汎用の算
術論理演算を実行する演算器（ＡＬＵ）を含み、レジス
タＸ１１あるいはメモリＸ１３から読み出されたのデー
タを制御器Ｘ１２を介して取り込み、命令に従ってこの
データに対して演算を実行し、演算結果データを制御器
Ｘ１２を介してレジスタＸ１１あるいはメモリＸ１３に
転送する。

【０００４】一方、特開平７−７３０１４号明細書に
は、複数の演算器を有し、入力データに応じて必要な演
算器を選択してそのデータに対する演算を実行するプロ
セッサも提案されている。すなわち、図２９に示すよう
に、このプロセッサＸ３は、演算器として、加算器Ｘ３
３、減算器Ｘ３４、乗算器Ｘ３５、自乗器Ｘ３６、論理
演算器Ｘ３７を実行する演算器を有し、命令デコーダＸ
３１により解読された命令に応じて入力回路Ｘ３２から
供給される入力データに対して使用する演算器を動的お
よび静的に選択し、結果データを出力回路Ｘ３８を介し
て外部に出力する。

【０００５】他のプロセッサとしては、信号処理プロセ
ッサも知られている。このプロセッサの構造も基本的に
は図２７に示すものと同じであるが、この信号処理プロ
セッサには、音声信号あるいは画像信号でよく使用され
る演算を実行可能な演算器が含まれている。このような
プロセッサはプログラムを変えることにより、異なる信
号処理を実行できるようになる。

【０００６】しかし、画像処理の用途によっては、信号
処理プロセッサよりも高速に処理を実行するために、特
定の処理を高速に実行するように構成された専用の大規
模集積回路（ＬＳＩ）が使用されることが多い。その一
例は、画像信号の圧縮・伸張処理を実行する専用ＬＳＩ
である。近年のマルチメディア化に伴い、画像信号の圧
縮・伸張技術はそのキー技術として注目を浴びている。
それに伴い、画像信号の圧縮伸張方式に関する標準の規
格化がＩＴＵ−ＴやＩＳＯ等によりなされている。例え
ば、テレビ電話・会議等の通信用途を目的とした規格と
しては、Ｈ．２６１，Ｈ．２６２（ＩＴＵ−Ｔ勧告）が
あり、蓄積メディアを目的とした規格としては、ＩＳＯ
−１３８１８，ＩＳＯ−１１１７２（ＩＳＯ勧告）等が
ある。

【０００７】これらの標準に基づいて圧縮された画像信
号の伸張処理を実行するための専用ＬＳＩがすでに多数
開発されている。代表的な画像伸張処理回路には、図２
８に示すように、画像処理専用のＬＳＩが含まれてい
る。可変長復号器（ＶＬＤ）Ｘ２２は、ビットストリー
ムのコードの復号を行うＬＳＩである。逆量子化器（Ｉ
Ｑ）Ｘ２３は、量子化されている信号を元の信号にする
ＬＳＩである。逆離散コサイン変換器（ＩＤＣＴ）Ｘ２
４は、圧縮処理でよく利用される離散コサイン変換（Ｄ
ＣＴ）の逆変換である逆離散コサイン変換を実行するＬ
ＳＩである。動き補償回路（ＭＣ）Ｘ２５は、動画像に
動きを補償する処理を実行するＬＳＩである。表示器
（ＤＩＳＰ）Ｘ２６は、動画像を図示しない表示装置に
表示するための処理を実行するＬＳＩである。画像伸張
処理回路Ｘ２には、これらの他に、画像信号の圧縮ビッ
トストリームが入力され、画像伸張処理回路Ｘ２の全体
を制御するホストインターフェース＆制御器Ｘ２１と、
外部メモリとのインターフェイスを行うメモリ制御器Ｘ
２７が含まれている。個々の回路の機能及び処理内容に
ついては、たとえば、ＩＴＵ−ＴあるいはＩＳＯの勧告
を参照。

【０００８】圧縮された画像信号の伸張処理では、画像
フレーム（あるいは画像フィールド）を、図３１Ａに示
すように複数のブロックに分割し、そのブロック単位に
信号処理を実行することが一般的である。専用ＬＳＩ
は、各ブロックに対して特定の信号処理を実行する演算
器であるとも考えることもできる。それぞれの演算器
は、特定の信号処理を高速に行うことができるように構
成され、かつ、これらの演算器は、図３１Ｂの下側に示
すようにパイプライン処理により異なる処理を並列に実
行することが可能なように構成され、１フレームに許容
される時間内で画像フレーム内の信号処理を実行するこ
とができる。

【０００９】

【発明が解決しようとする課題】上記の画像処理専用の
演算器を使用すると高速に画像処理を実行できる。しか
し、画像処理のＬＳＩをそれぞれ製造するコストが高く
なる。

【００１０】さらに、近年、画像処理技術の進歩が著し
く、次々とより高度の画像処理技術が提案されている。
このような新しい画像処理技術を取り込むには、各画像
処理専用のＬＳＩが行う画像処理を、新たな仕様に基づ
いて変更する必要がある。しかし、専用のＬＳＩを使用
する方法では、このような新しい画像処理技術を導入す
るにはＬＳＩを新たに開発しなければならない。このよ
うに、専用のＬＳＩを使用する方法は、処理の仕様の変
更に対応しにくい。

【００１１】さらに、画像処理に使用される複数の専用
のＬＳＩの中には、共通する演算機能があり、画像処理
回路全体としては演算器に冗長性があり回路規模を増大
しているという問題がある。

【００１２】一方、既に述べた画像処理を信号処理プロ
セッサにより実行させるには、前述の複数の専用ＬＳＩ
が実行する処理を要求する命令をプロセッサに実行させ
ることが考えられる。しかし、一般に、画像処理のよう
な信号処理は、図２７に示しているような構造の従来の
信号処理プロセッサに含まれる比較的単純な複数の演算
を続けて実行する必要がある。また、そのようなプロセ
ッサに含まれている演算器では高速に処理できない演算
を使用する。しかし、従来のプロセッサは、複数の演算
の組み合わせからなる複合演算を高速に実行できる演算
器は含まれていない。また、信号処理とくに画像処理で
よく実行される処理を高速に実行できる演算器も含まれ
ていない。したがって、このようなプロセッサで、信号
処理を実行させた場合、図３１Ｂの上段に示すように、
処理時間が増大し、上記のような複数の専用の演算器を
使用した場合のような高速な処理を実行できない。この
ことは、図２９に示したような構成のプロセッサでも変
わりはない。

【００１３】また、画像処理用の専用の演算器を付加さ
れた汎用のプロセッサも販売されている。しかし、この
ようなプロセッサでは、プロセッサ内の演算器と付加さ
れた演算器の間には、同じ機能の回路が含まれ、回路的
に無駄であるという問題は残る。さらに、新しい画像処
理技術に適した演算を高速に実行させたいときには、プ
ロセッサ内の汎用の演算器を使用するか、付加された演
算器が改良されるのを待たなければならない。汎用の演
算器を使用した場合には、処理速度が期待できない。

【００１４】さらに、従来のプロセッサでは、その処理
をより高速にするためには、たとえば、図３０（ａ）に
あるように、複数の演算器をプロセッサ内に設け、それ
らを並列に動作させることが考えられる。これにより、
Ｚ１＝Ａ＋Ｂ、Ｚ２＝Ｃ＋Ｄという二つの加算を並列に
実行できる。しかし、このような演算器では、図３０
（ｂ）に示すような、Ｚ１＝Ａ＋Ｂ、Ｚ２＝Ｚ１＋Ｃ、
すなわち、Ｚ２＝Ａ＋Ｂ＋Ｃとなるような従属演算を実
行できない。このような従属演算も実行可能にするに
は、従来のプロセッサでは、図３０（ｂ）の演算器を別
に設けなければならない。したがって、図３０（ａ）と
（ｂ）に示すような二つの加算器を使用する異なる演算
のために別々の演算器を重複して使用しなければなら
ず、回路的には無駄が生じる。

【００１５】したがって、本発明の目的は、演算器の回
路規模を縮小するのに適した演算器を有するプロセッサ
を提供することである。

【００１６】本発明の他の目的は、演算の仕様が変更さ
れた場合にも変更後の演算仕様に即して新たな演算を実
行するのに適した演算器を有するプロセッサを提供する
ことである。

【００１７】さらに、本発明のさらに他の目的は、複数
の命令が要求する異なる演算、とくに、複数の演算を組
み合わせた複合演算を実行するのに適した演算器を有す
るプロセッサを提供することである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明よるプロセッサでは、演算器が、電気的に変
更可能なプログラマブルゲートアレーにより構成された
プログラマブル演算器により構成され、制御回路によ
り、複数の命令が要求する複数の演算をそれぞれ実行す
る複数の演算器を上記プログラマブルゲートアレーを共
用して実現するために予め定められた、上記プログラマ
ブルゲートアレーの論理構造を変更するための複数の配
線情報の内、実行すべき命令が要求する演算を実行する
演算器を実現するための一つの配線情報を供給するよう
に、実行すべき命令に依存して上記複数の配線情報を切
り替えて上記プログラマブル演算器に供給する。

【００１９】より具体的には、上記プログラマブル演算
器は、それぞれ電気的に変更可能なプログラマブルゲー
トアレーにより構成された複数の論理ブロックと、上記
複数の論理ブロック間の接続を電気的に切り替え可能な
可変信号線網とを有する。

【００２０】上記複数の配線情報の各々は、上記複数の
論理ブロック内、一つの演算に対応して定められ、その
演算を実行する演算器を少なくとも複数の論理ブロック
を使用して実現させるための配線情報であって、上記少
なくとも複数の論理ブロックの各々論理構造を切り替え
るための第１の情報と上記少なくとも複数の論理ブロッ
ク間の接続を切り替えるための第２の情報を含む。

【００２１】上記制御回路は、各命令の実行時に、その
命令のための配線情報内の第１，第２の情報を、その命
令が要求する演算に対応して定められた複数の論理ブロ
ックと上記可変信号線網にそれぞれ供給する。

【００２２】さらに具体的には、上記複数の論理ブロッ
クは、２次元マトリックス状に配置され、上記可変信号
線網は、第１の方向に延在した複数の第１種の信号線
と、第１の方向と直交する第２の方向に延在した複数の
第２種の信号線と、上記複数の第１種の信号線と上記複
数の第２種の信号線との間の接続を切り替えるための、
マトリックス状に配置された複数のスイッチとを有す
る。

【００２３】本発明に係るプロセッサのさらに他の態様
では、異なる演算器を実現するように論理構造を電気的
に変更可能なプログラマブル演算器とそのための制御回
路とを有する。

【００２４】上記プログラマブル演算器は、複数の論理
ブロックと、上記複数の論理ブロック間の接続を電気的
に切り替え可能な可変信号線網とを有する。

【００２５】上記複数の論理ブロックは、それぞれ異な
る演算器を構成する複数の演算器回路ブロックを含む。

【００２６】上記制御回路は、上記プログラマブル演算
器の論理構造を電気的に切り替え、もって異なる演算器
の一つを上記プログラマブル演算器により実現させるた
めの複数の配線情報を記憶した記憶回路と、複数の命令
の各々を実行すべき時に、その命令に応答して上記複数
の配線情報の一つを読み出し、上記可変信号線網に供給
する読み出し回路とを有する。

【００２７】上記複数の配線情報は、それぞれ上記複数
の演算器回路ブロックの内の複数の演算器回路ブロック
の間の接続を電気的に切り替え、もって異なる演算器を
上記プログラマブル演算器により実現させるための複数
の配線情報を含む。

【００２８】さらに具体的的には、上記複数の論理ブロ
ックは、２次元マトリックス状に配置され、上記可変信
号線網は、第１の方向に延在した複数の第１種の信号線
と、第１の方向と直交する第２の方向に延在した複数の
第２種の信号線と、上記複数の第１種の信号線と上記複
数の第２種の信号線との間の接続を切り替えるための、
マトリックス状に配置された複数のスイッチとを有す
る。

【００２９】

【発明の実施の形態】以下、本発明に係るプロセッサを
図面に示したいくつかの実施の形態を参照してさらに詳
細に説明する。なお、以下においては、同じ参照番号は
同じものもしくは類似のものを表わすものとする。ま
た、発明の第２の実施の形態以降においては、発明の第
１の実施の形態との相違点を主に説明するに止める。

【００３０】＜発明の実施の形態１＞図１Ａにおいて、
信号処理プロセッサ１には、本発明に特徴的なプログラ
マブル演算器１４とそれを制御するための演算器制御器
１５が設けられている。プログラマブル演算器１４は、
その論理構造を電気的に変更可能な回路から構成され、
その論理構造を変更することにより実行する命令に適切
な演算器を構成することが可能である。演算器制御器１
５は、プロセッサ１で実行される命令を全てに対する配
線情報を予め記憶し、実行すべき命令を解読したとき
に、その命令に応じて、そのその命令が要求する演算器
を実現するために必要な配線情報をプログラマブル演算
器１４に送り、それにより、その命令が必要とする演算
器をプログラマブル演算器１４により実現させる。な
お、プロセッサ１には、データあるいはプログラムを記
憶するメモリ１３、データを一時的にラッチするレジス
タ１１、信号の入出力の制御やバスの制御、メモリ１３
から命令のフェッチ、フェッチされた命令の解読などを
行う制御器１２が含まれている。制御器１２にはフェッ
チすべき命令のアドレスを指定するプログラムカウンタ
が含まれる。信号処理プロセッサ１は、単一の半導体チ
ップ上に大規模集回路（ＬＳＩ）により実現される。

【００３１】本実施の形態で使用する命令は、図６Ａの
１５０に示すように、命令コードとオペランドと配線コ
ードを含む。オペランドフィールドは、命令が使用する
オペランドが保持されているメモリのアドレスあるいは
そのオペランドが保持されているレジスタの番号を含む
オペランド指定フィールドである。複数のオペランドを
指定する場合には、このオペランドフィールドはそれぞ
れのオペランドを指定する情報を含む。制御器１２内に
は、命令１５０を解読する命令デコーダを有し、その命
令デコーダの出力に従い、命令１５０のオペランドフィ
ールドが指定するオペランドを読み出し、プログラマブ
ル演算器１４に供給する。また、命令１５０の命令コー
ドもプログラマブル演算器１４に供給する。命令１５０
の配線コードを演算器制御器１５に供給する。

【００３２】図１Ｂに示すように、プログラマブル演算
器１４は、マトリックス状に配置されている、それぞれ
電気的に構成を変更可能な複数の可変論理ブロック（Ｃ
ＬＢ）１４３と、演算を受けるべきデータを入力するた
めの入力インターフェイス１４１と演算結果データを出
力するための出力インターフェイス１４４と、これらの
可変論理ブロック（ＣＬＢ）１４３の入力端と出力端お
よび入力インターフェイス１４１、出力インターフェイ
ス１４４を相互に接続するための、電気的にパスを切り
替え可能な可変信号線網が設けられる。可変論理ブロッ
ク（ＣＬＢ）１４３は、ここでは、２行３列に配置され
ているが、この行数と列数はあくまで一例であって、プ
ロセッサの主たる用途あるいは性能に依存して適宜決定
すればよい。

【００３３】各可変論理ブロック（ＣＬＢ）１４３は、
論理回路を実現するため複数のトランジスタで構成され
た回路要素を含む。これらの回路を以下では基本論理素
子と呼ぶ。各可変論理ブロック（ＣＬＢ）１４３内に
は、図示しない複数の接続スイッチがさらに設けられて
いる。それらの複数種類の基本論理素子の内の一つの入
力端を、その（ＣＬＢ）１４３内の他の任意の基本論理
解路の出力端に接続するか、その可変論理ブロック（Ｃ
ＬＢ）１４３の上側、下側、左側あるいは右側の配線チ
ャネルの各々内の複数の信号線のいずれかと接続する
か、あるいはそれらの複数種類の基本論理素子の内の一
つの出力端を、その可変論理ブロック（ＣＬＢ）１４３
の上側、下側、左側あるいは右側の配線チャネルのそれ
ぞれ内の複数の信号線のいずれかと接続する。各可変論
理ブロック（ＣＬＢ）１４３には、上記複数の接続スイ
ッチに対応して図示しない複数のメモリ素子がさらに設
けられている。各メモリ素子は、対応するスイッチのオ
ンオフ動作（接続、切断動作）を指定する。例えば、メ
モリ素子に電荷が与えられた場合には、オン動作を行う
ことによりスイッチを接続するように動作する。各可変
論理ブロック（ＣＬＢ）１４３内のこれらのメモリ素子
に与える電荷を制御することにより、その可変論理ブロ
ック（ＣＬＢ）１４３が実現する論理構造を切り替える
ことができる。

【００３４】各可変論理ブロック（ＣＬＢ）１４３は、
上に説明したように、複数の基本論理素子と、それらの
間の接続あるいはそれらと配線チャネルとの間の接続を
切り替える複数の接続スイッチと、それぞれ一つの接続
スイッチに対応する複数の書き換え可能なメモリ素子と
からなる。具体的には、基本論理素子としては、（１）
トランジスタを使用する（２）たとえばＡＮＤ，ＯＲ，
ＮＡＮＤ，フリップフロップ等を実現するように構成さ
れた複数のマクロセルを使用する（３）基本論理素子と
してランダムアクセスメモリ（ＲＡＭ）を利用して、異
なる入力信号に対応するアドレスに、それらの入力信号
に対して可変論理ブロック（ＣＬＢ）１４３が生成すべ
き出力信号を予め記憶する（４）これらの複合構造等が
考えられる。本実施の形態では、上記複数のマクロセル
を使用する。このような可変論理ブロックはすでにフィ
ールドプログラマブルゲートアレー（ＦＰＧＡ）（ある
いはフィールドプログラマブルロジックアレー（ＦＰＬ
Ａ）とも呼ばれる）として、とくに、電気的に構造を変
更可能なＦＰＧＡあるいはＦＰＬＡとして知られている
回路を使用して実現できる。

【００３５】可変論理ブロック（ＣＬＢ）は、１つの可
変論理ブロック（ＣＬＢ）で一つの演算器を構成できな
い場合には、複数の可変論理ブロック（ＣＬＢ）を次に
述べる可変信号線網により接続して一つの演算器を構成
する。

【００３６】本実施の形態では、可変論理ブロック（Ｃ
ＬＢ）１４３間の接続を切り替える可変信号線網は、複
数のスイッチマトリックス（ＳＭ）１４２と、複数の配
線チャネル１４０Ｘ、１４０Ｙにより構成される。すな
わち、各行の複数の可変論理ブロック（ＣＬＢ）１４３
の図上での上側および下側には、図の水平方向（これを
Ｘ方向と呼ぶ）に延びる配線チャネル１４０Ｘが設けら
れ、各列の可変論理ブロックの図の右側および左側に
は、図の垂直方向（これをＹ方向と呼ぶ）に延びる複数
の配線チャネル１４０Ｙが設けられている。さらに、入
力インターフェイス１４１の出力端に接続してＹ方向の
配線チャネル１４０Ｙが設けられ、出力インターフェイ
ス１４４の入力端に接続して、４つのＹ方向の配線チャ
ネル１４０Ｙが設けられている。

【００３７】各Ｘ方向の配線チャネル１４０Ｘおよび各
Ｙ方向の配線チャネル１４０Ｙはそれぞれ所定の複数の
信号線を含む。これらの信号線の数は、可変論理ブロッ
ク（ＣＬＢ）１４３の総数とそれらにより実現したい演
算器の数と、演算に使用されるデータのビット数、演算
結果データのビット数などに依存して決定すればよい。
最も望ましいのは、任意の可変論理ブロック（ＣＬＢ）
１４３の出力を任意の可変論理ブロック（ＣＬＢ）１４
３の入力に供給できること、その供給に必要な信号線
が、他の可変論理ブロック（ＣＬＢ）１４３の出力をさ
らに他の可変論理ブロック（ＣＬＢ）１４３へ供給する
のに必要な信号線と競合しないように選択できることで
ある。

【００３８】各可変論理ブロック（ＣＬＢ）１４３は、
その上側および下側に位置するＸ方向の配線チャネル１
４０Ｘ内の複数の信号線の内の、その各可変論理ブロッ
ク（ＣＬＢ）１４３に対応して予め定められた複数の信
号線１４５Ｘに後に説明する接続スイッチを介して接続
されている。同様に、各可変論理ブロック（ＣＬＢ）１
４３は、その右側および左側に位置するＹ方向の配線チ
ャネル１４０Ｙ内の複数の信号線内の、その各可変論理
ブロック（ＣＬＢ）１４３に対応して予め定められた複
数の信号線１４５Ｙに後に説明する接続スイッチを介し
て接続されている。

【００３９】各スイッチマトリックス（ＳＭ）１４２
は、隣接する一対のＸ方向の配線チャネル１４０Ｘと隣
接する一対のＹ方向の配線チャネル１４０Ｙとに対応し
て設けられ、それらの間の接続を切り替えるのに使用さ
れる。但し、図の左端の列および右端の列に属する一部
のスイッチマトリックス（ＳＭ）１４２は、一つのＸ方
向の配線チャネル１４０Ｘと隣接する一対のＹ方向の配
線チャネル１４０Ｙとに対応して設けられ、それらの間
の接続を切り替えるのに使用される。複数のスイッチマ
トリックス（ＳＭ）１４２のマトリックスは、ここで
は、可変論理ブロック（ＣＬＢ）１４３の行数、列数よ
りもそれぞれ１だけ多い行数と列数、ここでは３行４列
でもって配置されている。

【００４０】図２にスイッチングマトリクス（ＳＭ）１
４２の例を示す。参照番号１４０Ｘ１と１４０Ｘ２は、
それぞれ隣接する二つのＸ方向の配線チャネルを示し、
１４０Ｙ１と１４０Ｙ２は、それぞれ隣接する二つのＹ
方向の配線チャネルを示す。二つのＸ方向の配線チャネ
ル１４０Ｘ１，１４０Ｘ２に含まれる信号線の数は同じ
である。二つのＹ方向の配線チャネル１４０Ｙ１，１４
０Ｙ２に含まれる信号線についても同じである。ここで
は説明の簡単化のために、Ｘ方向の配線チャネル１４０
Ｘ１、１４０Ｘ２には、それぞれ４つの信号線Ｈ１，Ｈ
２，Ｈ３，Ｈ４およびＨＨ１，ＨＨ２，ＨＨ３、ＨＨ４
が含まれ、Ｙ方向の配線チャネル１４０Ｘ１、１４０Ｙ
２にはそれぞれ４つの信号線Ｖ１，Ｖ２，Ｖ３，Ｖ４及
びＶＶ１，ＶＶ２，ＶＶ３，ＶＶ４が含まれると仮定し
ている。

【００４１】スイッチングマトリクス１４２には、一対
のＸ方向の信号線と一対のＹ方向の信号線との組み合わ
せに対応して一つのスイッチ１４２１が設けられ、いず
れかの一対のＸ方向の信号線たとえばＨ１、ＨＨ１と、
いずれかの一対のＹ方向の信号線たとえばＶ１、ＶＶ１
は、それらの信号線対の組に対応する一つのスイッチ、
たとえば図の左上隅に位置するスイッチ１４２１の位置
にまで延びている。そのスイッチ１４２１は、対応する
一対のＸ方向の信号線Ｈ１、ＨＨ１の任意の一つまたは
その両方と、対応する一対のＹ方向の信号線Ｖ１、ＶＶ
１の任意の一つまたはその両方との間の接続を切り替え
る。他のスイッチ１４２１も同様である。

【００４２】スイッチ１４２１の構成は、色々考えられ
るが、図３Ａにその一例を示す。図３では、そのスイッ
チに入力されている４つの信号線ＨＸ、ＨＨＸ、ＶＸ、
ＶＶＸを相互に接続するための４つの、それぞれＣＭＯ
Ｓトランジスタからなるスイッチ回路１４２１Ｓを有す
る。図では、スイッチ回路１４２１Ｓの内部には簡単化
のために複数のＣＭＯＳトランジスタに代えて一つのト
ランジスタのみを示す。各スイッチ回路１４２１Ｓ内の
端子１４２１Ｔは、そのスイッチ回路に接続される端子
を示し、この端子に図示しないメモリ素子が接続されて
いる。メモリ素子は、たとえばフリップフロップのよう
なデータを電気的に書き込み可能な素子からなる。その
メモリ素子には、演算器制御器１５から配線情報ビット
が書き込まれる。それにより、そのスイッチ回路１４２
１Ｓのオン／オフを切り替えることができる。

【００４３】入力インターフェイス１４１は、制御器１
２から供給される、演算に使用するデータを受け取り、
Ｙ方向の配線チャネル１４０Ｙのいずれかに供給する。

【００４４】出力インターフェイス１４４は、Ｙ方向の
配線チャネル１４０Ｙに接続され、そのいずれかに供給
される演算結果データを受け取り、制御器１２に供給す
る。これらの入力インターフェイス１４１、出力インタ
ーフェイス１４４も、可変論理ブロック（ＣＬＢ）１４
３と同様に電気的に論理構造を変更可能な可変論理ブロ
ックにより構成され、演算器制御器１５からの配線情報
によりその論理構造を変更する。

【００４５】図１Ｃに示すように、演算器制御部１５
は、配線命令デコーダ１５１と、配線情報記憶部１５２
と、演算器出力制御部１５３とから構成される。配線情
報記憶部１５２は、種々の演算器をプログラマブル演算
器１４により実現するための複数の配線情報を予め記憶
する。既に述べたように、プログラマブル演算器１４内
の各可変論理ブロック（ＣＬＢ）１４３には、その論理
構造を切り替えるための複数の接続スイッチと、それぞ
れの接続スイッチを制御する信号を記憶する図示しない
複数のメモリ素子が含まれている。各配線情報は、複数
のビットからなるデータであり、各ビットは、プログラ
マブル演算器１４内のこれらのメモリ素子の一つに対応
する。

【００４６】既に述べたように、制御器１２（図１Ａ）
により解読された命令１５０の配線コードが制御器１２
から配線命令デコーダ１５１に供給される。配線命令デ
コーダ１５１は、供給された配線コードを解読し、その
命令が使用する演算器を実現するため配線情報を配線情
報記憶部１５２から読み出し、その情報をプログラマブ
ル演算器１４に供給する。プログラマブル演算器１４は
その配線情報に従い、各可変論理ブロック（ＣＬＢ）１
４３、入力インターフェイス１４１、出力インターフェ
イス１４４の論理構造を変更するとともに、可変信号線
網を構成する各スイッチングマトリクス１４２の接続動
作を切り替える。

【００４７】なお、プログラマブル演算器１４は、論理
演算だけでなく、演算の途中で、例えばオーバーフロー
や種々のフラグなど演算結果に依存する信号も出力する
ように構成される。そのような信号を生成する回路の例
は、実施の形態２で使用される、図１２（ｂ）に示した
回路と等価な回路が使用できる。演算器出力制御部１５
３は、プログラマブル演算器１４で、演算の途中で生成
されるこのような信号を制御器１２に出力する回路であ
る。

【００４８】図６Ａには、配線情報記憶部１５２の具体
的な構造の例を示す。配線情報記憶部１５２は、可変論
理ブロック（ＣＬＢ）１４３用の複数の配線情報を記憶
したＲＯＭ１５２Ａと、スイッチングマトリクス１４２
用の複数の配線情報を記憶したＲＯＭ１５２Ｂとからな
る。ＲＯＭ１５２Ａには、入力インターフェイス１４
１、出力インターフェイス１４４のための配線情報も含
まれるが、以下では簡単化のためにこの配線情報は説明
しない。

【００４９】配線命令デコーダ１５１は、実行すべき命
令の配線コードを解読して配線情報記憶部１５２内のＲ
ＯＭ１５２Ａ、１５２Ｂのアドレスを生成する。本実施
の形態では、配線コードは、命令コードとは別に命令１
５０内に付加されているが、他の方法により命令の中に
プログラマブル演算器１４の配線を指定する情報を含ま
せてもよい。たとえば、命令コードの中に配線コードを
含めることも可能である。その場合には、命令コードが
制御器１２より演算器制御器１５に供給される。

【００５０】各配線コードに対して生成されるアドレス
の具体的な例を、図６Ｂに示す。この例では、配線コー
ドは３ビットであり配線命令デコーダ１５１は、ＲＯＭ
（ＣＬＢ）１５２Ａ用の２ビットのアドレスとＲＯＭ
（ＳＭ）１５２Ｂ用の２ビットのアドレスとからなる４
ビットを並列に出力する。デコーダ１５１から出力され
たＲＯＭアドレスは、配線情報記憶部１５２内の二つの
ＲＯＭ１５２Ａ、１５２Ｂに入力され、ＲＯＭ１５２
Ａ、１５２Ｂは、プログラマブル演算器１４内の各可変
論理ブロック１４３の論理構造を指定する一つの配線情
報と、スイッチングマトリクス１４２の結線を指示する
一つの配線情報を線１５２Ｃを介してプログラマブル演
算器１４内の図示しない複数のメモリ素子に供給する。

【００５１】ＲＯＭ１５２Ａが供給する配線情報は、複
数のビットからなるデータであり、各ビットはプログラ
マブル演算器１４の複数の可変論理ブロック１４３内に
存在する、図示しない複数のメモリ素子の一つに対応す
る。ＲＯＭ１５２Ｂが供給する配線情報は、複数のビッ
トからなるデータであり、各ビットはプログラマブル演
算器１４の複数のスイッチングマトリクス１４２内に存
在する、図示しない複数のメモリ素子の一つに対応す
る。こうして、ＲＯＭ１５２Ａが供給する配線情報とＲ
ＯＭ１５２Ｂが供給する配線情報の全ビットは、プログ
ラマブル演算器１４内の複数のメモリ素子に並列に供給
される。

【００５２】ＲＯＭ１５２Ａ、１５２Ｂの出力の具体的
な例を図６Ｃ、６Ｄにそれぞれ示した。ＲＯＭ１５２Ａ
は、実現すべき種々の演算器の論理構造を実現する配線
データを出力する。したがって、この配線データは、各
可変論理ブロック１４３に対応したデータを有し、一つ
の可変論理ブロック１４３に対応したデータは、その可
変論理ブロック１４３に含まれた図示しない複数のメモ
リ素子に対応した複数のビットからなる。ＲＯＭ１５２
Ｂは、並列配線、従属配線等の配線情報を出力する。し
たがって、この配線情報は、各スイッチングマトリクス
１４２に対応したデータを有し、一つのスイッチングマ
トリクス１４２に対応したデータは、そのスイッチマト
リックス１４２内に含まれた図示しない複数のメモリ素
子に対応した複数のビットからなる。したがって、線１
５２Ｃは、ＲＯＭ１５２Ａ、１５２Ｂから出力された情
報の全ビットを並列に転送できることが転送時間の短縮
の上で望ましい。しかし、線１５２Ｃの線幅がこれらの
情報の全ビット数より小さくせざるを得ないときには、
配線情報記憶部１５２を、二つのＲＯＭ１５２Ａ、１５
２Ｂの出力情報を時分割に転送するように構成すればよ
い。

【００５３】以下具体的に図６Ｂから図６Ｄに基づい
て、プログラマブル演算器１４における異なる演算器の
実現を説明する。図６Ｂの備考欄に示すように、配線コ
ードは、プログラマブル演算器１４に、通常の算術論理
演算器（ＡＬＵ）、並列加算器、縦列加算器、乗算器、
割り算器、積和演算器をそれぞれ実現させるときに、
“０００”、“００１”、“０１０”、“０１１”、
“１００”、“１０１”を持つ。ここで、通常の算術論
理演算器は、二つのオペランドに対する加減算および二
つのオペランドに対するアンドあるいはオア等の複数の
簡単な論理演算を行う演算器であり、乗算あるいは割り
算は行わない。この演算器の例は、後の実施の形態２で
使用される、図１２（ｂ）に示された回路と等価な回路
である。並列加算器、縦列加算器はそれぞれ図３０
（ａ）、（ｂ）に示した構造の演算器を言う。乗算器の
例は、後の実施の形態２で使用される、図１２（ａ）に
示された回路と等価な回路である。

【００５４】たとえば、プログラマブル演算器１４によ
り通常の算術論理回路を実現させるときには、図６Ｂに
示すように配線コード“０００”が使用され、デコーダ
１５１は、ＲＯＭ１５２Ａ、１５２Ｂ用のアドレスとし
て“００”、“００”を出力する。図６Ｃから分かるよ
うに、ＲＯＭ１５２Ａは、アドレス“００”に対して
“ＡＬＵ構成データ”を出力する。このデータは、予め
定められた複数の可変論理ブロック１４３を組み合わせ
て算術論理演算器を構成するための配線情報であり、こ
のデータはこれらの可変論理ブロック１４３に供給され
る。ＲＯＭ１５２Ｂは、アドレス“０００”に対して通
常配線を実現する配線情報を出力する。ここで、通常配
線とは、プログラマブル演算器１４により通常の算術論
理回路を実現させるときに、複数のスイッチマトリック
ス１４２により実現されるべき配線を指定する情報を言
う。

【００５５】すなわち、通常の算術論理回路を使用する
命令は二つのオペランドを指定する。入力インターフェ
イス１４１は、これらのオペランドを制御器１２から受
け取り、予め定められた複数の可変論理ブロック１４３
に並行して供給する論理構造を採るように、上記ＡＬＵ
構成データにより構成される。それらの可変論理ブロッ
ク１４３と他の複数の可変論理ブロックを含む一群の可
変論理ブロックが、互いに組み合わされて一つの算術論
理演算器を実現するように上記ＡＬＵ構成データにより
構成される。複数のスイッチマトリックス１４２は、入
力インターフェイス１４１から出力された二つのデータ
を上記二つの特定の可変論理ブロック１４３に入力デー
タとして供給し、上記一群の可変論理ブロック１４３の
一つから出力される結果データを出力インターフェイス
１４４に供給するように、上記通常配線を実現する配線
情報により構成される。出力インターフェイス１４４
は、この結果データを出力する論理構造となるように上
記ＡＬＵ構成データにより構成される。こうして、プロ
グラマブル演算器１４は、通常の算術論理演算器を実現
する。

【００５６】このようにして実現された通常の算術論理
演算器により、四則演算および複数の簡単な論理演算の
いずれかを行うための制御信号は、すでに述べたよう
に、制御器１２が命令内の命令コードを解読して生成
し、入力インターフェイス１４１を介して供給する。言
い換えると、この通常の算術論理演算器が実行可能な複
数の演算のいずれかを指定する複数の命令に対して、プ
ログラマブル演算器１４の論理構造は変更されないで、
命令コードによりその動作が切り替えられるようになっ
ている。本実施の形態では、配線コードを命令コードと
は別に定めたので、異なる命令コードの命令に対して同
じ配線コードを指定でき、これらの命令に対しては、プ
ログラマブル演算器１４の論理構造自体は変更する必要
がない。

【００５７】たとえば、プログラマブル演算器１４によ
り並列演算器を実現させるときも縦列演算器を実現させ
るときも、図６Ｂに示すように配線コード“００１”、
“０１０”がそれぞれ使用される。配線コード“００
１”と“０１０”のいずれに対しても、デコーダ１５１
は、ＲＯＭ１５２Ａ用のアドレスとして“０１”を出力
する。図６Ｃから分かるように、ＲＯＭ１５２Ａは、ア
ドレス“０１”に対して加算器構成データを出力する。
このデータは、第１群の可変論理ブロック１４３と第２
群の可変論理ブロック１４３によりそれぞれ二つの入力
端を有する第１，第２の加算器を構成するためのデータ
である。

【００５８】一方、配線コード“００１”と“０１０”
に対して、デコーダ１５１は、ＲＯＭ１５２Ｂ用のアド
レスとして“０１”、”１０”を出力する。図６Ｃから
分かるように、ＲＯＭ１５２Ｂは、アドレス“０１”と
“１０”に対してそれぞれ並列配線と従属配線を指定す
る配線情報をする。ここで並列配線を指定する配線情報
は、上記第１、第２の加算器を互いに独立の加算器とし
て動作させるための配線情報であり、それより、プログ
ラマブル演算器１４に並列加算器を実現させる。一方、
従属配線を指定する配線情報は、上記第１，第２の加算
器を縦列に接続し、それにより３つの入力データに対す
る加算を行う加算器を実現するための配線情報であり、
それより、プログラマブル演算器１４に縦列加算器を実
現させる。このように、配線情報記憶部１５２を、可変
論理ブロック１４３の論理構造を指定するＲＯＭ１５２
Ａと、スイッチマトリックス１４２のスイッチ動作を指
定するＲＯＭ１５２Ｂに区分して構成したので、並列加
算器と縦列加算器のように異なる演算器を実現するとき
でも、一方のＲＯＭ、ここではＲＯＭ１５２Ａ内の同じ
データを使用できる。このため、配線情報記憶部１５２
の必要な容量を減少できる。なお、他の演算器を実現す
る場合も同様に行われるので、それらに関する詳細な説
明は簡単化のために省略する。

【００５９】プロセッサ１の動作の概要は以下の通りで
ある。制御器１２がメモリ１３内に記憶されたプログラ
ム命令をフェッチし、この命令を解読し、この命令が演
算命令であるときには、外部の図示しないメモリ及び内
部のメモリ１３等のデバイスから演算を受けるべきデー
タを読み込み、レジスタ１１にデータを一時ラッチす
る。ラッチされたデータは、制御器１２を通じてプログ
ラマブル演算器１４の入力インターフェイス１４１に入
力される。制御器１２は、さらに、その命令の命令コー
ドを解読して結果の信号をその入力インターフェイス１
４１に送付する。さらに、演算器制御部１５にその命令
内の配線コードを送付する。演算器制御部１５は、その
配線コードをデコーダ１５１で解読し、配線情報記憶部
１５２を読み出すアドレスを生成する。このアドレスに
基づいて、配線記憶部１５２からは、プログラマブル演
算器１４に適切な配線情報が読み出される。その配線情
報に従い、スイッチングマトリクス（ＳＭ）１４２のス
イッチ動作と、可変論理ブロック（ＣＬＢ）１４３の論
理構造と、入力インターフェイス１４１の論理構造と、
出力インターフェイス１４４の論理構造とが変化し、プ
ログラマブル演算器１４は上記命令が必要とする演算器
を実現する。プログラマブル演算器１４での演算結果デ
ータは、制御器１２を介してレジスタ１１あるいはメモ
リ１３に記憶される。プログラマブル演算器１４から、
演算の途中で例えばオーバーフローや各種フラグが出力
されると、この信号は、演算器制御器１５内の演算器出
力制御部１５３に入力され、必要に応じて制御器１２に
フィードバックされる。なお、この信号を配線情報記憶
部１５２に入力し、それが出力する配線情報が変更され
るように使用してもよい。

【００６０】以上のごとく、本実施の形態では、演算器
制御部１５による制御により、プログラマブル演算器１
４内の複数の可変論理ブロック（ＣＬＢ）１４３の論理
構造が変更され、さらに、複数のスイッチマトリックス
（ＳＭ）１４２の接続動作が切り替えられ、さらに、入
力インターフェイス１４１、出力インターフェイス１４
４の論理構造が変更されることにより、プログラマブル
演算器１４が、実行すべき命令が要求する演算器を実現
する。しかも、プログラマブル演算器１４は、実行すべ
き命令に応じて、異なる演算器を動的に切り替えて実現
することができる。したがって、本実施の形態で使用す
るプログラマブル演算器が実行する複数の演算を複数の
専用演算器を使用して実行させる場合に比べて、必要な
回路規模は小さくて済む。すなわち、複数の機能演算を
行う演算器の冗長性を削減することができ、回路規模の
増加を抑制する。

【００６１】さらに、プロセッサで実行させるべき演算
の仕様が変更された場合にも変更後の演算仕様に即して
新たな演算を実行させるには、配線情報記憶部１５２に
記憶する配線情報を適宜書き換えたプロセッサを用意す
ればよい。プログラマブル演算器１４等の回路は変更す
る必要はない。したがって、このような演算の仕様の変
更に対応して新たなプロセッサを開発することが容易と
なり、開発コストの低減にも寄与する。

【００６２】さらに、並列加算と縦列加算により例示さ
れるように、複数の可変論理ブロック（ＣＬＢ）が行う
演算を組み合わせて複合演算を実行することも容易とな
る。さらにそれらの複合演算に用いる演算の組み合わせ
を変更することも容易となる。さらにそれらの複合演算
に用いる演算の数を変更することも容易となる。

【００６３】とくに、本実施の形態では、可変論理ブロ
ックが２次元マトリックス状に配置され、かつ、可変信
号線網も、Ｘ方向の複数の信号線と、Ｙ方向の複数の信
号線と、それらを接続する、マトリックス状に配置され
た複数のスイッチマトリックス（ＳＭ）から構成される
ので、任意の複数の可変論理ブロックを組み合わせて複
合演算を実行させること、また、それらの可変論理ブロ
ックの組み合わせを変更して異なる複合演算を実行させ
るのが容易になる。

【００６４】また、次のような効果も期待でき、より安
価で機能性の高い信号処理プロセッサの実現を可能にす
る。

【００６５】１）演算器が対応する演算に対して最適な
構成であるため、プロセッサの動作周波数を上昇を抑制
し、低消費電力化が可能となる。

【００６６】２）命令に応じて、ダイナミックに演算を
実行できるため、プログラムステップ数が削減できる。

【００６７】＜発明の実施の形態１の変形例＞本発明
は、実施の形態１に限定されない。以下に例示する態様
を含め、他のいろいろの態様で実施可能である。

【００６８】（１）可変論理ブロック（その１） 各可変論理ブロック（ＣＬＢ）１４３内の図示しないメ
モリ素子を省略し、その可変論理ブロック（ＣＬＢ）１
４３内の接続スイッチを制御する信号を演算器制御器１
５から必要な期間供給し続ける構造にすることもでき
る。同様に、各スイッチングマトリクス１４２内の図示
しないメモリ素子を省略し、その可変論理ブロック（Ｃ
ＬＢ）１４３内の接続スイッチを制御する信号を演算器
制御器１５から必要な期間供給し続ける構造にすること
もできる。しかし、実施の形態１で記載したメモリ素子
を使用した場合には、プログラマブル演算器１４がある
命令の演算を実行中に演算器制御器１５が次の命令を解
読することができる。

【００６９】（２）可変論理ブロック（その２） 各可変論理ブロック（ＣＬＢ）１４３は、既に例示した
ようないろいろの方法で実現できる。図４には、基本論
理素子としてランダムアクセスメモリ（ＲＡＭ）を利用
して、異なる入力信号に対応するアドレスに、それらの
入力信号に対して可変論理ブロック（ＣＬＢ）１４３が
生成すべき出力信号を予め記憶する方法を採用したとき
の可変論理ブロック（ＣＬＢ）１４３の構造の例を示
す。すなわち、可変論理ブロック１４３内に、論理ＲＡ
Ｍ Ｌ１，Ｌ２，Ｌ３，Ｌ４が配置される。４ビットの
加算器を実現する場合には、これらの論理ＲＡＭ Ｌ
１，Ｌ２，Ｌ３，Ｌ４は、図に示されるように相互に結
線され、さらに互いに異なるＸ方向またはＹ方向の配線
チャネル１４０に接続される。結線は図示しない接続ス
イッチを制御して行われる。これらの論理ＲＡＭ Ｌ
１，Ｌ２，Ｌ３，Ｌ４には、表に示されるような入出力
関係を実現するデータが演算器制御器１５の制御下で記
憶される。

【００７０】これらの論理ＲＡＭ間の接続およびこれら
の論理ＲＡＭと可変信号線網との間の接続を同様に図示
しない接続スイッチを制御して切り替えることにより、
異なる演算器をその可変論理ブロック１４３により実現
させることができる。なお、図においても、これらの接
続スイッチを制御する配線情報を記憶するメモリ素子は
図示していない。

【００７１】（３）可変論理ブロック（その３） 図５は、可変論理ブロック１４３の他の構成例である。
可変論理ブロック１４３は、入力インターフェイス１４
３１、サブ可変論理ブロック（ＳＣＬＢ）１４３２、ス
イッチングマトリクス１４３３、出力インターフェイス
１４３４から構成され、各ブロック間の自由に結線でき
る構成である。入力インターフェイス１４３１、出力イ
ンターフェイス１４３４はそれぞれ互いに異なるＸ方向
またはＹ方向の配線チャネル１４０に接続される。図５
の構造は、図１に示したプログラマブル演算器１４の構
成を、各可変論理ブロック（ＣＬＢ）１４３内に取り入
れた構成である。このような構成をとることにより、可
変論理ブロック１４３は、より複雑な論理構造にも対応
することが可能となる。

【００７２】（４）可変信号線網 可変信号線網も実施の形態１とは異なる構造でもって実
現することができる。たとえば、図１Ｃでは、同じ行に
属するＸ方向の複数の配線チャネルに含まれる信号線
は、複数のスイッチングマトリクス１４２により分断さ
れていた。しかし、これらのＸ方向の複数の配線チャネ
ルに含まれる信号線を共通の信号線により実現すること
もできる。このことは、同じ列に属する複数のＹ方向の
配線チャネルに属する信号線についても同じである。

【００７３】この場合、可変信号線網を構成する複数の
信号線は、図１ＣのＸ方向の延在する複数の可変論理ブ
ロック１４３の存在範囲より少し広い範囲に亘り延在
し、各行に属する複数のスイッチングマトリクス１４２
に対応し、それらのスイッチングマトリクス１４２に共
通に設けられた複数の信号線と、図１ＣのＹ方向の延在
する複数の可変論理ブロック１４３の存在範囲より少し
広い範囲に亘り延在し、各列に属する複数のスイッチン
グマトリクス１４２に対応し、それらのスイッチングマ
トリクス１４２に共通に設けられた複数の信号線とより
なる。すなわち、図２に示した一対の互いに対応するＸ
方向の信号線が常に接続されていることになる。一対の
互いに対応するＹ方向の信号線も同じである。

【００７４】このとき、スイッチングマトリクス１４２
を構成する各スイッチ回路１４２１は、図３Ｂのように
構成することができる。すなわち、図において、各スイ
ッチ回路１４２１は、一つのＸ方向の信号線と一つのＹ
方向の信号線を接続する一つの各スイッチ回路１４２１
Ｓからなる。

【００７５】（５）配線情報記憶部１５２ 図７は、演算器制御器１５内の配線情報記憶部１５２と
してＲＡＭ回路を用いた例を示す。ＲＡＭ回路を用いる
ことにより、配線情報を変更することが可能となる。こ
れにより、プログラマブル演算器１４に実行させる演算
の種類がより広げられる。例えば、それまで使用してい
た演算の種類と異なる演算を使用する新たな信号処理を
実行させたい場合、その信号処理の実行に必要となるプ
ログラマブル演算器１４の配線情報をＲＡＭ回路に新た
に書き込むことにより、新たな信号処理を実行すること
が可能である。

【００７６】（６）演算器制御器１５（その１） 図８には、プログラマブル演算器１４が実行した演算結
果に応じてプログラマブル演算器１４が次に実行すべき
演算を変化させる必要がある場合に使用できる演算器制
御器１５の構成例を示す。すなわち、プログラマブル演
算器１４が判断命令等を実行した結果、分岐フラグが立
った場合、既に述べたようにそのフラグ情報が演算器出
力制御部１５３（図１Ｃ）に線１４Ａを介して供給され
る。プログラマブル演算器１４が次に実行すべき演算を
そのフラグ情報により変える場合は、その変更を次のよ
うにして行うことができる。図８（ａ）では、演算器出
力制御部１５３は、そのフラグを線１４Ａを介して取り
込み、デコーダ１５１にそのフラグ情報を線１５３Ｂを
介して転送する。デコーダ１５１は、そのフラグ情報に
応じて配線情報記憶部１５２に供給するアドレスを変更
するように構成される。それでもって当該次に実行すべ
き演算に対応する適切な配線情報を配線情報記憶部１５
２より出力させることができる。

【００７７】（７）演算器制御器１５（その２） 図８（ｂ）には、図８（ａ）に対する代替案を示す。配
線コード内に直接プログラマブル演算器１４を制御する
情報がある場合、デコーダ１５１でその命令を解読し、
直接演算器制御器１５３を通じて、直接プログラマブル
演算器１４に信号を伝達する。また、プログラマブル演
算器１４からのフラグ情報が演算器制御器１５３に入力
され、そのフラグ情報に応じて演算器制御器１５３がプ
ログラマブル演算器１４に信号を伝達する構成をとる。

【００７８】（８）演算器制御器１５（その３） 実施の形態１で使用した命令には命令コードとは別に配
線コードが設けられた。しかし、配線コードを使用しな
いで、命令コードを解読して、配線情報を配線情報記憶
部１５２から読み出すように、デコーダ１５１を構成す
ることもできる。この場合、実施の形態１における、並
列加算器と縦列加算器を異なる命令に対して生成すると
きに、ＲＯＭ１５２Ａ内の同じ情報をしたのと同じこと
をするように、このデコーダを構成することができる。

【００７９】＜発明の実施の形態２＞図９は、プログラ
マブル演算器１４の他の構成例を示す。プログラマブル
演算器１４には、図１Ａの可変論理ブロック１４３に代
えて、乗算器１４７、算術論理演算器１４８等の複数の
固定配線の演算器が２次元マトリックス状に設けられ
る。すなわち、実施の形態１では、１つあるいは複数の
可変論理ブロックが組み合わされ、命令に即した演算器
を実現した。本実施例では、特定の演算を実現する複数
の演算器をあらかじめ配置し、可変信号線網によりその
演算器の接続を変更する。

【００８０】図９では、演算器は３行２列に配置されて
いる。これらの演算器を接続する可変信号線網を構成す
るために、複数群のＸ方向のバス１４０ＸＢと複数群の
Ｙ方向のバス１４０ＹＢとが設けられる。図では、演算
器の行数より１多い群数（４群）のＸ方向バス１４０Ｘ
Ｂと、演算器の列数より１多い群数（３群）のＹ方向バ
スとが設けられている。各群のＸ方向バスは、２より多
い複数（たとえば４）のバスからなる。各バス１４０Ｘ
Ｂは、一つの行に属する複数の演算器のＸ方向の存在範
囲より広い範囲に亘って存在する。各バス１４０ＸＢの
バス幅は一つの演算データあるいは演算結果データの幅
に等しい。各群のＹ方向バスは２より多い複数（たとえ
ば４）のバスからなる。各バス１４０ＹＢは、一つの列
に属する複数の演算器のＹ方向の存在範囲より広い範囲
に亘って存在する。各バス１４０ＹＢのバス幅は一つの
演算データあるいは演算結果データの幅に等しい。

【００８１】Ｘ方向のバス１４０ＸＢとＹ方向のバス１
４０ＹＢの総数は、実現する演算器の数に応じて決定す
ればよい。最も望ましいのは、任意の演算器の出力を任
意の演算器の入力に供給できること、その供給に必要な
バスを、他の演算器の出力をさらに他の演算器へ供給す
るのに必要なバスと競合しないように選択できることで
ある。少なくとも、各演算器の出力は、他の一部の複数
の演算器に入力できることが望ましい。

【００８２】各群のＸ方向のバス１４０ＸＢと各群のＹ
方向のバス１４０ＹＢが交差するポイントには、バスス
イッチングマトリクス（ＢＳＭ）１４５が配置される。
各演算器間をいずれか一対のＸ方向のバス１４０ＸＢに
接続する。すなわち、各演算器への一対の入力線と一群
のＸ方向のバス１４０ＸＢの結線部分には、サブスイッ
チングマトリクス（ＳＳＭ）１４６が配置される。その
サブスイッチングマトリクス（ＳＳＭ）１４６は、その
一群のＸ方向のバス１４０ＸＢの内の一対のバスをその
一対の入力線に接続する。その演算器の出力線と他の一
群のＸ方向のバス１４０ＸＢの結線部分にもサブスイッ
チングマトリクス（ＳＳＭ）１４６が配置される。その
サブスイッチングマトリクス（ＳＳＭ）１４６は、その
一群のＸ方向のバス１４０ＸＢの内の一つのＸ方向のバ
ス１４０ＸＢをその演算器の出力線に接続する。こうし
て、複数の演算器が、複数群のバス１４０ＸＢと１４０
ＹＢにより接続される。本実施の形態でのプログラマブ
ル演算器１４は、実施の形態１のそれに比較して、演算
機能の自由度は低下するものの、予め設計された固定の
演算器を配置するため、回路規模を削減できる。

【００８３】バススイッチングマトリクス１４５の構成
例を図１０（ａ）に示す。バススイッチングマトリクス
１４５は、４つの、Ｎビット幅（Ｎは複数）のＸ方向の
バス１４０ＸＢを、４つの、Ｎビット幅のＹ方向のバス
１４０ＹＢの任意のものに接続するために、各Ｘ方向の
バスＢＨ１、、またはＢＨ４と、各Ｙ方向のバスＢＶ
１、、ＢＶ４の交点に配置された複数のスイッチ回路１
４５１を有する。

【００８４】図１１には、スイッチ回路１４５１の具体
例である。ここでは、一つのＸ方向のバスＢＨＸが４本
の信号線ＢＨＸ＿０〜ＢＨＸ＿３からなり、一つのＹ方
向のバスＢＨＹが４本の信号線ＢＨＹ＿０〜ＢＨＹ＿３
からなると仮定している。スイッチ回路１４５１は、各
Ｘ方向の信号線と各Ｙ方向の信号線との交点に設けられ
た複数のＣＭＯＳのスイッチ１４５１Ｓからなり、それ
らのゲートを共通の端子１４５１Ｔに結線され、これら
のスイッチ１４５１Ｓが同時にオンオフされる点が、実
施の形態２におけるスイッチングマトリクス１４２と異
なる点である。この端子は図示しないメモリ素子に接続
されるのは実施の形態１の場合と同じである。

【００８５】また、サブスイッチングマトリクス１４６
の構成を図１０（ｂ）に示す。図９から分かるように、
サブスイッチングマトリクス１４６は、Ｘ方向のバス群
１４０ＸＢを一つの演算器への二つの入力端に接続する
とともに、他の一つの演算器の出力端を他のＸ方向のバ
ス群１４０ＸＢに接続する。但し、二つの乗算器１４７
にそれぞれ接続された二つのサブスイッチングマトリク
ス１４６では、他の演算器の出力端との接続路は使用さ
れていない。また、図９の最下位位置にある二つのサブ
スイッチングマトリクス１４６では、いずれかの演算器
の二つの入力端への接続路が使用されていない。したが
って、サブスイッチングマトリクス１４６は、図１０
（ｂ）に示すように、一群のＸ方向のバスＢＨ１、、Ｂ
Ｈ４の内の任意のものを、演算器への二つの入力バスＢ
ＶＶ１、ＢＶＶ２と他の演算器の出力バスＢＶ１にそれ
ぞれ接続するスイッチ１４５１により構成されればよ
い。但し、図９においては、演算器からの出力バスに接
続されたＸ方向のバスＢＨ’を設け、このバスも二つの
入力バスＢＶＶ１、ＢＶＶ２に接続できるように構成さ
れている。

【００８６】図１２は、図９中の乗算器１４７の構成を
示した例である。この例では、乗算器１４７は、ブース
のデコーダ回路１４７１と部分積の生成・加算回路１４
７２及び加算部１４７３から構成され、２つのデータを
乗算し出力する構成をとる。乗算器の概要及び構成につ
いては、様々な構成が考えられるが、それらの詳細は、
本発明の本質に関わらないので省略する。

【００８７】図１２には、算術演算器（ＡＬＵ）の構成
例も示した。算術演算器１４８は、入力選択器１４８
１，加減算・論理演算器１４８２、出力選択器１４８
３、オーバーフロー検出回路１４８４から構成され、２
つの入力信号に対して、加算、減算、論理和、論理積、
排他論理和の演算を実行する。実行中に出力されるオー
バーフロー等のフラグ信号は、オーバーフロー検出器１
４８４で検出される。出力データは、選択器１４８４で
選択され出力される。図の点線は、演算器制御器１５か
らの配線情報であり、入力データの選択や演算器１４８
２の制御、オーバーフロー検出器１４８４の制御、出力
選択器１４８３から出力するデータの選択等を行う。ま
た、オーバーフロー検出器１４８４からフラグ情報が演
算器制御器１５に出力される。本例は、基本的な算術演
算器の構成を示した例であり、他の例も多数考えられ
る。

【００８８】本実施の形態では、演算器制御器１５に使
用する配線情報記憶部１５２には、実施の形態１で使用
した可変論理ブロック１４３の論理構造を指定する配線
情報を記憶しなくてよい。また、可変信号線網もバス１
４０ＸＢ、１４０ＹＢ、バススイッチ１４５、サブスイ
ッチングマトリクス１４６により構成されるので、それ
に合わせて、配線情報記憶部１５２に記憶する配線情報
を実施の形態１の場合と変更すればよい。

【００８９】動作例の概要は、プログラムの命令を制御
器１２が判断し、演算器に関する命令については、図中
の点線で示したパスを通して、演算制御部１５に演算命
令として指示する。演算命令を受けた演算制御部は、そ
の命令を命令デコーダ１５１で解読し、配線情報記憶部
１５２に記憶してある適切な配線情報を指示する。配線
記憶部１５２からは、プログラマブル演算器１４に、適
切な配線情報が指示され、それに従い、バススイッチン
グマトリクス（ＢＳＭ）１４５やサブスイッチングマト
リクス（ＳＳＭ）１４６の結線を変更し、命令に応じた
演算器の組み合わせと接続を実現する。データは、プロ
グラムの命令に従い、レジスタ１１あるいはメモリ１３
から、制御器１２を通じてプログラマブル演算器１４に
供給され、演算されてその結果は、再び制御器１２を介
してレジスタ１１あるいはメモリ１３に記憶される。演
算の途中で出現する信号（例えば、オーバーフローや各
種フラグ）は、プログラマブル演算器１４から出力さ
れ、演算器制御器１５内の演算器出力制御部１５３に入
力され、その情報は、必要に応じて制御器１２にフィー
ドバックされたり、配線情報記憶部に入力され配線情報
を変更するように動作する。

【００９０】以上から明らかなように、本実施の形態で
は、予め論理構造が固定された複数の演算器を使用する
が、それらの演算器を接続する信号線網が可変の構造と
なっている。したがって、複数の固定の演算器が行う演
算を組み合わせて複合演算を実行することが容易とな
る。さらにそれらの複合演算に用いる演算の組み合わせ
を変更することも容易となる。さらにそれらの複合演算
に用いる演算の数を変更することも容易となる とくに、本実施の形態では、演算器が２次元マトリック
ス状に配置され、可変信号線網も、Ｘ方向の複数の信号
線と、Ｙ方向の複数の信号線と、それらを接続する、マ
トリックス状に配置された複数のスイッチマトリック
ス、すなわち、複数のバススイッチングマトリクス（Ｂ
ＳＭ）１４５と複数のサブスイッチングマトリクス（Ｓ
ＳＭ）１４６から構成されるので、任意の複数の演算器
を組み合わせて複合演算を実行させること、また、それ
らの演算器の組み合わせを変更して異なる複合演算を実
行させるのが容易になる。さらに、複合演算に用いる演
算器の数の変更も容易となる。

【００９１】しかも、この複合演算を変更したいときに
は、配線情報記憶部１５２の記憶内容を書き換えるだけ
でよい。したがって、プロセッサを開発後にある命令の
演算処理の内容を変更したくなったときでも、そのよう
な変更が容易となる。あるいは、他の複合演算を必要と
する命令を新たにプロセッサにより実行可能としたい場
合にも、そのための変更も配線情報記憶部１５２を書き
換えることにより簡単に実現できる。

【００９２】実施の形態１では、可変論理ブロック１４
３が行う演算自体を変更できたが、本実施の形態では、
むしろ複数の演算器を複合して使用するような複雑な処
理を一つの命令で実行させるときに、その演算を行う演
算器を実現することあるいはその演算を変更することが
容易となる。

【００９３】また、本実施の形態では、配線情報記憶部
１５２には、実施の形態１で記憶した、可変論理ブロッ
ク１４３の論理構造に関する配線情報を記憶する必要が
ないので、配線情報記憶部１５２のメモリ容量を少なく
できる。

【００９４】＜発明の実施の形態２の変形例＞本実施の
形態にも種々の変形が可能である。

【００９５】（１）実施の形態１で使用した技術を本実
施の形態で使用することも可能である。たとえば、図９
では、バススイッチングマトリクス１４５とサブスイッ
チングマトリクス１４６を利用したが、これらに代え
て、図１及び図２、図３に示した配線チャネルとスイッ
チングマトリクスを利用することも可能である。但し、
実施の形態２のように、バスを単位として可変信号線網
を構成する方が、回路的に構造が簡単である。可変信号
線網のスイッチ動作を切り替えるための配線情報も少な
くて済み、それらを転送する信号線の数も少なくて済
む。

【００９６】（２）実施の形態１に対してすでに記載し
た種々の変形例も、可変論理ブロック１４３の使用に関
する部分を除けば本実施の形態にも適用可能である。

【００９７】＜発明の実施の形態３＞本実施の形態にお
いては、画像信号処理に適するように構成されたプログ
ラマブル演算器を有するプロセッサ、特に圧縮された画
像信号を伸張する処理に適するように構成されているプ
ログラマブル演算器を有するプロセッサを提供する。以
下では、実施の形態２との相違点を主として説明するに
止める。

【００９８】図１３Ａに示すように、プログラマブル演
算器１４には、論理構造がすでに決定された演算器とし
て、一つの乗算器１４７、一つの算術演算器（ＡＬＵ）
１４８の他に、新たに二つのシフト機能付き加算器１４
９、ＲＡＭ１４Ｉ、８個のレジスタ１４Ａから１４Ｈが
設けられる。可変信号線網は、基本的には実施の形態２
と同様に、複数群のＸ方向のバスと、複数群のＹ方向の
バスと、複数のバススイッチングマトリクス１４５、複
数のサブスイッチングマトリクス１４６よりなる。算術
演算器（ＡＬＵ）１４８は４入力、２出力の加算器であ
り、二つのサブスイッチングマトリクス１４６からそれ
ぞれ二つのデータが供給され、一つのサブスイッチング
マトリクス１４６に二つのデータを供給する。レジスタ
１４Ａ、１４Ｃ、１４Ｄは２つのデータを並列に読み書
きできる。他のレジスタ１４Ｂ、１４Ｅ、１４Ｆ、１４
Ｇ、１４Ｈはいずれも一つのデータを保持可能である。

【００９９】レジスタ１４Ｅから１４Ｈは、それぞれ入
力インターフェイス１４１と対応するバススイッチング
マトリクス１４５との間に設けられている。最左列の演
算器には、乗算器１４７、レジスタ１４Ａが属し、中央
の列には、二つのシフト機能付き加算器１４９が属す
る。これらの二つの演算器列のいずれにも属する演算器
として算術演算器（ＡＬＵ）１４８、レジスタ１４Ｄが
設けられている。最右列には、二つのシフト機能付き加
算器１４９、レジスタ１４Ｂ、１４Ｃが属する。図１３
Ｂに示すように、演算器制御器１５内の配線情報記憶部
１５２は、ＲＡＭ回路により構成される。そこには、以
下に説明するように、本プロセッサを圧縮された画像信
号を伸張する処理に使用するために、ＶＬＤ配線情報、
ＩＱ配線情報、ＩＤＣＴ配線情報、ＭＣ配線情報が記憶
されている。他の信号処理を実行するときには、この配
線情報記憶部１５２に記憶する配線情報を書き換える。

【０１００】図１４は、シフト付き加算器１４９の構成
例を示す。シフト付き加算器１４９は、シフト回路１４
９１と加減算器１４９２から構成される。入力データ
は、シフト回路１４９１により適当にシフトされ加減算
器１４９２の一方の入力に入力され、もう一方の入力ポ
ートに入力されるデータと加減算される。図中に示した
斜線付きの四角形の端子１４９１Ｔは、演算器制御器１
５からの制御情報の入力あるいは出力ポイントである。
以下同様である。

【０１０１】図１５に、図１３で使用されるレジスタの
構成例を示す。図１３では、バス幅が異なる２種類のレ
ジスタが利用されている。単位長のレジスタ、たとえば
１４Ｂ、１４Ｅ、１４Ｆ、１４Ｇ、１４Ｈは、図１５
（ａ）に示すように、基本的には選択器１４ＸＳ１とフ
リップフロップ１４ＸＲ１で構成される。入力データか
現在出力しているデータを選択器１４ＸＳ１で選択し、
フリップフロップ１４ＸＲ１に入力し、入力クロック
（ＣＬＫ）に応じて入力データをラッチさせる。一方、
バス幅が２倍のレジスタ、たとえば１４Ａ、１４Ｃ、１
４Ｄは、図１３（ｂ）に示すように、このレジスタ回路
を独立に２個含んでいる。図１３で使用されるレジスタ
の各々へのデータ書き込みタイミングを指定する信号
は、制御器１２が命令を解読して生成する。

【０１０２】より具体的な例として、画像信号の伸張処
理を例にして、伸張の各処理でプログラマブル演算器内
の演算器がどのように組み合わされるかを説明する。伸
張処理で必要とされる機能演算の代表的なものは、以下
の通りである。

【０１０３】１）可変長符号の復号（ＶＬＤ）処理：圧
縮された画像信号の符号列（可変長符号を含む）を、復
号する処理 ２）逆量子化（ＩＱ）処理：復号された符号列は、圧縮
器により量子化されたデータであるため、逆量子化の処
理を行うことにより、圧縮される以前のデータに近づけ
る処理 ３）逆離散コサイン変換（ＩＤＣＴ）処理：逆量子化さ
れたデータは、圧縮器により離散コサイン変換された信
号であり、この変換の逆変換を行う処理 ４）動き（ＭＣ）補償処理：逆変換された信号は、その
まま画像データとなる信号もあるが、圧縮器により以前
のフレームのデータとの差分が取られていることがあ
る。そのため、以前のフレームのデータと逆離散コサイ
ン変換されたデータとの加算を行う処理 その他にも必要となる処理があるが、以下ではこれらの
４つの処理を実行するためにプログラマブル演算器１４
がどのような構成になるかを説明する。

【０１０４】（１）可変長復号処理 可変長符号化は、シンボルの発生頻度に応じて符号語を
割り振ることにより、発生情報量を抑制する技術であ
る。即ち、発生頻度高いシンボルには、短い符号長の符
号語を割り振り、派生頻度の低いシンボルには逆に長い
符号語を割り振る。よく知られている可変長符号に、ハ
フマン符号化がある。この可変長符号の復号回路とし
て、バレルシフタを利用する構成がある。その構成例を
図１６に示し、その動作説明図を図１７に示す。

【０１０５】圧縮された符号列は、図１７に示すように
１／０のパターンで入力される。入力された符号列は、
図中の例では、４ビットを一つの区切りとして扱い、図
１６のＲＥＧ２（２０１）に入力される。ＲＥＧ１（２
０２）、ＲＥＧ２（２０１）の４ビットの符号は、図中
の結線に従い選択器２０３，２０４，２０５，２０６に
入力され、各選択器は４入力の１本を選択して出力す
る。図１７の例では、ＲＥＧ１（２０２）に‘１００
１’、ＲＥＧ２（２０１）に‘１０１１’がラッチされ
ており、各選択器は、最左ビットを選択することによ
り、ＲＥＧ３（２０７）には、‘１００１’がラッチさ
れる。ＲＥＧ２（２０７）にラッチされた信号は、テー
ブルＲＡＭ２０８に入力され、復号値はＲＥＧ４（２０
９）に符号長はＲＥＧ５（２０Ａ）にラッチされる。

【０１０６】図１７の例では、可変長符号と復号値、符
号長の関係が表に示されるような関係だとする。テーブ
ルＲＡＭ２０８には、図１７の表に従い復号値と符号長
を記憶しておく。ＲＥＧ３（２０７）の出力（符号）を
アドレスとして、このテーブルＲＡＭ２０８を読み出
す。ＲＥＧ３（２０７）の出力‘１００１’に対して、
ＲＡＭ２０８は、復号値２、符号長２を出力し、それぞ
れをＲＥＧ４（２０９）、ＲＥＧ５（２０Ａ）にラッチ
する。復号値は、そのまま出力されるが、符号長は、加
算器２０Ｂに入力され、ＲＥＧ６（２０Ｃ）のデータと
加算された後、ＲＥＧ６（２０Ｃ）にラッチされる。図
１７の例では、ＲＥＧ６の最初の値は、０であるためＲ
ＥＧ５の符号長２がそのままＲＥＧ６にラッチされる。

【０１０７】ＲＥＧ６の出力は、各選択器の制御端子に
入力されている。ＲＥＧ６の出力が２は、選択器の入力
の３番目を選択することを意味する。すなわち、ＲＥＧ
６の出力値＋１番目の入力線を選択する。そのため、次
の選択器からの出力は、‘０１１０’になる。そして同
様の処理を行い、その次の選択器からの出力‘１１０
１’が出力される。そして、この‘１１０１’を復号す
ると、符号値２、符号長３となり、加算器２０Ｂは、Ｒ
ＥＧ６にラッチされている３と加算するため、キャリー
信号を発生する。２ビット加算器であるため、キャリー
信号が発生すると、ＲＥＧ２のデータはＲＥＧ１にラッ
チされ、ＲＥＧ２には新たなデータ１０１１がラッチさ
れる。以上の動作を繰り返すことによりスムーズに可変
長符号の復号処理が実行できる。

【０１０８】本実施の形態では、この可変長符号の復号
処理を図１３Ａのプログラマブル演算器１４で実行させ
るために、この復号処理を要求する一つの命令を実行す
る。演算器制御器１５内の命令デコーダ１５１は、この
命令を解読して配線情報記憶部１５２からＶＬＤ配線情
報を読み出す。読み出された配線情報はプログラマブル
演算器１４内のバススイッチングマトリクス１４５、サ
ブスイッチングマトリクス１４６に送られる。図１８に
プログラマブル演算器１４でこの復号処理を実行した場
合の配線例を示す。

【０１０９】入力インターフェイス１４１を通して、ま
ずレジスタ１４Ｆに符号データが入力される。このレジ
スタ１４Ｆが、図１６のＲＥＧ２に当たる。レジスタ１
４Ｆの出力は、レジスタ１４Ａ内の一つのレジスタの入
力に接続される。このレジスタ１４Ａ内の一つのレジス
タが、図１６のＲＥＧ１に当たる。また、レジスタ１４
Ｆの出力は、シフト加算器１４９の入力に接続される。
また、レジスタ１４Ａ内の一つのレジスタの出力は、ま
た別のシフト加算器１４９の入力に接続される。シフト
加算器１４９のシフト機能を利用して出力された信号
は、また、別のシフト加算器１４９に入力され、加算さ
れる。即ち、この３つのシフト加算器１４９は、図１６
の選択器の機能に当たる。

【０１１０】その出力は、レジスタ１４Ａのもう一方の
レジスタに記憶される。そのレジスタからの出力は、Ｒ
ＡＭ１４Ｉに入力される。レジスタ１４Ａのもう一方の
レジスタは、図１６中のＲＥＧ３にあたり、ＲＡＭ１４
Ｉは、テーブルＲＡＭ２０８に当たる。ＲＡＭ１４Ｉか
らは、復号値と符号長が出力され、復号値は、レジスタ
１４Ｃにラッチされる。符号長は、さらにもう一つのシ
フト加算器１４９に入力され、レジスタ１４Ｂの出力と
加算され、そのレジスタ１４Ｂに再び記憶される。即
ち、このシフト付き加算器が図１６中の加算器２０Ｂで
あり、レジスタ１４ＢがＲＥＧ６に当たる。

【０１１１】（２）逆量子化処理 逆量子化は、復号されたデータ（ＤＣＴ係数）に量子化
スケールとＷマトリクスを乗算して実行する。詳細につ
いては、ＩＳＯやＩＴＵ−Ｔの勧告書を参照。このた
め、図１９に示すような回路２１が必要となる。復号さ
れたデータ（ＤＣＴ係数）は、レジスタ２１２でラッチ
され、スケーリング回路２１３でスケールリングされ、
乗算回路２１４でＷマトリクスと演算され、レジスタ２
１５にラッチされる。

【０１１２】本実施の形態では、この逆量子化処理を図
１３Ａのプログラマブル演算器１４で実行させるため
に、この逆量子化処理を要求する一つの命令を実行す
る。演算器制御器１５内の命令デコーダ１５１は、この
命令を解読して配線情報記憶部１５２からＩＱ配線情報
を読み出す。読み出された配線情報はプログラマブル演
算器１４内の複数のバススイッチングマトリクス１４
５、複数のサブスイッチングマトリクス１４６に送られ
る。図２０にプログラマブル演算器１４でこの逆量子化
処理を実行した場合の配線例を示す。

【０１１３】入力インターフェイス１４１を介して入力
されたＤＣＴ係数は、レジスタ１４Ｆにラッチされる。
レジスタ１４Ｆの出力は、シフト加算器１４９に入力さ
れ、スケーリング処理が行われ、その出力を乗算器１４
７の入力に接続する。Ｗマトリクスは、入力インターフ
ェイス１４１を通じてレジスタ１４Ｅに入力され、レジ
スタ１４Ｅの出力は、乗算器１４７のもう一方の入力端
に接続される。乗算結果は、レジスタ１４Ａでラッチさ
れ、出力インターフェイスＣＬＢから出力される。

【０１１４】（３）逆離散コサイン変換処理 逆離散コサイン変換は、積和演算が基本となり、逆量子
化されたデータに対して変換行列を演算する演算であ
る。詳細については、ＩＳＯあるいはＩＴＵ−Ｔの勧告
書を参照。この処理のためには図２１の回路２２が必要
となる。すなわち、逆量子化されたデータは、レジスタ
２２１にラッチされた後、乗算器２２４に入力される。
変換行列は、レジスタ２２２にラッチされた後、乗算器
２２４のもう一方の入力に入力され、乗算が行われる。
乗算結果は、レジスタ２２４にラッチされた後、加算回
路２２５の一方の入力となる。加算回路２２４のもう一
方の入力は、レジスタ２２６の出力である。加算結果
は、レジスタ２２６に入力され、累積加算回路を実現す
る。

【０１１５】本実施の形態では、この逆離散コサイン変
換処理を図１３Ａのプログラマブル演算器１４で実行さ
せるために、この逆離散コサイン変換処理を要求する一
つの命令を実行する。演算器制御器１５内の命令デコー
ダ１５１は、この命令を解読して配線情報記憶部１５２
からＩＤＣＴ配線情報を読み出す。読み出された配線情
報はプログラマブル演算器１４内の複数のバススイッチ
ングマトリクス１４５、複数のサブスイッチングマトリ
クス１４６に送られる。図２２にプログラマブル演算器
１４でこの逆離散コサイン変換処理を実行した場合の配
線例を示す。

【０１１６】逆量子化されたデータは、入力インターフ
ェイス１４１を通じて、レジスタ１４Ｅにラッチされ
る。同様に変換行列も、入力インターフェイス１４１を
通じて、レジスタ１４Ｆにラッチされる。レジスタ１４
Ｅ及びレジスタ１４Ｆの出力は、乗算器１４７の入力と
なり乗算される。乗算結果は、レジスタ１４Ａに入力さ
れ、出力インターフェイスＣＬＢを介して出力される。

【０１１７】（４）動き補償処理 動き補償処理は、既に復号した画像に現復号画像を加算
する演算が必要となる。図２３に例示する回路２３は、
２つのリファレンス画像Ｒｅｆ１及びＲｅｆ２と、現復
号画像を加算する構成である。リファレンスデータは、
レジスタ２３１及びレジスタ２３２にラッチされた後
に、加算器２３４により加算され、その出力は従属に接
続された加算器２３５の一方の入力とされる。また、復
号データは、レジスタ２３３にラッチされた後に、加算
器２３５のもう一方の入力とされ加算される。

【０１１８】本実施の形態では、この動き補償処理を図
１３Ａのプログラマブル演算器１４で実行させるため
に、この動き補償処理を要求する一つの命令を実行す
る。演算器制御器１５内の命令デコーダ１５１は、この
命令を解読して配線情報記憶部１５２からＭＣ配線情報
を読み出す。読み出された配線情報はプログラマブル演
算器１４内の複数のバススイッチングマトリクス１４
５、複数のサブスイッチングマトリクス１４６に送られ
る。図２４にプログラマブル演算器１４でこの動き補償
処理を実行した場合の配線例を示す。

【０１１９】レファレンスデータは、入力インターフェ
イス１４１を通じて、レジスタ１４Ｅとレジスタ１４Ｆ
にラッチされ、シフト加算器１４９の入力となる。シフ
ト加算器１４９の出力は、別のシフト加算器１４９の一
方の入力と接続される。そのシフト加算器１４９のもう
一方の入力である現フレームの復号データは、入力イン
ターフェイス１４１を通じてレジスタ１４Ｇにラッチさ
れ、そのレジスタ１４Ｇから出力されたデータである。
そのシフト加算器１４９の出力は、レジスタ１４Ｄにラ
ッチされた後に、出力インターフェイスＣＬＢを介して
出力される。

【０１２０】実施の形態２の利点は、本実施の形態にも
あてはまる。さらに、本実施の形態では以下の利点があ
る。本実施の形態によるプロセッサでは、圧縮された動
画像の復号処理に必要な複数の信号処理のいずれをも共
通のプログラマブル演算器１４を使用して実行できる。
すなわち、プログラマブル演算器１４により、これらの
個々の処理を実行する種々の演算器を実現できたことに
なる。これらの処理が共通のプログラマブル演算器１４
により実行されるために、それぞれの処理を別々に実行
する複数の専用の演算器を使用する場合よりも、必要な
回路全体の規模が少なくて済む。しかも、本プロセッサ
により異なる信号処理を実行するには、配線情報記憶部
１５２に予め多くの処理を実行するための配線情報を記
憶するか、あるいは必要な配線情報をこの配線情報記憶
部１５２に記憶すればよい。

【０１２１】圧縮された動画像の復号処理に必要な複数
の信号処理の各々は、複雑な演算を組み合わせた複合演
算を必要とするが、本実施の形態はこのような複合演算
を容易に実行することができる。

【０１２２】さらに、信号処理の仕様が変更された場合
でも、配線情報を変更することにより、その変更後の処
理を実行するように、プログラマブル演算器１４を再構
成することは容易である。したがって、新たな原理に基
づいて信号処理方法自体が改良された場合にも、その新
たな方法に基づいて信号処理を行うように、プログラマ
ブル演算器１４を再構成することが極めて容易となる。

【０１２３】＜発明の実施の形態３の変形例＞本発明
は、実施の形態３に限定されるのではなく、それに対し
てもいろいろの変形が可能である。たとえば、すでに説
明した実施の形態１，２に記載の技術あるいはそれぞれ
の実施の形態に対して記載した変形例は本実施の形態に
も適用可能である。

【０１２４】また、実施の形態３においては、可変長復
号、逆量子化、逆離散コサイン変換、動き補償の各機能
を実現するプログラマブル演算器１４の配線を説明した
が、勿論、各演算で利用していない演算器は、他の演算
の実行中に並行して利用できるような配線にすることも
可能である。例えば、算術演算器１４８を、可変長符号
処理を行っている時に同時に別の処理を行う配線を施す
ということも可能である。

【０１２５】＜変形例＞以上の説明は、プロセッサ内に
演算部が一つしかない例で説明したが、本発明のプログ
ラマブル演算器は、演算器が複数あるプロセッサにおい
て、それらの演算器の一つとして利用することも可能で
ある。例えば、図２５に示すように、プロセッサ内に、
算術演算器などの演算器１６とは別に、本発明のプログ
ラマブル演算器１４及び演算器制御器１５を使用しても
よい。

【０１２６】また、図２６に示すように、本発明に係る
プログラマブル演算器１４と演算器制御器１５の組の他
に、同様の要素１４’、１５’の組が少なくとも一つ同
じプロセッサ１内に存在してもよい。

【０１２７】

【発明の効果】本発明によれば、回路規模が小さくてよ
い演算器を使用するプロセッサが得られる。

【０１２８】さらに、本発明によれば、演算の仕様が変
更された場合にも変更後の演算仕様に即して新たな演算
を実行するのに適した演算器を有するプロセッサが得ら
れる。

【０１２９】さらに、本発明によれば、複数の命令が要
求する異なる演算、とくに、複数の演算を組み合わせた
複合演算を実行するのに適した演算器を有するプロセッ
サが得られる。

【図面の簡単な説明】

【図１Ａ】本発明に係るプロセッサの概略ブロック図。

【図１Ｂ】図１Ａの装置に使用するプログラマブル演算
器の概略ブロック図。

【図１Ｃ】図１Ａの装置に使用する演算器制御器の概略
ブロック図。

【図２】図１Ａの装置に使用するスイッチングマトリク
スの概略構成図。

【図３Ａ】本発明のスイッチングマトリクス内のスイッ
チの構成例の図。

【図３Ｂ】本発明のスイッチングマトリクス内のスイッ
チの他の構成の図。

【図４】本発明の可変論理ブロック（ＣＬＢ）の構成例
の図。

【図５】本発明の可変論理ブロック（ＣＬＢ）の別の構
成例の図。

【図６Ａ】演算器制御器内の配線情報記憶部の構成例の
図。

【図６Ｂ】演算器制御器内のデコーダの出力アドレスを
示す図。

【図６Ｃ】配線情報記憶部内のＲＯＭの出力を示す図。

【図６Ｄ】配線情報記憶部内の他のＲＯＭの出力を示す
図。

【図７】演算器制御器の他の構成例の図。

【図８】演算器制御器のさらに他の構成例の図。

【図９】本発明に係る他のプログラマブル演算器の概略
ブロック図。

【図１０Ａ】バススイッチングマトリクスの構成例の
図。

【図１０Ｂ】サブスイッチングマトリクスの構成例の
図。

【図１１】バススイッチングマトリクス内のスイッチの
構成例の図。

【図１２】乗算器及び算術演算器の構成例の図。

【図１３Ａ】本発明に係るさらに他のプログラマブル演
算器の概略ブロック図。

【図１３Ｂ】本発明に係るさらに他の演算器制御器の概
略ブロック図。

【図１４】プログラマブル演算器内のシフト加算器の構
成例の図。

【図１５】プログラマブル演算器内のレジスタの構成例
の図。

【図１６】従来の可変長復号回路の図。

【図１７】従来の可変長復号回路の説明図。

【図１８】可変長復号回路をプログラマブル演算器で実
現した場合の接続例の図。

【図１９】従来の逆量子化回路の図。

【図２０】逆量子化回路をプログラマブル演算器で実現
した場合の接続例の図。

【図２１】従来の逆離散コサイン変換（ＤＣＴ）回路の
図。

【図２２】逆離散コサイン変換をプログラマブル演算器
で実現した場合の接続例の図。

【図２３】従来の動き補償回路の図。

【図２４】動き補償回路をプログラマブル演算器で実現
した場合の接続例の図。

【図２５】本発明の一実施例であるプロセッサの図。

【図２６】本発明の一実施例であるプロセッサの図。

【図２７】従来の一般的なプロセッサの図。

【図２８】従来の一般的な画像伸張ＬＳＩの図。

【図２９】従来のプロセッサの図。

【図３０】従来のプロセッサの問題点の説明図。

【図３１Ａ】従来の画像処理におけるブロック単位の処
理の説明図。

【図３１Ｂ】従来の画像伸張処理の説明図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中瀬 純子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 中川 哲也 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (11)

【特許請求の範囲】
1. 【請求項１】論理素子の接続を変更することにより、論
   理素子を共有してかつ複数の論理構造を実現する電気的
   に変更可能なプログラマブルゲートアレーにより構成さ
   れたプログラマブル演算器と、 上記プログラマブルゲートアレーを命令に応じて論理構
   造を変更するべく、予め定められた上記プログラマブル
   ゲートアレーの論理構造を変更するための複数の配線情
   報（論理構造情報）を記憶し、実行すべき命令に依存し
   て上記複数の配線情報を切り替えて上記プログラマブル
   演算器に供給する制御回路とを有するプロセッサ。
2. 【請求項２】上記制御回路は、 上記複数の配線情報を記憶した記憶回路と、 実行すべき命令に応答して、上記複数の配線情報の内、
   上記プログラマブル演算器に供給すべき一つの配線情報
   を読み出す回路とを有する請求項１記載のプロセッサ。
3. 【請求項３】上記プログラマブル演算器は、 それぞれ電気的に変更可能なプログラマブルゲートアレ
   ーにより構成された複数の論理ブロックと、 上記複数の論理ブロック間の接続を電気的に切り替え可
   能な可変信号線網とを有し、 上記複数の配線情報の各々は、上記複数の論理ブロック
   内、一つの演算に対応して定められ、その演算を実行す
   る演算器を少なくとも複数の論理ブロックを使用して実
   現させるための配線情報であって、上記少なくとも複数
   の論理ブロックの各々論理構造を切り替えるための第１
   の情報と上記少なくとも複数の論理ブロック間の接続を
   切り替えるための第２の情報を含み、 該制御回路は、各命令の実行時に、その命令のための配
   線情報内の第１，第２の情報を、その命令が要求する演
   算に対応して定められた複数の論理ブロックと上記可変
   信号線網にそれぞれ供給する請求項１記載のプロセッ
   サ。
4. 【請求項４】上記制御回路は、 上記複数の配線情報を記憶した記憶回路と、 実行すべき命令に応答して、上記複数の配線情報の一つ
   を読み出し、上記複数の論理ブロックと上記可変信号線
   網に供給する回路とを有する請求項３記載のプロセッ
   サ。
5. 【請求項５】上記複数の論理ブロックは、２次元マトリ
   ックス状に配置され、 上記可変信号線網は、 第１の方向に延在した複数の第１種の信号線と、 第１の方向と直交する第２の方向に延在した複数の第２
   種の信号線と、 上記複数の第１種の信号線と上記複数の第２種の信号線
   との間の接続を切り替えるための、マトリックス状に配
   置された複数のスイッチとを有する請求項３または４記
   載のプロセッサ。
6. 【請求項６】上記読み出し回路は、実行すべき命令に含
   まれた配線コードに基づいて、上記複数の配線情報の一
   つを読み出す請求項２記載のプロセッサ。
7. 【請求項７】上記読み出し回路は、実行すべき命令に含
   まれた命令コードに基づいて、上記複数の配線情報の一
   つを読み出す請求項２記載のプロセッサ。
8. 【請求項８】異なる演算器を実現するように論理構造を
   電気的に変更可能なプログラマブル演算器とそのための
   制御回路とを有し、 上記プログラマブル演算器は、 複数の論理ブロックと、 上記複数の論理ブロック間の接続を電気的に切り替え可
   能な可変信号線網とを有し、 上記複数の論理ブロックは、それぞれ異なる演算器を構
   成する複数の演算器回路ブロックを含み、 上記制御回路は、 上記プログラマブル演算器の論理構造を電気的に切り替
   え、もって異なる演算器の一つを上記プログラマブル演
   算器により実現させるための複数の配線情報を記憶した
   記憶回路と、 複数の命令の各々を実行すべき時に、その命令に応答し
   て上記複数の配線情報の一つを読み出し、上記可変信号
   線網に供給する読み出し回路とを有し、 上記複数の配線情報は、それぞれ上記複数の演算器回路
   ブロックの内の複数の演算器回路ブロックの間の接続を
   電気的に切り替え、もって異なる演算器を上記プログラ
   マブル演算器により実現させるための複数の配線情報を
   含むプロセッサ。
9. 【請求項９】上記複数の論理ブロックは、２次元マトリ
   ックス状に配置され、 上記可変信号線網は、 第１の方向に延在した複数の第１種の信号線と、 第１の方向と直交する第２の方向に延在した複数の第２
   種の信号線と、 上記複数の第１種の信号線と上記複数の第２種の信号線
   との間の接続を切り替えるための、マトリックス状に配
   置された複数のスイッチとを有する請求項８記載のプロ
   セッサ。
10. 【請求項１０】上記読み出し回路は、実行すべき命令に
    含まれた配線コードに基づいて、上記複数の配線情報の
    一つを読み出す請求項８記載のプロセッサ。
11. 【請求項１１】上記読み出し回路は、実行すべき命令に
    含まれた命令コードに基づいて、上記複数の配線情報の
    一つを読み出す請求項８記載のプロセッサ。