JPH0984004A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 動画データの伸張処理を行なう従来の専用LS
I は伸張処理のアルゴリズムに従って多くの演算器を集
積した構成を採用しているため、ハードウェアの規模が
大きく、価格も高価であり、それらはいずれも専用LSI
として構成されていて他の用途には使用できないため、
画像データの種類に比例した種類のLSI を開発する必要
が生じ、使用目的に柔軟に対応できないという問題があ
った。 【解決手段】 逆離散型コサイン変換等のような比較的
複雑な演算を多く含む部分は並列処理可能な第１，第２
マイクロプロセッサ10，11で処理し、フレーム間予測符
号化画像の処理のための他フレームデータの読み出し等
のような比較的単純ではあるがメモリを頻繁にアクセス
する処理及び可変長符号化された画素値のデコード処理
等のような比較的単純ではあるが並列化が本質的に困難
な処理はブロックローダ15, VLCデコーダ14を用いてハ
ードウェアで処理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は圧縮された画像デー
タを伸張する画像処理装置に関する。特に、画像データ
の伸張処理の内の演算を多く含む部分を汎用マイクロプ
ロセッサがソフトウェアで処理し、メモリからのデータ
読み出しを多く含む処理を専用回路がハードウェアで処
理することにより、汎用マイクロプロセッサと専用回路
とが協調動作して効率よく画像データを伸張する画像処
理装置に関する。

【０００２】

【従来の技術】画像データは非常に大きいデータである
ため、それを蓄積したり、あるいは通信する際にはディ
ジタルデータに符号化し、更に圧縮して扱う場合が多
い。特に、動画像の符号化及び圧縮に関しては従来既に
多くの研究がなされており、国際標準化機構によりMPEG
(Moving Picture Experts Group)等の標準となる画像デ
ータのフォーマットが定められている。

【０００３】MPEG標準として定められた動画データに代
表される圧縮された画像データから元の画像データを再
現するためにはデータの伸張処理が必要である。そのよ
うな目的で、これまでにHyundai Electronics America
社のHDM8211M, 三菱電機株式会社のM65771FP及びM65770
FP等の種々の動画データ伸張処理用LSI の開発がなされ
てきた。たとえば、HDM8211Mに関しては文献Dave Bursk
y, "Single Chip Performs Both Audio and Video Deco
ding," Elecronic Design, April 3, 1995 に記述され
ている。

【０００４】

【発明が解決しようとする課題】しかし、これらの動画
データの伸張処理を行なう従来の専用LSI は伸張処理の
アルゴリズムに従って多くの演算器を集積した構成を採
用しているため、ハードウェアの規模が大きく、価格も
高価であった。また、それらはいずれも専用LSIとして
構成されていて他の用途には使用できないため、画像デ
ータの種類に比例した種類のLSI を開発する必要が生じ
る等、使用目的に柔軟に対応できないという問題があっ
た。

【０００５】このような問題を解決するために、専用ハ
ードウェアを用いず、汎用マイクロプロセッサにいくつ
かのMPEG画像データ処理専用の命令を追加することによ
り、ソフトウェアで画像データの伸張処理を行なう試み
もなされている。このような試みに関してはたとえば文
献Ruby B. Lee, "Acceleratring Multimedia with Enha
nced Microprocessors," IEEE Micro, pp. 22-32, Apri
l 1995. に記述されている。しかし、汎用プロセッサの
演算性能あるいはメモリアクセス速度に比べて、MPEG標
準の画像データの伸張処理の負荷は過大であり、従来の
ソフトウェア処理では低品質の動画データの伸張処理あ
るいは非実時間の伸張処理は可能ではあるものの、高品
質の動画データの実時間伸張処理は不可能であった。

【０００６】本発明は上述のような問題点に鑑みてなさ
れたものであり、ソフトウェア処理を行なう汎用マイク
ロプロセッサとハードウェア処理を行なう周辺回路とを
協調動作させることにより、MPEGに代表される画像デー
タの伸張処理を効率的に行なうことが可能であり、且つ
製造コストの面でも比較的安価な画像処理装置の提供を
目的とする。

【０００７】

【課題を解決するための手段】本発明に係る画像処理装
置は端的には、逆離散型コサイン変換等のような比較的
複雑な演算を多く含む部分は並列処理可能な高性能汎用
プロセッサを用いてソフトウェアで処理し、フレーム間
予測符号化画像の処理のための他フレームデータの読み
出し等のような比較的単純な処理内容ではあるがメモリ
を頻繁にアクセスする処理及び可変長符号化された画素
値のデコード処理等のような比較的単純な演算ではある
が並列化が本質的に困難な処理は専用の周辺回路を用い
てハードウェアで処理し、ソフトウェア処理を行なう汎
用マイクロプロセッサとハードウェア処理を行なう周辺
回路とを協調動作させるような構成を採っている。

【０００８】本発明に係る画像処理装置の第１の発明
は、メモリに接続しており、メモリに格納されている命
令をデコードする命令デコーダと、データを記憶する複
数のレジスタ及び算術演算を行なう演算回路を含むと共
に命令デコーダに接続していて命令デコーダの出力に従
って命令を実行する命令実行部とを有し、プログラムに
記述された複数の命令をデコードして実行することによ
りプログラムに従ったデータ処理を行ない、処理結果を
メモリへ出力するプロセッサ部と、プロセッサ部及びメ
モリに接続しており、複数の可変長符号からなるデータ
をメモリから読み出して複数の固定長符号からなるデー
タにデコードし、デコード結果のデータをプロセッサ部
へ出力する可変長符号デコード部とを備えている。

【０００９】この第１の発明では、可変長符号デコード
部が、可変長符号にエンコードされた第１の種類の画像
データである第１のデータをメモリから読み出してデコ
ードし、そのデコード結果としての固定長符号からなる
第２の種類の画像データである第２のデータをプロセッ
サ部へ出力し、プロセッサ部が、画像処理プログラムに
従って、可変長符号デコード部から出力された第２のデ
ータを第２の種類の画像データとは異なる第３の種類の
画像データである第３のデータに変換処理し、その処理
結果の第３のデータをメモリに書き込む。

【００１０】本発明に係る画像処理装置の第２の発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に命令デコーダに接続していて
命令デコーダの出力に従って命令を実行する命令実行部
とを有し、プログラムに記述された複数の命令に従って
第１のメモリ及び第２のメモリからデータを読み出して
所定の演算を行ない、その演算結果を第１のメモリに書
き込むプロセッサ部と、第１のメモリ及び第２のメモリ
に接続しており、複数の可変長符号からなるデータを第
１のメモリから読み出して複数の固定長符号からなるデ
ータにデコードし、デコード結果のデータを第２のメモ
リへ出力する可変長符号デコード部とを備えている。

【００１１】この第２の発明では、可変長符号デコード
部が、可変長符号にエンコードされた第１の種類の画像
データである第１のデータを第１のメモリから読み出し
てデコードし、そのデコード結果としての固定長符号か
らなる第２の種類の画像データである第２のデータを第
２のメモリに書き込み、プロセッサ部が、画像処理プロ
グラムに従って、第２のデータを第２のメモリから読み
出して第２の種類の画像データとは異なる第３の種類の
画像データである第３のデータに変換処理し、その処理
結果の第３のデータを第１のメモリに書き込む。

【００１２】本発明に係る画像処理装置の第３の発明
は、メモリに接続しており、メモリに格納されている命
令をデコードする命令デコーダと、データを記憶する複
数のレジスタ及び算術演算を行なう演算回路を含むと共
に命令デコーダに接続していて命令デコーダの出力に従
って命令を実行する命令実行部とを有し、プログラムに
記述された複数の命令をデコードして実行することによ
りプログラムに従ったデータ処理を行ない、処理結果を
メモリへ出力するプロセッサ部と、プロセッサ部及びメ
モリに接続しており、複数の固定長符号からなるデータ
をメモリから読み出してプロセッサ部へ出力するデータ
ロード部とを備えている。

【００１３】この第３の発明では、データロード部が、
複数の固定長符号からなる画像データである第１のデー
タをメモリから読み出してプロセッサ部へ出力し、プロ
セッサ部が、可変長符号にエンコードされた第１の種類
の画像データである第２のデータをメモリから読み出し
て固定長符号からなる第２の種類の画像データである第
３のデータにデコード処理し、その処理結果の第３のデ
ータを第２の種類の画像データとは異なる第３の種類の
画像データである第４のデータに変換処理し、その処理
結果の第４のデータとデータロード部から出力された第
１のデータとの所定の演算を行ない、その演算結果の第
５のデータをメモリに書き込む。

【００１４】本発明に係る画像処理装置の第４の発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に命令デコーダに接続していて
命令デコーダの出力に従って命令を実行する命令実行部
とを有し、プログラムに記述された複数の命令に従って
第１のメモリ及び第２のメモリからデータを読み出して
所定の演算を行ない、その演算結果を第１のメモリに書
き込むプロセッサ部と、第１のメモリ及び第２のメモリ
に接続しており、複数の固定長符号からなるデータを第
１のメモリから読み出して第２のメモリへ出力するデー
タロード部とを備えている。

【００１５】この第４の発明では、データロード部が、
画像データである第１のデータを第１のメモリから読み
出して第２のメモリへ出力し、プロセッサ部が、画像処
理プログラムに従って、可変長符号にエンコードされた
第１の種類の画像データである第２のデータを第１のメ
モリから読み出して固定長符号からなる第２の種類の画
像データである第３のデータにデコード処理し、その処
理結果の第３のデータを第２の種類の画像データとは異
なる第３の種類の画像データである第４のデータに変換
処理し、第１のデータを第２のメモリから読み出して第
４のデータとの所定の演算を行ない、その演算結果の第
５のデータを第１のメモリに書き込む。

【００１６】本発明に係る画像処理装置の第５の発明
は、メモリに接続しており、メモリに格納されている命
令をデコードする命令デコーダと、データを記憶する複
数のレジスタ及び算術演算を行なう演算回路を含むと共
に命令デコーダに接続していて命令デコーダの出力に従
って命令を実行する命令実行部とを有し、プログラムに
記述された複数の命令をデコードして実行することによ
りプログラムに従ったデータ処理を行ない、処理結果を
メモリへ出力するプロセッサ部と、プロセッサ部及びメ
モリに接続しており、データ読み出し部とデータ読み出
し部に接続した加算部と加算部に接続したデータ書き込
み部とを有し、データ読み出し部が複数の固定長符号か
らなるデータをメモリから読み出し、加算部がデータ読
み出し部が読み出した２個の符号を加算し、データ書き
込み部が加算部による加算結果のデータをプロセッサ部
へ出力するデータロード部とを備えている。

【００１７】この第５の発明では、データロード部が、
複数の固定長符号からなる画像データである第１のデー
タをメモリから読み出してその隣接符号間の加算を行な
い、その加算結果である第２のデータをプロセッサ部へ
出力し、プロセッサ部が、画像処理プログラムに従っ
て、可変長符号にエンコードされた第１の種類の画像デ
ータである第３のデータをメモリから読み出して固定長
符号からなる第２の種類の画像データである第４のデー
タにデコード処理し、その処理結果の第４のデータを第
２の種類の画像データとは異なる第３の種類の画像デー
タである第５のデータに変換処理し、その処理結果の第
５のデータとデータロード部から出力された第２のデー
タとの所定の演算を行ない、その演算結果の第６のデー
タをメモリに書き込む。

【００１８】本発明に係る画像処理装置の第６の発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に命令デコーダに接続していて
命令デコーダの出力に従って命令を実行する命令実行部
を有し、プログラムに記述された複数の命令に従って第
１のメモリと第２のメモリからデータを読み出して所定
の演算を行ない、第１のメモリに演算結果を書き込むプ
ロセッサ部と、第１のメモリ及び第２のメモリに接続し
ており、データ読み出し部とデータ読み出し部に接続し
た加算部と加算部に接続したデータ書き込み部とを有
し、データ読み出し部が複数の固定長符号からなるデー
タを第１のメモリから読み出し、加算部がデータ読み出
し部が読み出した２個の符号を加算し、データ書き込み
部が加算部による加算結果のデータを第２のメモリへ出
力するデータロード部とを備えている。

【００１９】この第６の発明では、データロード部が、
複数の固定長符号からなる画像データである第１のデー
タを第１のメモリから読み出してその隣接符号間の加算
を行ない、その加算結果である第２のデータを第２のメ
モリへ出力し、プロセッサ部が、画像処理プログラムに
従って、可変長符号にエンコードされた第１の種類の画
像データである第３のデータを第１のメモリから読み出
して固定長符号からなる第２の種類の画像データである
第４のデータにデコード処理し、その処理結果の第４の
データを第２の種類の画像データとは異なる第３の種類
の画像データである第５のデータに変換処理し、第２の
データを第２のメモリから読み出し、第２のデータと第
５のデータとの所定の演算を行ない、その演算結果の第
６のデータを第１のメモリに書き込む。

【００２０】本発明に係る画像処理装置の第７の発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に命令デコーダに接続していて
命令デコーダの出力に従って命令を実行する命令実行部
を有し、プログラムに記述された複数の命令に従って第
１のメモリと第２のメモリからデータを読み出して所定
の演算を行ない、第１のメモリに演算結果を書き込むプ
ロセッサ部と、第１のメモリ及び第２のメモリに接続し
ており、データ読み出し部とデータ読み出し部に接続し
た加算部と加算部に接続したデータ書き込み部とを有
し、データ読み出し部が複数の固定長符号からなるデー
タを第１のメモリから読み出し、加算部がデータ読み出
し部が読み出した２個の符号を加算し、データ書き込み
部が加算部による加算結果のデータを第２のメモリへ出
力するか、またはデータ読み出し部が複数の固定長符号
からなるデータを第１のメモリから読み出してビット幅
を拡張し、データ書き込み部がビット幅を拡張されたデ
ータを第２のメモリへ出力するデータロード部とを備え
ている。

【００２１】この第７の発明では、データロード部が、
第１の部分画像を処理する場合は、複数の第１の固定長
符号からなる画像データである第１のデータを第１のメ
モリから読み出し、第１のデータの隣接符号間の加算を
行ない、その加算結果である第２の固定長符号からなる
第２のデータを第２のメモリへ出力し、第２の部分画像
を処理する場合は、複数の第１の固定長符号からなる画
像データである第３のデータを第１のメモリから読み出
し、第３のデータの各符号のビット幅を拡張し、第２の
固定長符号からなる第４のデータを第２のメモリへ出力
し、プロセッサ部が、画像処理プログラムに従って、可
変長符号にエンコードされた第１の種類の画像データで
ある第５のデータを第１のメモリから読み出して固定長
符号からなる第２の種類の画像データである第６のデー
タにデコード処理し、その処理結果の第６のデータを第
２の種類の画像データとは異なる第３の種類の画像デー
タである第７のデータに変換処理し、第２のデータまた
は第４のデータを第２のメモリから読み出し、読み出し
たデータと第７のデータとの所定の演算を行ない、その
演算結果の第８のデータを第１のメモリに書き込む。

【００２２】本発明に係る画像処理装置の第８の発明
は、メモリに接続しており、メモリに格納されている命
令をデコードする命令デコーダと、データを記憶する複
数のレジスタ及び算術演算を行なう演算回路を含むと共
に命令デコーダに接続していて命令デコーダの出力に従
って命令を実行する命令実行部とを有し、プログラムに
記述された複数の命令をデコードして実行することによ
りプログラムに従ったデータ処理を行ない、処理結果を
メモリへ出力するプロセッサ部と、プロセッサ部及びメ
モリに接続しており、複数の可変長符号からなるデータ
をメモリから読み出して複数の固定長符号からなるデー
タにデコードし、デコード結果のデータをプロセッサ部
へ出力する可変長符号デコード部と、プロセッサ部及び
メモリに接続しており、複数の固定長符号からなるデー
タをメモリから読み出してプロセッサ部へ出力するデー
タロード部とを備えている。

【００２３】この第８の発明では、可変長符号デコード
部が、可変長符号にエンコードされた第１の種類の画像
データである第１のデータをメモリから読み出してデコ
ードし、そのデコード結果としての固定長符号からなる
第２の種類の画像データである第２のデータをプロセッ
サ部へ出力し、データロード部が、複数の固定長符号か
らなる画像データである第３のデータをメモリから読み
出してプロセッサ部へ出力し、プロセッサ部が、画像処
理プログラムに従って、可変長符号デコード部から出力
された第２のデータを第２の種類の画像データとは異な
る第３の種類の画像データである第４のデータに変換処
理し、その処理結果の第４のデータとデータロード部か
ら出力された第３のデータとの所定の演算を行ない、そ
の演算結果の第５のデータをメモリに書き込む。

【００２４】本発明に係る画像処理装置の第９の発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に命令デコーダに接続していて
命令デコーダの出力に従って命令を実行する命令実行部
を有し、プログラムに記述された複数の命令に従って第
２のメモリからデータを読み出して所定の演算を行な
い、第１のメモリに演算結果を書き込むプロセッサ部
と、第１のメモリ及び第２のメモリに接続しており、複
数の可変長符号からなるデータを第１のメモリから読み
出して複数の固定長符号からなるデータにデコードし、
デコード結果のデータを第２のメモリへ出力する可変長
符号デコード部と、第１のメモリ及び第２のメモリに接
続しており、複数の固定長符号からなるデータを第１の
メモリから読み出して第２のメモリへ出力するデータロ
ード部とを備えている。

【００２５】この第９の発明では、可変長符号デコード
部が、可変長符号にエンコードされた第１の種類の画像
データである第１のデータを第１のメモリから読み出し
てデコードし、そのデコード結果としての固定長符号か
らなる第２の種類の画像データである第２のデータを第
２のメモリに書き込み、データロード部が、画像データ
である第３のデータを第１のメモリから読み出して第２
のメモリへ出力し、プロセッサ部が、画像処理プログラ
ムに従って、第２のデータを第２のメモリから読み出し
て第２の種類の画像データとは異なる第３の種類の画像
データである第４のデータに変換処理し、第３のデータ
を第２のメモリから読み出して第４のデータとの所定の
演算を行ない、その演算結果の第５のデータを第１のメ
モリに書き込む。

【００２６】本発明に係る画像処理装置の第１０の発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする第１の命令デ
コーダと、データを記憶する複数のレジスタ及び算術演
算を行なう演算回路を含むと共に第１の命令デコーダに
接続していて第１の命令デコーダの出力に従って命令を
実行する第１の命令実行部を有し、プログラムに記述さ
れた複数の命令に従って第２のメモリからデータを読み
出して所定の演算を行ない、第１のメモリに演算結果を
書き込む第１のプロセッサ部と、第１のメモリ及び第１
のメモリとも第２のメモリとも異なる第３のメモリに接
続しており、命令をデコードする第２の命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に第２の命令デコーダに接続し
ていて第２の命令デコーダの出力に従って命令を実行す
る第２の命令実行部を有し、プログラムに記述された複
数の命令に従って第３のメモリからデータを読み出して
所定の演算を行ない、第１のメモリに演算結果を書き込
む第２のプロセッサ部と、第１のメモリ，第２のメモリ
及び第３のメモリに接続しており、複数の可変長符号か
らなるデータを第１のメモリから読み出して複数の固定
長符号からなるデータにデコードし、デコード結果のデ
ータを第２及び第３のメモリへ出力する可変長符号デコ
ード部と、第１のメモリ，第２のメモリ及び第３のメモ
リに接続しており、複数の固定長符号からなるデータを
第１のメモリから読み出して第２及び第３のメモリへ出
力するデータロード部とを備えている。

【００２７】この第１０の発明では、可変長符号デコー
ド部が、可変長符号にエンコードされた第１の種類の画
像データである第１のデータと第２のデータとを第１の
メモリから読み出してデコードし、第１のデータのデコ
ード結果としての固定長符号からなる第２の種類の画像
データである第３のデータを第２のメモリに、第２のデ
ータのデコード結果としての第２の種類の画像データで
ある第４のデータを第３のメモリにそれぞれ書き込み、
データロード部が、画像データである第５のデータと第
６のデータとを第１のメモリからを読み出し、第５のデ
ータを第２のメモリへ、第６のデータを第３のメモリへ
それぞれ出力し、第１のプロセッサ部が、画像処理プロ
グラムに従って、第３のデータを第２のメモリから読み
出して第２の種類の画像データとは異なる第３の種類の
画像データである第７のデータに変換処理し、第５のデ
ータを第２のメモリから読み出して第７のデータとの所
定の演算を行ない、その演算結果の第８のデータを第１
のメモリに書き込み、第２のプロセッサ部が、画像処理
プログラムに従って、第４のデータを第３のメモリから
読み出して第３の種類の画像データである第９のデータ
に変換処理し、第６のデータを第３のメモリから読み出
して第９のデータとの所定の演算を行ない、その演算結
果の第１０のデータを第１のメモリに書き込む。

【００２８】本発明に係る画像処理装置の第１１の発明
は、第１０の発明において、第１のプロセッサ部及び第
２のプロセッサ部に接続しており、画像処理プログラム
の命令を記憶する第４のメモリを備えている。

【００２９】この第１１の発明では、第４のメモリが第
１のプロセッサ部及び第２のプロセッサ部に命令を並列
に供給することにより、第１のプロセッサ部及び第２の
プロセッサ部が並列に動作する。

【００３０】本発明に係る画像処理装置の第１２の発明
は、メモリに接続しており、メモリに格納されている命
令をデコードする命令デコーダと、データを記憶する複
数のレジスタ及び算術演算を行なう演算回路を含むと共
に命令デコーダに接続していて命令デコーダの出力に従
って命令を実行する命令実行部を有し、プログラムに記
述された複数の命令をデコードして実行することにより
プログラムに従ったデータ処理を行ない、処理結果をメ
モリへ出力するプロセッサ部と、プロセッサ部及びメモ
リに接続しており、複数の可変長符号からなるデータを
メモリから読み出して複数の固定長符号からなるデータ
にデコードし、デコード結果のデータをプロセッサ部へ
出力する可変長符号デコード部と、プロセッサ部及びメ
モリに接続しており、データ読み出し部とデータ読み出
し部に接続した加算部と加算部に接続したデータ書き込
み部とを有し、データ読み出し部が複数の固定長符号か
らなるデータをメモリから読み出し、加算部がデータ読
み出し部が読み出した２個の符号を加算し、データ書き
込み部が加算部による加算結果のデータをプロセッサ部
へ出力するデータロード部とを備えている。

【００３１】この第１２の発明では、可変長符号デコー
ド部が、可変長符号にエンコードされた第１の種類の画
像データである第１のデータをメモリから読み出してデ
コードし、そのデコード結果としての固定長符号からな
る第２の種類の画像データである第２のデータをプロセ
ッサ部へ出力し、データロード部が、複数の固定長符号
からなる画像データである第３のデータをメモリから読
み出し、第３のデータの隣接符号間の加算を行ない、そ
の加算結果である第４のデータをプロセッサ部へ出力
し、プロセッサ部が、画像処理プログラムに従って、可
変長符号デコード部から出力された第２のデータを第２
の種類の画像データとは異なる第３の種類の画像データ
である第５のデータに変換処理し、その処理結果の第５
のデータとデータロード部から出力された第４のデータ
との所定の演算を行ない、その演算結果の第６のデータ
をメモリに書き込む。

【００３２】本発明に係る画像処理装置の第１３の発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に命令デコーダに接続していて
命令デコーダの出力に従って命令を実行する命令実行部
を有し、プログラムに記述された複数の命令に従って第
２のメモリからデータを読み出して所定の演算を行な
い、第１のメモリに演算結果を書き込むプロセッサ部
と、第１のメモリ及び第２のメモリに接続しており、複
数の可変長符号からなるデータを第１のメモリから読み
出して複数の固定長符号からなるデータにデコードし、
デコード結果のデータを第２のメモリへ出力する可変長
符号デコード部と、第１のメモリ及び第２のメモリに接
続しており、データ読み出し部とデータ読み出し部に接
続した加算部と加算部に接続したデータ書き込み部とを
有し、データ読み出し部が複数の固定長符号からなるデ
ータを第１のメモリから読み出し、加算部がデータ読み
出し部が読み出した２個の符号を加算し、データ書き込
み部が加算部による加算結果のデータを第２のメモリへ
出力するデータロード部とを備えている。

【００３３】この第１３の発明では、可変長符号デコー
ド部が、可変長符号にエンコードされた第１の種類の画
像データである第１のデータを第１のメモリから読み出
してデコードし、そのデコード結果としての固定長符号
からなる第２の種類の画像データである第２のデータを
第２のメモリに書き込み、データロード部が、複数の固
定長符号からなる画像データである第３のデータを第１
のメモリから読み出してその隣接符号間の加算を行な
い、その加算結果である第４のデータを第２のメモリへ
出力し、プロセッサ部が、画像処理プログラムに従っ
て、第２のデータを第２のメモリから読み出して第２の
種類の画像データとは異なる第３の種類の画像データで
ある第５のデータに変換処理し、第４のデータを第２の
メモリから読み出し、第４のデータと第５のデータとの
所定の演算を行ない、その演算結果の第６のデータを第
１のメモリに書き込む。

【００３４】本発明に係る画像処理装置の第１４発明
は、第１のメモリ及び第１のメモリとは異なる第２のメ
モリに接続しており、命令をデコードする第１の命令デ
コーダと、データを記憶する複数のレジスタ及び算術演
算を行なう演算回路を含むと共に第１の命令デコーダに
接続していて第１の命令デコーダの出力に従って命令を
実行する第１の命令実行部を有し、プログラムに記述さ
れた複数の命令に従って第２のメモリからデータを読み
出して所定の演算を行ない、第１のメモリに演算結果を
書き込む第１のプロセッサ部と、第１のメモリ及び第１
のメモリとも第２のメモリとも異なる第３のメモリに接
続しており、命令をデコードする第２の命令デコーダ
と、データを記憶する複数のレジスタ及び算術演算を行
なう演算回路を含むと共に第２の命令デコーダに接続し
ていて第２の命令デコーダの出力に従って命令を実行す
る第２の命令実行部を有し、プログラムに記述された複
数の命令に従って第３のメモリからデータを読み出して
所定の演算を行ない、第１のメモリに演算結果を書き込
む第２のプロセッサ部と、第１のメモリ，第２のメモリ
及び第３のメモリに接続しており、複数の可変長符号か
らなるデータを第１のメモリから読み出して複数の固定
長符号からなるデータにデコードし、デコード結果のデ
ータを第２及び第３のメモリへ出力する可変長符号デコ
ード部と、第１のメモリ，第２のメモリ及び第３のメモ
リに接続しており、データ読み出し部とデータ読み出し
部に接続した加算部と加算部に接続したデータ書き込み
部とを有し、データ読み出し部が複数の固定長符号から
なるデータを第１のメモリから読み出し、加算部がデー
タ読み出し部が読み出した２個の符号を加算し、データ
書き込み部が加算部による加算結果のデータを第２のメ
モリ及び第３のメモリへ出力するデータロード部とを備
えている。

【００３５】この第１４の発明では、可変長符号デコー
ド部が、可変長符号にエンコードされた第１の種類の画
像データである第１のデータと第２のデータとを第１の
メモリから読み出してデコードし、第１のデータのデコ
ード結果としての固定長符号からなる第２の種類の画像
データである第３のデータを第２のメモリに、第２のデ
ータのデコード結果としての第２の種類の画像データで
ある第４のデータを第３のメモリにそれぞれ書き込み、
データロード部が、複数の固定長符号からなる画像デー
タである第５のデータと第６のデータとを第１のメモリ
から読み出し、第５のデータの隣接符号間の加算を行な
い、その加算結果である第７のデータを第２のメモリへ
出力し、第６のデータの隣接符号間の加算を行ない、そ
の加算結果である第８のデータを第３のメモリへ出力
し、第１のプロセッサ部が、画像処理プログラムに従っ
て、第３のデータを第２のメモリから読み出して第２の
種類の画像データとは異なる第３の種類の画像データで
ある第９のデータに変換処理し、第７のデータを第２の
メモリから読み出して第９のデータとの所定の演算を行
ない、その演算結果の第１０のデータを第１のメモリに
書き込み、第２のプロセッサ部が、画像処理プログラム
に従って、第４のデータを第３のメモリから読み出して
第３の種類の画像データである第１１のデータに変換処
理し、第８のデータを第３のメモリから読み出して第１
１のデータとの所定の演算を行ない、その演算結果の第
１２のデータを第１のメモリに書き込む。

【００３６】本発明に係る画像処理装置の第１５の発明
は、上述の第１４の発明において、第１のプロセッサ部
及び第２のプロセッサ部に接続しており、画像処理プロ
グラムの命令を記憶する第４のメモリを備えている。

【００３７】この第１５の発明では、第４のメモリが第
１のプロセッサ部及び第２のプロセッサ部に命令を並列
に供給することにより、第１のプロセッサ部及び第２の
プロセッサ部が並列に動作する。

【００３８】本発明に係る画像処理装置の第１６の発明
は、第１のメモリ，第１のメモリとは異なる第２のメモ
リ及び読み出し専用メモリに接続しており、命令をデコ
ードする命令デコーダと、データを記憶する複数のレジ
スタ及び算術演算を行なう演算回路を含むと共に命令デ
コーダに接続していて命令デコーダの出力に従って命令
を実行する命令実行部を有し、読み出し専用メモリに保
持されたプログラムに記述された複数の命令に従って第
２のメモリからデータを読み出して所定の演算を行な
い、第１のメモリに演算結果を書き込むプロセッサ部
と、第１のメモリ及び第２のメモリに接続しており、複
数の可変長符号からなるデータを第１のメモリから読み
出して複数の固定長符号からなるデータにデコードし、
デコード結果のデータを第２のメモリへ出力する可変長
符号デコード部と、第１のメモリ及び第２のメモリに接
続しており、複数の固定長符号からなるデータを第１の
メモリから読み出して第２のメモリへ出力するデータロ
ード部とを備えている。

【００３９】この第１６の発明では、可変長符号デコー
ド部が、可変長符号にエンコードされた第１の種類の画
像データである第１のデータを第１のメモリから読み出
してデコードし、そのデコード結果としての固定長符号
からなる第２の種類の画像データである第２のデータを
第２のメモリに書き込み、データロード部が、画像デー
タである第３のデータを第１のメモリから読み出して第
２のメモリへ出力し、プロセッサ部が、読み出し専用メ
モリに保持された画像処理プログラムに従って、第２の
データを第２のメモリから読み出して第２の種類の画像
データとは異なる第３の種類の画像データである第４の
データに変換処理し、第３のデータを第２のメモリから
読み出して第４のデータとの所定の演算を行ない、その
演算結果の第５のデータを第１のメモリに書き込む。

【００４０】本発明に係る画像処理装置の第１７の発明
は、メモリに接続しており、メモリに格納されている命
令をデコードする命令デコーダと、データを記憶する複
数のレジスタ及び算術演算を行なう演算回路を含むと共
に命令デコーダに接続していて命令デコーダの出力に従
って命令を実行する命令実行部を有し、プログラムに記
述された複数の命令をデコードして実行することにより
プログラムに従ったデータ処理を行ない、処理結果をメ
モリへ出力するプロセッサ部と、プロセッサ部及び可変
長符号入力部に接続しており、可変長符号入力部を介し
て外部から入力された複数の可変長符号からなるデータ
を複数の固定長符号からなるデータにデコードし、デコ
ード結果のデータをプロセッサ部へ出力する可変長符号
デコード部とを備えている。

【００４１】この第１７の発明では、可変長符号デコー
ド部が、可変長符号入力部から出力された可変長符号に
エンコードされた第１の種類の画像データである第１の
データをデコードし、そのデコード結果としての固定長
符号からなる第２の種類の画像データである第２のデー
タをプロセッサ部へ出力し、プロセッサ部が、画像処理
プログラムに従って、可変長符号デコード部から出力さ
れた第２のデータを第２の種類の画像データとは異なる
第３の種類の画像データである第３のデータに変換処理
し、その処理結果の第３のデータをメモリに書き込む。

【００４２】本発明に係る画像処理装置の第１８の発明
は、メモリ及び可変長符号入力部に接続しており、命令
をデコードする命令デコーダと、データを記憶する複数
のレジスタ及び算術演算を行なう演算回路を含むと共に
命令デコーダに接続していて命令デコーダの出力に従っ
て命令を実行する命令実行部を有し、プログラムに記述
された複数の命令をデコードして実行することによりプ
ログラムに従ったデータ処理を行ない、処理結果をメモ
リへ出力するプロセッサ部と、プロセッサ部及びメモリ
に接続しており、複数の固定長符号からなるデータをメ
モリから読み出してプロセッサ部へ出力するデータロー
ド部とを備えている。

【００４３】この第１８の発明では、データロード部
が、複数の固定長符号からなる画像データである第１の
データをメモリから読み出してプロセッサ部へ出力し、
プロセッサ部が、画像処理プログラムに従って、可変長
符号入力部を介して外部から入力された可変長符号にエ
ンコードされた第１の種類の画像データである第２のデ
ータを固定長符号からなる第２の種類の画像データであ
る第３のデータにデコード処理し、その処理結果の第３
のデータを第２の種類の画像データとは異なる第３の種
類の画像データである第４のデータに変換処理し、デー
タロード部から出力された第１のデータと第４のデータ
との所定の演算を行ない、その演算結果の第５のデータ
をメモリに書き込む。

【００４４】本発明に係る画像処理装置の第１９の発明
は、第１のメモリ，第１のメモリとは異なる第２及び第
３のメモリに接続しており、命令をデコードする命令デ
コーダと、データを記憶する複数のレジスタ及び算術演
算を行なう演算回路を含むと共に命令デコーダに接続し
ていて命令デコーダの出力に従って命令を実行する命令
実行部を有し、プログラムに記述された複数の命令に従
って第２及び第３のメモリからデータを読み出して所定
の演算を行ない、第１のメモリに演算結果を書き込むプ
ロセッサ部と、第１のメモリ及び第２のメモリに接続し
ており、複数の可変長符号からなるデータを第１のメモ
リから読み出して複数の固定長符号からなるデータにデ
コードし、デコード結果のデータを第２のメモリへ出力
する可変長符号デコード部と、第１のメモリ及び第３の
メモリに接続しており、複数の固定長符号からなるデー
タを第１のメモリから読み出し、第３のメモリへ出力す
るデータロード部とを備えている。

【００４５】この第１９の発明では、可変長符号デコー
ド部が、可変長符号にエンコードされた第１の種類の画
像データである第１のデータを第１のメモリから読み出
してデコードし、そのデコード結果としての固定長符号
からなる第２の種類の画像データである第２のデータを
第２のメモリに書き込み、データロード部が、画像デー
タである第３のデータを第１のメモリから読み出して第
３のメモリへ出力し、プロセッサ部が、画像処理プログ
ラムに従って、第２のデータを第２のメモリから読み出
して第２の種類の画像データとは異なる第３の種類の画
像データである第４のデータに変換処理し、第３のデー
タを第３のメモリから読み出して第４のデータとの所定
の演算を行ない、その演算結果の第５のデータを第１の
メモリに書き込む。

【００４６】

【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて詳述する。

【００４７】〔実施の形態１〕 (1) 「全体構成」 図１に本発明の画像処理装置の実施の形態１の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図１において参照符号１で示されている部分が本発
明の画像処理装置が構築されているチップであり、複数
のDRAMチップで構成される外部メモリ２にデータバス３
及びアドレスバス４等を介して接続されている。

【００４８】本発明の画像処理装置は、１ブロックが８
×８＝64個の画素からなり、１フレームが90×60＝ 5,4
00個のブロックからなる圧縮された画像データを１秒間
に30フレーム伸張処理するMPEG標準のビデオデータと、
そのビデオデータに付属するオーディオデータ及びデコ
ードシステムの動作に関するシステムデータの三種類の
データを主として処理する。

【００４９】本発明の画像処理装置の中心となる演算処
理部は第１のプロセッサ部としての第１マイクロプロセ
ッサ10と第２のプロセッサ部としての第２マイクロプロ
セッサ11とで構成されており、これらの第１マイクロプ
ロセッサ10及び第２マイクロプロセッサ11がマルチプロ
セッサ手法に従って負荷分散を行なうことにより、高効
率で画像データを処理する。

【００５０】参照符号12は第１のメモリとしての第１高
速メモリを、参照符号13は第２のメモリとしての第２高
速メモリをそれぞれ示している。第１高速メモリ12はバ
ス24を介して第１マイクロプロセッサ10と、第２高速メ
モリ13はバス25を介して第２マイクロプロセッサ11とそ
れぞれ接続しており、各マイクロプロセッサ10, 11のロ
ーカルメモリとして動作する。

【００５１】参照符号14は可変長符号デコード部として
の VLC(Variable Length Code:可変長符号) デコーダを
示している。この VLCデコーダ14は、前述の64個の画素
からなるブロックの可変長符号化された各画像データを
64個の固定長画素データを要素とする配列にデコード
し、デコード結果を内部バス20を介して高速メモリ12,1
3へ出力する。

【００５２】参照符号15はデータロード部としてのブロ
ックローダを示している。このブロックローダ15は、フ
ーム間予測技法に従って、差分データを加算する対象と
なる隣接フレームのブロックを外部メモリ２から読み出
して内部バス20を介して高速メモリ12, 13へ出力する。
なお、 VLCデコーダ14及びブロックローダ15は高速メモ
リ12, 13と内部バス20により接続されており、内部バス
20のバス権を相互に調停して高速メモリ12, 13にデータ
を書き込む。なお、内部バス20はアドレスバス(IDアス)
とデータバス (IDバス) とにより構成されている。

【００５３】参照符号16は第１, 第２マイクロプロセッ
サ10, 11により共通使用される命令キャッシュである。
この命令キャッシュ16は、外部メモリ２から外部バス21
を介してフェッチした命令をキャッシングし、第１, 第
２マイクロプロセッサ10, 11それぞれに命令を供給す
る。また、命令キャッシュ16は第１, 第２マイクロプロ
セッサ10, 11に同一の命令を同時に供給することも、い
ずれか一方のマイクロプロセッサ10または11のみに命令
を供給することも可能である。なお、外部バス21は、ア
ドレスバス (EAバス) とデータバス (EDバス) とにより
構成されており、、本発明の画像処理装置と外部メモリ
２との間を接続している。

【００５４】参照符号17は画像表示回路であり、伸張処
理が終了した画像データを外部バス21を介して外部メモ
リ２から読み出し、バス28を介して外部へ出力する。参
照符号18はシリアル入力回路であり、外部からシリアル
信号線27を介して入力された圧縮画像のシリアルデータ
をパラレルデータに変換し、外部バス21を介して外部メ
モリ２に書き込む。従って、たとえばシリアル信号線27
は外部アンテナあるいはディジタルビデオディスク(DV
D) 再生装置の出力ラインと接続されており、バス28は
CRTディスプレイ等の画像表示装置と接続されている。

【００５５】なお、第１, 第２マイクロプロセッサ10,
11、 VLCデコーダ14、ブロックローダ15、命令キャッシ
ュ16、画像表示回路17及びシリアル入力回路18は外部バ
ス21のバス権を調停して外部メモリ２をアクセスする。

【００５６】参照符号19は外部バス21のアドレスバス
(EAバス) と外部メモリ２との間に備えられたDRAMコン
トローラであり、外部バス21へ出力されたアドレスをDR
AMの行アドレスと列アドレスとに変換して外部メモリ２
をアクセスするために備えられている。

【００５７】(2) 「マイクロプロセッサ」 次に、第１, 第２マイクロプロセッサ10, 11について説
明するが、両者は同一の構成を有する。本第１の実施の
形態では、画像処理プログラムの実行中に第１マイクロ
プロセッサ10のみが動作する期間と、第２マイクロプロ
セッサ11のみが動作する期間と、両マイクロプロセッサ
10, 11が共に動作する期間とがあるが、両マイクロプロ
セッサ10, 11の命令、レジスタ構成及びハードウェア機
能は基本的に同一であるので、ここでは第１マイクロプ
ロセッサ10についてのみ説明するが、その説明はそのま
ま第２マイクロプロセッサ11にもあてはまる。

【００５８】(2.1) 「命令セットとレジスタ」 図２の模式図にマイクロプロセッサ10の命令フォーマッ
トを示す。マイクロプロセッサ10の命令フォーマットに
は、一つの命令で二つの演算を指示する２演算命令のフ
ォーマット101 と、一つの命令で一つの演算を指示する
１演算命令のフォーマット102 とがある。

【００５９】２演算命令のフォーマット101 には、各１
ビットのフィールド103 及びフィールド104 からなるフ
ォーマットフィールドと、二つの演算フィールド106, 1
07と、各演算フィールド106, 107に一つずつ付属する３
ビットの実行条件フィールド105 とが含まれる。また、
１演算命令のフォーマット102 には、各１ビットのフィ
ールド103 及びフィールド104 からなるフォーマットフ
ィールドと、フィールド108 及びフィールド109 からな
る演算フィールドと、一方の演算フィールド108 のみに
付属する３ビットの実行条件フィールド105 とが含まれ
る。

【００６０】図３はフォーマットフィールド103 及び10
4 の内容の詳細を示す模式図である。フォーマットフィ
ールドの値FMが”00”である場合、この命令は２演算命
令であり、演算フィールド106 で指示されたoperation
＿0 の演算がデコード直後のクロックサイクルに実行さ
れ、演算フィールド107 で指示されたoperation ＿1の
演算がoperation ＿0 の演算に対して１クロックサイク
ル遅れて実行されることを意味している。

【００６１】フォーマットフィールドの値FMが”01”で
ある場合、この命令は２演算命令であり、演算フィール
ド106 で指示されたoperation ＿0 の演算と演算フィー
ルド107 で指示されたoperation ＿1 の演算とがデコー
ド直後のクロックサイクルで並列に実行されることを意
味している。

【００６２】フォーマットフィールドの値FMが”10”で
ある場合、この命令は２演算命令であり、演算フィール
ド107 で指示されたoperation ＿1 の演算がデコード直
後のクロックサイクルに実行され、演算フィールド106
で指示されたoperation ＿0の演算がoperation ＿1 の
演算に対して１クロックサイクル遅れて実行されること
を意味している。

【００６３】フォーマットフィールドの値FMが”11”で
ある場合、この命令は１演算命令であり、108 及び109
からなる演算フィールドで指示された一つの演算がデコ
ード直後のクロックサイクルに実行されることを意味し
ている。

【００６４】図４は実行条件フィールド105 の内容の詳
細を示す模式図である。実行条件フィールド105 は、後
述するマイクロプロセッサ10の状態フラグF0及びF1の値
に依存して、演算フィールド106, 107でそれぞれ示され
たoperation ＿0 の演算及びoperation ＿1 の演算、更
には演算フィールド108 及び109 で示された演算が有効
であるか無効であるかを定める。ここで、演算が有効で
あるとは、演算結果がレジスタ, メモリ, フラグに反映
され、その演算により定義された動作結果が残ることを
意味する。また、演算が無効であるとは、演算結果がレ
ジスタ, メモリ, フラグに反映されず、定められた演算
の種類には拘わらずにその演算により無効演算(NOP:no
operation)と同様の結果がレジスタあるいはフラグに残
ることを意味する。

【００６５】実行条件フィールド105 の値CCが”000 ”
である場合、演算はフラグF0, F1の値に拘わらずに常に
有効である。実行条件フィールド105 の値CCが”001 ”
である場合、演算はF1の値には拘わらずF0が”10”であ
る場合にのみ有効である。実行条件フィールド105 の値
CCが”010 ”である場合、演算はF0が”10”であり且つ
F1が”10”である場合にのみ有効である。実行条件フィ
ールド105 の値CCが”011 ”である場合、演算はF0が”
10”であり且つF1が”11”である場合にのみ有効であ
る。実行条件フィールド105 の値CCが”101 ”である場
合、演算はF1の値に拘わらずF0が”10”である場合にの
み有効である。実行条件フィールド105 の値CCが”110
”である場合、演算はF0が”11”であり且つF1が”1
0”である場合にのみ有効である。実行条件フィールド1
05 の値CCが”111 ”である場合、演算はF0が”11”で
あり且つF1が”11”である場合にのみ有効である。実行
条件フィールド105 の値CCが”100 ”である場合の動作
は未定義であり、この値が命令で用いられることはな
い。

【００６６】図５は28ビットで表現される短型の演算フ
ィールド106, 107と58ビットで表現される長型の演算フ
ィールド（108 及び109 で構成）のビット構成例を示す
模式図である。短型の演算フィールドには三種類のフォ
ーマット111, 112, 113 があり、長型の演算フィールド
には一種類のフォーマット114 のみがある。

【００６７】フォーマット111 は演算内容を指定するフ
ィールド115 及び117 と、レジスタ番号または６ビット
の即値を指定するフィールド121 と、レジスタの番号を
指定する二つのフィールド122, 123とで構成される。こ
のフォーマット111 の演算には、レジスタ間及びレジス
タと即値の算術演算, 論理演算, シフト演算, ビット演
算、あるいはレジスタ間接アドレッシングのメモリアク
セス演算, ジャンプ演算等が含まれる。

【００６８】フォーマット112 は16ビット長のデータの
レジスタ間演算のためのフォーマットであり、演算内容
を指定するフィールド116 と、レジスタの番号を指定す
る三つのフィールド122, 123及び124 と、各レジスタ番
号修飾情報118, 120とで構成される。マイクロプロセッ
サ10は後述するように32ビット長の汎用レジスタを64個
備えている (図６参照) 。16ビットデータは各汎用レジ
スタの上位側または下位側の16ビットに格納される。こ
のため、レジスタ上の16ビット長のオペランド位置を特
定するためにレジスタ番号と上位または下位の格納位置
を示す１ビット修飾情報とがそれぞれに必要になる。レ
ジスタ番号修飾情報118 及び120 は合計３ビットのフィ
ールドであり、このために使用される。このフォーマッ
ト112 は16ビットで表現される画像データを扱う演算に
おいて多用される。

【００６９】フォーマット113 は分岐命令のためのフォ
ーマットであり、演算内容を指定するフィールド115 及
び117 と、分岐変位のフィールド125 とで構成される。
このフォーマット113 の演算には分岐命令とサブルーチ
ン分岐命令とが含まれる。

【００７０】フォーマット114 は32ビットの分岐変位ま
たは即値を必要とする演算のためのフォーマットであ
り、演算の内容を指定するフィールド115 と、三つのレ
ジスタの番号を指定するフィールド122, 123及び124
と、分岐変位または即値を指定するフィールド126 とで
構成される。このフォーマット114 の演算には複雑な算
術演算, 大きな即値を用いる算術演算, 大きなディスプ
レースメント付きレジスタ間接アドレッシングのメモリ
アクセス演算, 大きな分岐変位の分岐演算, 絶対番地へ
のジャンプ演算等が含まれる。

【００７１】図６はマイクロプロセッサ10のレジスタ構
成例を示す模式図である。マイクロプロセッサ10にはR0
乃至R63 の64本の32ビット長の汎用レジスタ130 と、６
本の32ビット長の制御レジスタ140 と、２本の64ビット
長のアキュムレータ136 とが備えられている。制御レジ
スタ140 には、プロセッサ状態語(PSW)134と、プログラ
ムカウンタ(PC)135 と、その他の各種の専用レジスタと
が含まれる。

【００７２】フォーマット112 の演算では64本の汎用レ
ジスタ130 のそれぞれの上位16ビットと下位16ビットと
を別々にアクセス可能である。また、２本のアキュムレ
ータ136 はそれぞれ上位32ビットと下位32ビットとを別
々にアクセス可能である。汎用レジスタ(R0)131 はその
内容が読み出された場合には常に”０”であり、書き込
みは無視される。汎用レジスタ(R63) はスタックポイン
タ(SPI) であり、 PSW134 のSMフィールドの値に依存し
てユーザスタックポインタ(SPU)132または割り込みスタ
ックポインタ(SPI)133のいずれかが動作する。

【００７３】図７は PSW134 の詳細な内容を示す模式図
である。 PSW134 の上位16ビットのフィールド142 に
は、スタックポインタを切り替えるSNフィールド, アド
レス変換動作の有無を制御するATフィールド, デバッグ
機構の動作を制御するDBフィールド, 外部割り込みの受
け付け動作を制御する IMASKフィールドが含まれる。下
位16ビットのフィールド143 はフラグフィールドであ
る。フラグフィールド143には８個のフラグがあり、そ
の内のF0フラグ144 とF1フラグ145 とは演算の有効／無
効を制御する。各フラグの値は比較演算あるいは算術演
算の結果に依存して変化するほか、フラグ初期化演算で
初期化される場合、あるいはフラグ値書き込み演算で任
意の値をフラグフィールド143 に書き込むことにより変
化する場合がある。また、フラグ値読み出し演算でフラ
グフィールド143 の値を読み出すことも可能である。

【００７４】(2.2) 「ハードウェア構成」 本発明の画像処理装置の実施の形態１のマイクロプロセ
ッサ10の全体の構成例を図８のブロック図に示す。

【００７５】図８において、参照符号163 はマイクロプ
ロセッサ10を外部バス21, 命令キャッシュ16及び高速メ
モリ12と接続するバスインタフェイス部である。バスイ
ンタフェイス部163 はマイクロプロセッサ10内部では、
IAバス及びBDバスを介して命令フェッチ部161 と、また
OAバス及びBDバスを介してオペランドアクセス部162と
それぞれ接続している。

【００７６】命令フェッチ部161 は、命令をバスインタ
フェイス部163 を介して命令キャッシュ16あるいは外部
メモリ２からフェッチし、64ビットのIIバスを経由して
命令マッパ150 へ送る。また、オペランドアクセス部16
2 は、データをバスインタフェイス部163 を介して高速
メモリ12または外部メモリ２からフェッチしてメモリア
クセス部159 へ送り、あるいはメモリアクセス部159 か
ら送られてきたデータをバスインタフェイス部163 を介
して高速メモリ12または外部メモリ２に書き込む。

【００７７】命令マッパ150 は命令フェッチ部161 から
送られてきた64ビットの命令をそれに含まれるフォーマ
ットフィールド103 と104 とに従って演算フィールドに
分解し、指定された順序で命令デコーダ170 へ転送す
る。この際、命令マッパ150 は演算の種類に応じて各演
算フィールドを四つのデコーダ151, 152, 153 及び154
の内の対応するデコーダへ再配置して転送する。

【００７８】命令デコーダ170 は、ジャンプ演算, 分岐
演算の演算コードをデコードするデコーダであるPCD 15
1 と、算術演算, シフト演算等の汎用レジスタにあるオ
ペランドに関する演算の演算コードをデコードするデコ
ーダであるIAD 152 及びIBD153 と、メモリアクセス演
算の演算コードをデコードするデコーダであるMD 154と
で構成される。これらのデコーダ151, 152, 153 及び15
4 によるデコード結果は制御回路155 に与えられる。制
御回路155 には PSW134 が含まれており、命令デコーダ
170 の各デコーダによるデコード結果と PSW134 の内容
とに従って演算部180 を制御する。

【００７９】演算部180 は命令デコーダ170 の四つのデ
コーダ151, 152, 153 及び154 に対応してPC部156 と、
２部分からなる整数演算部160 と、メモリアクセス部15
9 との計４ブロックで構成される。

【００８０】PC部156 には前述のプログラムカウンタ13
5 あるいは図示されていない加算器が備えられている。
PC部156 は、有効なジャンプ演算または分岐演算を含ま
ない命令が実行された場合には、その命令のPC値に”
８”を加えることにより次に実行すべき命令の PC 値を
計算し、ジャンプ演算あるいは分岐演算が実行された場
合には、その命令のPC値に分岐変位を加算するか、また
は演算で指定されたアドレッシングモードに従う計算を
行なうことによりジャンプ先命令のPC値を計算する。

【００８１】整数演算部160 には前述の７ポートの汎用
レジスタ130,制御レジスタ140 及びアキュムレータ136
と、後述するバレルシフタ,ALU及び乗算器が備えられて
おり、整数演算を並列に実行する二つの整数演算機構で
あるIA部157 とIB部158 とで構成されている。なお、PC
部150 と整数演算部160 のIA部157 及びIB部158 とはそ
れぞれ他と独立に動作するが、必要に応じてＳバス, Ｄ
バスを経由して相互にデータを送受信する場合もある。

【００８２】メモリアクセス部159 は整数演算部160 の
IA部157 またはIB部158 と協調して動作し、オペランド
アクセス部162 との間でデータを送受信する。

【００８３】なお、演算部180 と命令フェッチ部161 あ
るいはオペランドアクセス部162 との間はJAバス, AAバ
ス及びDDバスで結合されており、それぞれ演算部180 と
命令アドレス, データアドレス及びデータを送受信す
る。

【００８４】図９は整数演算部160 の詳細な構成例を示
すブロック図であり、整数演算部160 とメモリアクセス
部159 との間の接続関係が併せて示されている。整数演
算部160 は、レジスタファイル166 と二つの演算部167
及び168 とで構成されている。

【００８５】レジスタファイル166 には前述の図６に示
されている汎用レジスタ130,制御レジスタ140 及びアキ
ュムレータ136 が含まれており、IA部157 とIB部158 と
で共有される。また、演算部167 はIA部157 に、演算部
168 はIB部158 にそれぞれ含まれる。換言すれば、IA部
157 は演算部167 とレジスタファイル166 とで、IB部15
8 は演算部168 とレジスタファイル166 とでそれぞれ構
成されている。

【００８６】レジスタファイル166 内の汎用レジスタ13
0 と演算部167 及び168 とはそれぞれ３本のバスで結合
されており、独立に二つの演算が実行可能に構成されて
いる。また、汎用レジスタ130 はもう１本のバスでメモ
リアクセス部159 と結合している。演算部167 にはALU
167A, バレルシフタ167B及び乗算器167Mが、演算部168
にはALU 168A, バレルシフタ168B及び乗算器168Mがそれ
ぞれ備えられている。また、図示されてはいないが、ア
キュムレータ136 の一つは演算部167 に、もう一つが演
算部168 に備えられており、それぞれ乗算器167M, 168M
による乗算の結果を蓄積加算または蓄積減算して保持す
る。

【００８７】(3) 「ブロックローダ」 図10はブロックローダ15の詳細な構成例を示すブロック
図である。

【００８８】図10において、参照符号171 は入力データ
キューを示している。入力データキュー171 は外部メモ
リ２から８バイトまたは９バイトのデータを整置された
４バイト毎に読み込んでバッファリングし、１バイト毎
に出力する。但し、入力データキュー171 が外部メモリ
２から１回に読み込むデータの長さはそのデータの先頭
番地が４バイト境界に対してどのような位置にあるかに
依存する。

【００８９】参照符号172 はラッチであり、入力データ
キュー171 から現在出力されているデータの１回前に出
力された１バイトのデータを保持する。

【００９０】参照符号173 はオフセットアドレス格納用
のレジスタ(Offset)であり、８×８の画素データをブロ
ック単位に外部メモリ２からロードするために、第ｎ行
の画素データの読み込み後に第(n+1) 行の画素データを
読み込むために必要なオフセットアドレスを格納する。

【００９１】参照符号174 は、高速メモリ12または13に
画素データを書き込む際のアドレスを保持するためのレ
ジスタ(IAR) であり、４アドレス単位のインクリメント
機能を有する。このレジスタ174 が保持するアドレスは
内部バス20のIAバスへ出力される。参照符号175 は、外
部メモリ２から画素データを読み出す際のアドレスを保
持するためのレジスタ(EAR) であり、４アドレス単位の
インクリメント機能を有する。このレジスタ175 が保持
するアドレスは外部バス21のEAバスへ出力される。

【００９２】参照符号176 は加算器であり、入力データ
キュー171 から出力されているデータとラッチ172 に保
持されているデータとを加算して出力データキュー177
に書き込むか、またはレジスタ173 と175 との値を加算
してレジスタ175 に書き込む動作を行なう。出力データ
キュー177 は、加算器176 から出力される２個の16ビッ
トデータをバッファリングして４バイト毎に高速メモリ
12または13へ出力する。

【００９３】なお、上述の入力データキュー171,レジス
タ173, 174及び175 は外部バス21のEDバスからの入力経
路を有する。入力データキュー171,ラッチ172,レジスタ
173及び175 は加算器1761への出力経路を有する。な
お、入力データキュー171 はラッチ172 への出力をも有
する。更に、加算器176 はレジスタ175 及び出力データ
キュー177 への出力経路を有する。

【００９４】ところで、MPEG標準の動画処理では、フレ
ーム間予測のための予測データとして他フレームの整数
画素単位のデータを扱う場合と、半画素単位のデータを
扱う場合とがある。整数画素単位のデータを扱う場合
は、入力データキュー171 から出力されているデータと
ラッチ172 に保持されているデータとを加算器176 で加
算する処理は不必要であり、入力データキュー171 から
出力されている８ビットのデータが加算器176 で16ビッ
トにゼロ拡張されて出力データキュー177 に書き込まれ
る。

【００９５】一方、半画素単位のデータを扱う場合は、
入力データキュー171 から出力されている８ビットの画
素値とラッチ172 から出力されている８ビットの画素値
とが加算器176 で加算されて隣接２画素値の和として16
ビットのデータが出力データキュー177 に書き込まれ
る。このため、ブロックローダ15内では予測データの１
画素が常時16ビットで表現され、出力データキュー177
は予測データが半画素単位のデータであるか、または整
数画素単位のデータであるかには拘わらず、常に１画素
が16ビットであり且つブロックの各行が８個のデータで
構成されるデータを高速メモリ12または13に書き込む。

【００９６】(4) 「MPEG標準の動画データ処理例」 以下に本発明の画像処理装置による動画データ処理につ
いて説明するが、それに先立って、MPEG標準の動画デー
タの処理 (原画像の圧縮符号化処理及びその再生のため
の伸張処理) の概要について説明する。

【００９７】(4.1) 「MPEG標準の動画データ処理の概
要」 本発明の画像処理装置は動画像を圧縮符号化して得られ
た符号化データを伸張処理する装置であるが、符号化デ
ータは基本的には外部からバス28を介して入力される。
このような動画データの圧縮符号化手法としては、主と
して以下の三種類の手法が利用される。第１は画面内相
関による圧縮であり、同一フレーム内の各画素間の相関
関係が利用される。第２は画面間相関関係による圧縮で
あり、フレーム間の対応する画素のデータの差分が利用
される。フレーム間で対応する画素相互の差分のデータ
は生のデータに比してバラツキが非常に小さくなる。第
３は符号の出現確率の偏りによる圧縮であり、可変長符
号(VLC:Variable Length Code)が利用される。これは、
第２の要素により得られた差分のデータ（コード）を対
象として行なわれ、具体的には出現確率が高いデータの
コードに対しては短いビット長のコードを割り当て、出
現確率が低いデータのコードに対しては長いビット長の
コードを割り当てることにより、データ量を圧縮する。

【００９８】まず、第１の画面内相関関係を利用する手
法について説明する。図11(a) に示されているように、
たとえば 352×288 画素で構成される１フレームの原画
像をそれぞれが８×８＝64画素のブロックに分割し、そ
の一つを取り出す。なお、64個の画素はａ₁ 〜ａ₆₄にて
示されており、それぞれの画素値はこの時点ではランダ
ムである。そして、この図11(a) に示されている８×８
＝64画素のブロックに対して画面内相関関係による圧縮
が行なわれる。具体的には、図11(a) に示されている原
画像をまずDCT(Discrete Cosine Transform:離散コサイ
ン変換) 変換する。

【００９９】自然画像は一般的に、ある正方形の領域に
対して所謂直交変換処理を行なうと、領域全体が一様な
画素値を有する平均的な画像から始まって除々に精細な
画像へ順に分解される。このようにして得られた精細さ
が異なる複数の画像の内、より精細なことを周波数が高
いと言う。従って、自然画像は低周波数項 (平均的な画
像) から順に高周波数項へと分解された複数の画像を重
ね合わせて表現されていることになる。

【０１００】上述のような直交変換の一種として、MPEG
標準では前述のDCT を採用している。このような DCT変
換が行なわれた後の画像は、変換前にはランダムに分布
していた画素値が変換後には低周波数側の項に大きな値
が集中するという特性がある。従って、そのような DCT
変換後の画像データから高周波数項を除けばデータを圧
縮することが可能である。具体的には、図11(a) に示さ
れている原画像を DCT変換すると図11(b) に示されてい
るような、それぞれの画素の係数ｂ₁ 〜ｂ₆₄が低周波数
項から高周波数項へジグザグ状に配列された画像データ
が得られる。

【０１０１】次に、 DCT変換により得られた画像データ
の個々の画素の係数をある除数Ｄで除算して剰余を丸め
ることにより量子化して１フレームの画像データそのも
のが圧縮される。具体的には、図11(b) に示されている
DCT変換後の画像データを量子化すると、前述のように
それぞれの画素の係数ｂ₁ 〜ｂ₆₄が低周波数項側から高
周波数項側へジグザグに配列されているため、ある除数
Ｄで除算して剰余を丸めると、図11(c) に示されている
ように、各画素の商としては低周波数項側のｃ ₁ 〜ｃ₅
までのみが得られ、他の画素の商は全て”０”になるよ
うな画像データが得られる。この図11(c) に示されてい
る量子化後の画像データの内の値が”０”の画素に関す
るデータを圧縮することが可能である。

【０１０２】このようにして圧縮された画像データは、
上述と逆の処理を行なうことにより、即ちまず図11(c)
に示されている画像データに量子化の際の除数Ｄを乗算
することにより、図12(d) に示されているような、各画
素の係数ｂ’₁ 〜ｂ’₅ が復元された逆量子化画像デー
タが得られる。次に、この逆量子化画像データを逆DCT
変換すれば、図12(e) に示されているような、各画素値
がａ’₁ 〜ａ’₆₄で表されるほぼ原画像に近い再生画像
が得られる。

【０１０３】次に、画面間相関関係を利用した第２の圧
縮手法について説明する。画像が全く別の画像に切り替
わる場合は別として、一般的には時系列上で隣接するフ
レーム間で対応する画素相互の差分のデータは生のデー
タに比してバラツキが非常に小さくなる。従って、１フ
レーム前の各画素のデータとの差分のデータを上述の画
面内相関関係を利用した圧縮手法に利用すれば、更に圧
縮効率が向上する。また更に、そのような差分データを
以下に説明する第３の手法である可変長符号を利用して
表現すれば、より一層のデータ圧縮が可能になる。

【０１０４】第３の圧縮手法は符号の出現確率の偏りに
よる圧縮であり、可変長符号(VLC:Variable Length Cod
e)が利用される。

【０１０５】MPEG標準では、主として上述の三種類のデ
ータ圧縮手法を利用して動画像圧縮を行なうことにより
可変長符号を生成し、この可変長符号を送信したり、あ
るいは記録媒体に記録する。従って、そのようなデータ
の再生、換言すれば圧縮符号化データを伸張処理するに
は上述の処理とは逆の処理、即ち可変長符号化された圧
縮符号化データをデコードする可変長符号のデコード
(復号) 処理, フレーム間で対応する画素間のデータへ
の差分の加算, 量子化の際の除数を乗算することによる
逆量子化処理, 逆量子化処理により得られたデータの逆
DCT 変換等が必要であり、それらの処理を行なうことに
より、ほぼ原画像に近い再生画像が得られる。

【０１０６】(4.2) 「本発明の画像処理装置によるMPEG
標準の動画データ処理例」 MPEG標準で扱われる符号化データは大きく分けて、デコ
ーダシステムの動作に関するシステムデータと、ビデオ
に関するビデオデータと、オーディオに関するオーディ
オデータとの三種類である。従って、MPEG標準のデータ
をすべてデコードするデコードシステムではこれら三種
類のデータの全てをデコードする必要がある。

【０１０７】ところで、これらの三種類のデータをデコ
ード処理する場合の負荷を比較するとビデオデータのデ
コード処理の負荷が非常に大きく、他の二種類のデータ
のデコード処理の負荷はビデオデータのデコードの負荷
に比べると非常に小さい。また、ビデオデータには、８
×８画素単位のブロックデータである本来の画像データ
と、各ブロック単位のデータの修飾情報及び複数のブロ
ックデータで一つのフレームデータを構成するための修
飾情報等の付加データとが含まれる。そして、付加デー
タのデコード処理の負荷はブロックデータのデコード処
理の負荷に比べると非常に小さい。

【０１０８】従って、本発明の画像処理装置の実施の形
態１では、ブロックデータ以外のデータのデコード処理
は第１, 第２マイクロプロセッサ10, 11によりソフトウ
ェア処理のみで対処するように構成されている。なお、
８×８画素単位のブロックデータのデコード処理は図13
のフローチャートに示されているアルゴリズムに従って
第１, 第２マイクロプロセッサ10, 11とその周辺回路と
が協調して行なう。以下、図13のフローチャートに示さ
れている処理の流れを詳しく説明する。

【０１０９】たとえば、外部アンテナにより受信された
可変長符号に符号化された入力ブロックデータはシリア
ル信号線27から本発明の画像処理装置のチップ１にシリ
アルに入力され、シリアル入力回路18により32ビット単
位のパラレルデータに変換され、更に外部バス21を介し
て外部メモリ２に書き込まれてバッファリングされる
(ステップS11)。

【０１１０】次に、外部メモリ２に書き込まれているデ
ータを VLCデコーダ14が外部バス21を介して読み込み
（ステップS12)、１画素が８ビットの固定長データにデ
コードする（ステップS13)。この VLCデコーダ14による
デコード結果の内の第１マイクロプロセッサ10が処理す
るブロックのデータは高速メモリ12に、第２マイクロプ
ロセッサ11が処理するブロックのデータは高速メモリ13
にそれぞれ書き込まれる。

【０１１１】このようにして固定長データにデコードさ
れたブロック単位の画素データは第１マイクロプロセッ
サ10により第１高速メモリ12から、第２マイクロプロセ
ッサ11により第２高速メモリ13からそれぞれ読み出され
て両マイクロプロセッサ10,11においてそれぞれ逆量子
化処理 (ステップS14)が並列に行なわれる。ステップS1
4 での逆量子化処理では各画素データに二つの数が乗算
されることにより、インデックス値がジグザグ順に付与
されたマトリクスのブロックがｎ行×ｍ列の画素がイン
デックス値(8n+m)となるような標準的なインデクス順の
マトリクスのブロックに変換される。

【０１１２】逆量子化されたブロック単位の画素データ
は第１, 第２マイクロプロセッサ10, 11の汎用レジスタ
130 内にそれぞれ保持され、次に行なわれるステップS1
5 での逆DCT 処理の際に使用される。このステップS15
での逆DCT 処理では、第１,第２マイクロプロセッサ10,
11がそれぞれの担当する８×８画素からなる２次元の
ブロックが８点の１次元逆DCT 高速アルゴリズムを使用
して高速に変換処理される。

【０１１３】なお、１次元高速逆DCT アルゴリズムにつ
いてはたとえば文献C. Loeffler, A. Ligtenberg, and
G. Moschytz: "Practical Fast I-DCT Algorithms with
11Multiplications," Proc. Int'l Conf. on Acoustic
s, Speech , and Signal Processing 1989 (ICASSP'8
9), pp. 988-991. に詳細な記述がある。

【０１１４】次に、逆DCT 処理された画素データに対し
て予測データとの加算を行なうか否かがブロックの修飾
情報に従って決定される（ステップS16)。この判断は、
現在処理しているブロックのデータが隣接フレームとの
差分データであるか否かに従う。具体的には、現在処理
しているブロックのデータが隣接フレームとの差分デー
タである場合には予測データとの加算を行なう必要があ
る。

【０１１５】ステップS16 において予測データとの加算
を行なうと決定された場合、ブロックローダ15は外部メ
モリ２から隣接フレームの予測対象ブロックのデータを
読み出し (ステップS17)、第１高速メモリ12には第１マ
イクロプロセッサ10が使用する予測対象ブロックのデー
タを、第２高速メモリ13には第２マイクロプロセッサ11
が使用する予測対象ブロックのデータをそれぞれ書き込
む。

【０１１６】なお、MPEG標準の動画データでは予測デー
タとの加算の必要性はブロックデータ６個毎に付加され
る修飾情報により示される。このため、ブロックローダ
15による予測対象ブロックデータの読み込みは図13に示
されている各ブロックデータのデコード処理開始と同時
に始めることが可能である。従って、第１, 第２マイク
ロプロセッサ10, 11によるステップS14 での逆量子化処
理とステップS15 での逆DCT 処理とが行なわれている間
に、ブロックローダ15によるステップS17 での予測デー
タの読み込み処理が並列に実行可能である。

【０１１７】次に、第１, 第２マイクロプロセッサ10,
11がそれぞれ第１, 第２高速メモリ12, 13から予測デー
タを読み出し、それぞれの逆DCT 処理後のデータと加算
し（ステップS18)、加算結果をデコード済みデータとし
て外部メモリ２に書き込む（ステップS19)。

【０１１８】なお、前述のステップS16 の処理において
予測データとの加算を行なわないと決定された場合は、
上述のステップS19 へ直接処理が進められる。この場
合、第１, 第２マイクロプロセッサ10, 11はそれぞれの
逆DCT 処理済み画素データをそのままデコード処理済み
データとして、外部メモリ２に書き込む。

【０１１９】第１, 第２マイクロプロセッサ10, 11によ
る逆量子化処理 (ステップS14), 逆DCT 処理 (ステップ
S15)及び予測データとの加算処理 (ステップS18)では、
両マイクロプロセッサ10, 11が扱うブロックデータは異
なるが処理内容は全く同一であるため、両マイクロプロ
セッサ10, 11が命令キャッシュ16から入力された同一の
命令を並列に実行することにより処理可能である。デコ
ード済みデータの外部メモリ２への書き込み処理 (ステ
ップS19)では、両マイクロプロセッサ10, 11が共に外部
バス21を介して外部メモリ２へのデータの書き込みを行
なうため、両マイクロプロセッサ10, 11は異なる時間に
外部メモリ２をアクセスする。

【０１２０】外部メモリ２に書き込まれたデコード済み
データはフレーム単位で画像表示回路17により読み出さ
れ、バス28を介して外部へ出力される (ステップS20)。
従って、バス28が画像表示装置の入力ラインに接続され
ていれば、画像表示装置に動画像が表示される。

【０１２１】以上のような図13に示されている処理の
内、ステップS11 の処理はシリアル入力回路18により行
なわれる。ステップS12 及びS13 の処理は VLCデコーダ
14により行なわれる。ステップS17 の処理はブロックロ
ーダ15により行なわれる。ステップS14, S15, S16, S18
及びS19 の処理はマイクロプロセッサ10及び11により行
なわれる。ステップS20 の処理は画像出力回路17により
行なわれる。

【０１２２】MPEG標準の動画処理では１フレームあたり
それぞれが64画素で構成される 5,400個ものブロック
データを処理するため、シリアル入力回路18, VLCデコ
ーダ14, ブロックローダ15, マイクロプロセッサ10及び
11の４種類のハードウェアが並列に動作してパイプライ
ン処理の原理に基づいて多数のブロックデータを次々に
処理する。また、両マイクロプロセッサ10及び11で行な
われるステップS14 〜S20 の処理の間にはそれぞれの処
理間のブロックデータの受け渡しが汎用レジスタ130 を
介して行なわれ、途中の演算結果をメモリに書き込む必
要なしに処理が進められる。

【０１２３】(5) 「効果」 以上に詳述した実施の形態１においては、本発明の画像
処理装置を構成する四つのハードウェア、即ち VLCデコ
ーダ14, ブロックローダ15及び二つのマイクロプロセッ
サ10, 11が協調動作して動画データを処理するため、高
速な画像処理が行なわれる。具体的には、外部メモリ２
からのデータの読み出し量が多く、しかも並列処理が困
難な可変長符号のデコード処理を VLCデコーダ14が担当
してハードウェア処理し、また外部メモリ２からのデー
タ読み出し量が非常に多い予測データの読み出し処理を
ブロックローダ15が担当してハードウェア処理し、複雑
ではあるが並列演算が可能なデータ変換処理を二つのマ
イクロプロセッサ10, 11が担当してソフトウェア処理す
る。

【０１２４】また、上述の実施の形態１では、図10に示
されているように、ブロックローダ15は、加算器176 が
備えられていることにより画素データの加算機能を有し
ている。このため、半画素単位の予測データをブロック
ローダ15が外部メモリ２から読み出す処理を行なう際に
は、外部メモリ２から読み出された各行が９個の要素か
らなるブロックデータの隣接要素間の加算を行なって各
行が８個の要素からなるブロックデータに変換するの
で、半画素単位の予測データを処理する場合にもVLCデ
コーダ14, ブロックローダ15及び二つのマイクロプロセ
ッサ10及び11が高速で効率のよい画像処理を行なうこと
が可能である。

【０１２５】また、上述の実施の形態１では、 VLCデコ
ーダ14及びブロックローダ15と二つのマイクロプロセッ
サ10及び11それぞれとの間には中間処理データをバッフ
ァリングする高速メモリ12, 13が備えられている。この
ため、 VLCデコーダ14とブロックローダ15とが共通の高
速メモリ12, 13に二つのマイクロプロセッサ10, 11が将
来必要とするそれぞれのデータを事前に書き込んでおく
ことが可能である。従って、両マイクロプロセッサ10,
11は必要とするデータを必要とする時点で高速メモリ1
2, 13からそれぞれ高速に読み出すことが可能である。

【０１２６】また、上述の実施の形態１では、図10に示
されているように、ブロックローダ15は、入力データキ
ュー171 から出力されている８ビットのデータが加算器
176で16ビットにゼロ拡張されて出力データキュー177
に書き込まれるという画素データのゼロ拡張機能を有す
る。従って、整数画素単位の予測データをブロックロー
ダ15が外部メモリ２から読み出す処理を行なう場合に
は、外部メモリ２から読み出された各要素が８ビットで
各行が８個の要素からなるブロックデータの各要素が16
ビットにゼロ拡張されることにより16ビットの要素８個
に変換されて高速メモリ12及び13に書き込まれる。ま
た、半画素単位の予測データをブロックローダ15が外部
メモリ２から読み出す処理を行なう場合には、外部メモ
リ２から読み出された各要素が８ビットで各行が９個の
要素からなるブロックデータの隣接要素間の加算が行な
われて16ビットの要素８個に変換されて高速メモリ12及
び13に書き込まれる。このため、両マイクロプロセッサ
10, 11は整数画素単位の予測データを処理する場合と半
画素単位の予測データを処理する場合とでそれぞれ同一
フォーマットのデータを高速メモリ12, 13から読み出し
て処理することになるため、高速且つ高効率に画像処理
を行なうことが可能である。

【０１２７】また、上述の第１の実施の形態では、両マ
イクロプロセッサ10, 11が共通の命令キャッシュ16から
同一の命令を並列に読み出して画像処理プログラムを実
行する。このため、二つのマイクロプロセッサ10, 11が
画像処理プログラムの多くの部分でプログラムを共有す
ることが可能であり、二つのマイクロプロセッサ10,11
が独立に命令キャッシュを備える場合に比して命令を保
持するためのメモリ容量が小さくなる。

【０１２８】〔実施の形態２〕 (1) 「全体構成」 図14に本発明の画像処理装置の実施の形態２の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図14において参照符号５で示されている部分が本発
明の画像処理装置のチップであり、前述の実施の形態１
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１２９】本実施の形態２の画像処理装置は、前述の
図１に示されている実施の形態１の画像処理装置に備え
られているマイクロプロセッサ10, 11に代えて、それら
の処理速度の２倍の処理速度を有する一つのマイクロプ
ロセッサ30を備え、それに伴って高速メモリも参照符号
12にて示されている一つのみを備えている。更に、本実
施の形態２では、前述の実施の形態１において二つのプ
ロセッサ10, 11に命令を供給していた命令キャッシュ16
をマイクロプロセッサ30専用の命令キャッシュ29に置き
換えている。なお、高速メモリ12とマイクロプロセッサ
30との間はバス24により接続されている。

【０１３０】前述の実施の形態１の画像処理装置におい
ては、負荷分散のために二つのマイクロプロセッサ10,
11が備えられていたが、本実施の形態２の画像処理装置
に備えられているマイクロプロセッサ30の性能がそれら
の少なくとも２倍であればマイクロプロセッサは一つの
みで済み、従って実施の形態１の画像処理装置において
備えられていた二つの高速メモリ12, 13も一つのみを備
えていればよいことになる。

【０１３１】本発明の画像処理装置の実施の形態２のマ
イクロプロセッサ30の全体構成を図15のブロック図に示
す。なお、マイクロプロセッサ30の命令セット及びレジ
スタ構成は前述の実施の形態１のマイクロプロセッサ10
(11)と同様である。

【０１３２】本実施の形態２の画像処理装置のマイクロ
プロセッサ30と前述の実施の形態１の画像処理装置のマ
イクロプロセッサ10との相違はバスインタフェイス部16
3 及び命令フェッチ部164 の接続に関する部分のみであ
る。マイクロプロセッサ30の命令フェッチ部164 は、命
令のアドレスに従って命令キャッシュ29をアクセスする
か、またはバスインタフェイス部163 を介して外部メモ
リ２をアクセスするかを決定し、命令キャッシュ29また
は外部メモリ２から命令をフェッチする。このため、マ
イクロプロセッサ30の命令フェッチ部164 は命令キャッ
シュ29から命令を直接読み込む経路を有し、バスインタ
フェイス部163 は命令キャッシュ29から命令を読み込む
経路を有していない。

【０１３３】(2) 「MPEG標準の動画処理例」 本第２の実施の形態の画像処理装置がMPEG標準の動画デ
ータを処理する場合、８×８画素単位のブロックデータ
をデコードする処理以外の処理は前述の実施の形態１の
場合と全く同様である。ブロックデータのデコード処理
の手順も図13に示されている実施の形態１の手順と基本
的に同様である。異なる点は、図13に示されているステ
ップS14, S15, S16, S18及びS19 の各処理を実施の形態
１では二つのマイクロプロセッサ10, 11が行なっていた
代わりに本実施の形態２では一つのマイクロプロセッサ
30が行なう点のみである。

【０１３４】(3) 「効果」 以上に詳述した実施の形態２においては、本発明の画像
処理装置を構成する三つのハードウェア、即ち VLCデコ
ーダ14, ブロックローダ15及びマイクロプロセッサ30が
協調動作して動画データを処理するため、高速な画像処
理が行なわれる。具体的には、外部メモリ２からのデー
タ読み出し量が多く、しかも並列処理が困難な可変長符
号のデコード処理を VLCデコーダ14が担当してハードウ
ェア処理し、また外部メモリ２からのデータ読み出し量
が非常に多い予測データの読み出し処理をブロックロー
ダ15が担当してハードウェア処理し、データ変換処理を
マイクロプロセッサ30が担当してソフトウェア処理す
る。

【０１３５】また、上述の実施の形態２では、 VLCデコ
ーダ14及びブロックローダ15とマイクロプロセッサ30と
の間には中間処理データをバッファリングする高速メモ
リ12が備えられている。このため、 VLCデコーダ14とブ
ロックローダ15とが高速メモリ12にマイクロプロセッサ
30が将来必要とするデータを事前に書き込んでおくこと
が可能である。従って、マイクロプロセッサ30は必要と
するデータを必要とする時点で高速メモリ12から高速に
読み出すことが可能である。

【０１３６】なお、本実施の形態２においては、ブロッ
クローダ15の構成は図10に示されている実施の形態１の
それと同様であるので、ブロックローダ15が画素データ
の加算機能を有していること、及び画素データのゼロ拡
張機能を有していることも同様であり、それによる効果
も同様であることは言うまでもない。

【０１３７】〔実施の形態３〕 (1) 「全体構成」 図16に本発明の画像処理装置の実施の形態３の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図16において参照符号６で示されている部分が本発
明の画像処理装置のチップであり、前述の各実施の形態
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１３８】本実施の形態３の画像処理装置は、前述の
図14に示されている実施の形態２の画像処理装置からブ
ロックローダ15を取り除いた構成を採っている。このた
め、本実施の形態３の画像処理装置のマイクロプロセッ
サ30は、予測データを外部メモリ２から直接読み出す必
要があり、従って実施の形態２の画像処理装置のマイク
ロプロセッサ30よりも更に高速に動作する必要がある
が、ブロックローダ15が必要とするハードウェア量が削
減される。但し、外部メモリ２からの予測データの読み
出しはマイクロプロセッサ30がソフトウェアで処理する
ため、新たな機能をマイクロプロセッサ30に付加する必
要なはい。

【０１３９】(2) 「MPEG標準の動画処理例」 本実施の形態３の画像処理装置がMPEG標準の動画データ
を処理する場合、８×８画素単位のブロックデータのデ
コード以外の処理は前述の実施の形態１の場合と全く同
様である。ブロックデータのデコード処理の手順も図13
に示されている実施の形態１の手順と基本的に同様であ
る。異なる点は、図13に示されているステップS14, S1
5, S16, S18及びS19 の各処理を二つのマイクロプロセ
ッサ10, 11が行なう代わりに一つのマイクロプロセッサ
30が行なう点と、ステップS17 の処理をブロックローダ
15がハードウェア処理で行なう代わりにマイクロプロセ
ッサ30がソフトウェア処理で行なう点のみである。

【０１４０】(3) 「効果」 以上に詳述した実施の形態３においては、本発明の画像
処理装置を構成する二つのハードウェア、即ち VLCデコ
ーダ14及びマイクロプロセッサ30が協調動作して動画デ
ータを処理するため、高速な画像処理が行なわれる。具
体的には、外部メモリ２からのデータ読み出し量が多
く、しかも並列処理が困難な可変長符号のデコード処理
を VLCデコーダ14が担当してハードウェア処理し、また
データ変換処理と外部メモリ２からの予測データの読み
出し処理とをマイクロプロセッサ30が担当してソフトウ
ェア処理する。

【０１４１】また、上述の実施の形態３では、 VLCデコ
ーダ14とマイクロプロセッサ30との間には中間処理デー
タをバッファリングする高速メモリ12が備えられてい
る。このため、 VLCデコーダ14が高速メモリ12にマイク
ロプロセッサ30が将来必要とするデータを事前に書き込
んでおくことが可能である。従って、マイクロプロセッ
サ30は必要とするデータを必要とする時点で高速メモリ
12から高速に読み出すことが可能である。

【０１４２】〔実施の形態４〕 (1) 「全体構成」 図17に本発明の画像処理装置の実施の形態４の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図17において参照符号７で示されている部分が本発
明の画像処理装置のチップであり、前述の各実施の形態
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１４３】本実施の形態４の画像処理装置は、前述の
図14に示されている実施の形態２の画像処理装置から V
LCデコーダ14を取り除いた構成を採っている。このた
め、本実施の形態４の画像処理装置のマイクロプロセッ
サ30は、外部メモリ２から可変長符号データを直接読み
出して１画素が８ビットの固定長データにデコードする
必要があり、従って実施の形態２の画像処理装置のマイ
クロプロセッサ30よりも更に高速に動作する必要がある
が、 VLCデコーダ14が必要とするハードウェア量が削減
される。但し、可変長符号のデコードはマイクロプロセ
ッサ30がソフトウェアで処理するため、新たな機能をマ
イクロプロセッサ30に付加する必要なはい。

【０１４４】(2) 「MPEG標準の動画処理例」 本実施の形態４の画像処理装置がMPEG標準の動画データ
を処理する場合、８×８画素単位のブロックデータのデ
コード以外の処理は前述の実施の形態１の場合と全く同
様である。ブロックデータのデコード処理の手順も図13
に示されている実施の形態１の手順と基本的に同様であ
る。異なる点は、図13に示されているステップS14, S1
5, S16, S18及びS19 の各処理を二つのマイクロプロセ
ッサ10, 11が行なう代わりに一つのマイクロプロセッサ
30が行なう点と、ステップS12 とS13 との両処理を VLC
デコーダ14が行なう代わりにマイクロプロセッサ30が行
なう点のみである。

【０１４５】(3) 「効果」 以上に詳述した実施の形態４においては、本発明の画像
処理装置を構成する二つのハードウェア、即ちブロック
ローダ15及びマイクロプロセッサ30が協調動作して動画
データを処理するため、高速な画像処理が行なわれる。
具体的には、外部メモリ２からのデータ読み出し量が非
常に多い予測データの読み出し処理をブロックローダ15
が担当してハードウェア処理し、データ変換処理と可変
長符号のデコード処理とをマイクロプロセッサ30が担当
してソフトウェア処理する。

【０１４６】また、上述の実施の形態４では、ブロック
ローダ15とマイクロプロセッサ30との間には中間処理デ
ータをバッファリングする高速メモリ12が備えられてい
る。このため、ブロックローダ15が高速メモリ12にマイ
クロプロセッサ30が将来必要とするデータを事前に書き
込んでおくことが可能である。従って、マイクロプロセ
ッサ30は必要とするデータを必要とする時点で高速メモ
リ12から高速に読み出すことが可能である。

【０１４７】なお、本実施の形態４においては、ブロッ
クローダ15の構成は図10に示されている実施の形態１の
それと同様であるので、ブロックローダ15が画素データ
の加算機能を有していること、及び画素データのゼロ拡
張機能を有していることも同様であり、それによる効果
も同様であることは言うまでもない。

【０１４８】〔実施の形態５〕 (1) 「全体構成」 図18に本発明の画像処理装置の実施の形態５の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図18において参照符号８で示されている部分が本発
明の画像処理装置のチップであり、前述の各実施の形態
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１４９】本実施の形態５の画像処理装置は、前述の
図１に示されている実施の形態１の画像処理装置の命令
キャッシュ16を命令ROM 31に置き換えた構成を採ってい
る。命令ROM 31には第１, 第２マイクロプロセッサ10,
11が実行するプログラムの内の図13に示されているステ
ップS14, S15, S16, S18及びS19 の各処理に関する部分
等のような特に高速処理する必要がある部分が格納され
ている。命令ROM 31は第１マイクロプロセッサ10または
第２マイクロプロセッサ11の内のいずれか一方のみに命
令を供給することも、両マイクロプロセッサ10, 11に同
一の命令を並列に供給することも可能である。また、両
マイクロプロセッサ10, 11は命令ROM 31のほかに外部メ
モリ２からも命令をフェッチして実行する。

【０１５０】なお、本発明の画像処理装置の実施の形態
５の両マイクロプロセッサ10, 11はバスインタフェイス
部163 の外部との接続関係を除いて図８に示されている
実施の形態１の場合と同一の構成を有しており、またそ
の命令セット及びレジスタ構成も前述の実施の形態１の
場合と同様である。相違点は、命令キャッシュ16が命令
ROM 31と置換されたことに伴って、バスインタフェイス
部163 が外部バス21,第１高速メモリ12及び命令ROM 31
と接続されていることである。従って、バスインタフェ
イス部163 は命令のアドレスに従って命令ROM 31をアク
セスするか、または外部メモリ２をアクセスするかを決
定し、命令ROM 31または外部メモリ２から命令をフェッ
チする。

【０１５１】(2) 「MPEG標準の動画処理例」 本実施の形態５の画像処理装置がMPEG標準の動画データ
を処理する場合、８×８画素単位のブロックデータのデ
コード以外の処理は前述の実施の形態１の場合と全く同
様である。ブロックデータのデコード処理も実施の形態
１の手順とほとんど同様である。異なる点は、両マイク
ロプロセッサ10, 11が命令のアドレスに依存して命令RO
M 31または外部メモリ２のいずれかから命令をフェッチ
する点のみである。図13に示されているステップS14, S
15, S16 及びS18 の各処理では、二つのマイクロプロセ
ッサ10, 11が命令ROM 31から供給された同一の命令を並
列に実行する。

【０１５２】(3) 「効果」 本実施の形態５では、二つのマイクロプロセッサ10, 11
が共通の命令ROM 31から同一の命令を並列に読み出して
画像処理プログラムを実行する。このため、両マイクロ
プロセッサ10, 11が画像処理プログラムの多くの部分で
プログラムを共有でき、それぞれが独立して命令ROM を
備える場合に比して命令を保持するメモリ容量を削減す
ることが可能になる。

【０１５３】〔実施の形態６〕 (1) 「全体構成」 図19に本発明の画像処理装置の実施の形態６の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図19において参照符号９で示されている部分が本発
明の画像処理装置のチップであり、前述の各実施の形態
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１５４】本実施の形態６の画像処理装置は、前述の
図14に示されている実施の形態２の画像処理装置の命令
キャッシュ29を命令ROM 32に置き換えた構成を採ってい
る。命令ROM 32にはマイクロプロセッサ30が実行するプ
ログラムの内の図13に示されているステップS14, S15,
S16, S18及びS19 の各処理に関する部分等のような特に
高速処理する必要がある部分が記憶されている。マイク
ロプロセッサ30は命令ROM 32または外部メモリ２から命
令をフェッチして実行する。

【０１５５】なお、本発明の画像処理装置の実施の形態
６のマイクロプロセッサ30は命令フェッチ部164 の接続
関係を除いて図15に示されている実施の形態２の場合と
同一の構成を有しており、またその命令セット及びレジ
スタ構成も前述の実施の形態２の場合と同様である。相
違点は、命令キャッシュ16が命令ROM 32と置換されたこ
とに伴って、命令フェッチ部164 が命令キャッシュ29で
はなくて命令ROM 32と接続されている点である。従っ
て、命令フェッチ部164 は、命令のアドレスに従って命
令ROM 32をアクセスするか、またはバスインタフェイス
部163 を介して外部メモリ２をアクセスするかを決定
し、命令ROM 32または外部メモリ２から命令をフェッチ
する。

【０１５６】(2) 「MPEG標準の動画処理例」 本実施の形態６の画像処理装置がMPEG標準の動画データ
を処理する場合、８×８画素単位のブロックデータのデ
コード以外の処理は前述の実施の形態１の場合と全く同
様である。ブロックデータのデコード処理の手順も図13
に示されている実施の形態１の手順と基本的に同様であ
る。異なる点は、図13に示されているステップS14, S1
5, S16, S18及びS19 の各処理を二つのマイクロプロセ
ッサ10, 11が行なう代わりに一つのマイクロプロセッサ
30が行なう点と、命令をそのアドレスに依存して命令RO
M 32または外部メモリ２からフェッチする点のみであ
る。

【０１５７】(3) 「効果」 本実施の形態６では、マイクロプロセッサ30が特に高速
処理する必要がある命令を、命令キャッシュよりも単位
面積当たりの記憶容量が大きくしかも命令キャッシュと
アクセス速度が同等の命令ROM 32から読み出して画像処
理プログラムを実行するので、命令キャッシュを用いる
場合に比べてチップ上での専有面積が小さな画像処理装
置を実現できる。

【０１５８】〔実施の形態７〕 (1) 「全体構成」 図20に本発明の画像処理装置の実施の形態７の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図20において参照符号35で示されている部分が本発
明の画像処理装置のチップであり、前述の各実施の形態
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１５９】本実施の形態７の画像処理装置は、前述の
図19に示されている実施の形態６の画像処理装置に第４
のメモリとしてのメモリ33を追加すると共に、その出力
信号を VLCデコーダ14に入力するためのバス34を備えた
構成を採っている。具体的には、メモリ33はシリアル入
力回路18の出力信号である可変長符号のデータを入力し
てバッファリングし、このメモリ33にバッファリングさ
れたデータを VLCデコーダ14がバス34を介して読み出す
ように構成されている。即ち、シリアル入力回路18から
画像処理装置のチップ35内へ入力された可変長符号の信
号を外部メモリ２にバッファリングする代わりにメモリ
33にバッファリングするように構成されている。

【０１６０】(2) 「MPEG標準の動画処理例」 本実施の形態７の画像処理装置がMPEG標準の動画データ
を処理する場合の動作は前述の実施の形態６の手順とほ
とんど同様である。異なる点は、図13に示されているス
テップS11 に相当する処理で可変長符号が外部メモリ２
の代わりにメモリ33に書き込まれ、ステップS12 に相当
する処理で可変長符号が外部メモリ２の代わりにメモリ
33から読み出される点のみである。

【０１６１】(3) 「効果」 本実施の形態７では、可変長符号をバッファリングする
専用のメモリ33を備えたため、シリアル入力回路18及び
VLCデコーダ14が外部メモリ２をアクセスする必要がな
くなり、外部バス21を介した外部メモリ２のアクセス権
制御が実施の形態６の場合に比してより単純になる。

【０１６２】〔実施の形態８〕 (1) 「全体構成」 図21に本発明の画像処理装置の実施の形態８の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図21において参照符号36で示されている部分が本発
明の画像処理装置のチップであり、前述の各実施の形態
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１６３】本実施の形態８の画像処理装置36は、前述
の図17に示されている VLCデコーダ14が備えられていな
い構成の実施の形態４の画像処理装置に上述の実施の形
態７と同様のメモリ33及びバス34を追加した構成を採っ
ている。但し、本実施の形態８では VLCデコーダ14が備
えられていないため、バス34はメモリ33とマイクロプロ
セッサ30とを直接接続している。具体的には、メモリ33
はシリアル入力回路18の出力信号である可変長符号のデ
ータを入力してバッファリングし、このメモリ33にバッ
ファリングされたデータをマイクロプロセッサ30がバス
34を介して直接読み出すように構成されている。

【０１６４】(2) 「MPEG標準の動画処理例」 本実施の形態８の画像処理装置36がMPEG標準の動画デー
タを処理する場合の動作は前述の実施の形態４の手順と
ほとんど同様である。異なる点は、図13に示されている
ステップS11 に相当する処理で可変長符号が外部メモリ
２の代わりにメモリ33に書き込まれ、ステップS12 に相
当する処理で可変長符号が外部メモリ２の代わりにメモ
リ33から読み出される点のみである。

【０１６５】(3) 「効果」 本実施の形態８では、可変長符号をバッファリングする
専用のメモリ33を設けたため、シリアル入力回路18が外
部メモリ２をアクセスする必要がなく、外部バス21を介
した外部メモリ２のアクセス権制御を実施の形態３の場
合よりも単純にできる。

【０１６６】〔実施の形態９〕 (1) 「全体構成」 図22に本発明の画像処理装置の実施の形態９の一構成例
をメモリに接続したシステムのブロック図を示す。な
お、図22において参照符号40で示されている部分が本発
明の画像処理装置のチップであり、前述の各実施の形態
と同様に、複数のDRAMチップで構成される外部メモリ２
にデータバス３及びアドレスバス４等を介して接続され
ている。

【０１６７】本実施の形態９の画像処理装置は、前述の
図19に示されている実施の形態６の画像処理装置に備え
られている高速メモリ12に加えて更に VLCデコーダ14専
用の第３のメモリとしての高速メモリ37を追加した構成
を採っている。なお、高速メモリ37と VLCデコーダ14と
の間はバス39にて、マイクロプロセッサ30との間はバス
38にてそれぞれ接続されている。従って、 VLCデコーダ
14とブロックローダ15とがそれぞれ独立の高速メモリ37
と12とを介してデータをマイクロプロセッサ30へ転送す
ることが可能になっている。具体的には、 VLCデコーダ
14は外部メモリ２からフェッチした可変長符号を１画素
が８ビットの固定長データにデコードしてバス39を介し
て高速メモリ37に書き込むように構成されている。一
方、マイクロプロセッサ30はバス38を介して高速メモリ
37からこの固定長データを読み出す。また、ブロックロ
ーダ15は外部メモリ２から読み出した予測データを内部
バス20を介して高速メモリ12に書き込む。マイクロプロ
セッサ30はバス24を介してこの予測データをメモリ12か
ら読み出す。

【０１６８】(2) 「MPEG標準の動画処理例」 本実施の形態９の画像処理装置９がMPEG標準の動画デー
タを処理する場合の動作は前述の実施の形態６の手順と
ほとんど同様である。異なる点は、図13に示されている
ステップS13 とS17 とに相当する処理の結果がそれぞれ
独立した高速メモリ37及び12に書き込まれることと、ス
テップS13 とS18 とに相当する処理でそれぞれ独立する
高速メモリ37及び12からデータが読み出される点のみで
ある。

【０１６９】(3) 「効果」 本実施の形態９では、 VLCデコーダ14とブロックローダ
15とがそれそれ独立した高速メモリ37と12とを介してデ
ータをマイクロプロセッサ30へ転送するため、実施の形
態６の画像処理装置で必要であった内部バス20のアクセ
ス権制御を考慮することなしに、高速メモリ37及び12へ
のデータの書き込みが行なえると共に、高速メモリ12,
37への書き込み制御が単純になる。

【０１７０】〔他の実施の形態〕上述の実施の形態１〜
９ではいずれも、高速メモリ12あるいは13を介して VLC
デコーダ14あるいはブロックローダ15からマイクロプロ
セッサ10, 11あるいは30にデータを受け渡すように構成
されているが、マイクロプロセッサがレジスタ上にデー
タをプリフェッチする機能を有している場合には高速メ
モリ12, 13が備えられていなくとも同様に動画データの
処理が可能である。

【０１７１】また、上述の実施の形態１, ２, ４〜９で
はいずれも、ブロックローダ15が整数画素単位の予測デ
ータを扱う場合に外部メモリ２から読み出した８ビット
の画素値を16ビットの画素値にゼロ拡張して高速メモリ
12あるいは13に書き込む構成を採っているが、整数画素
単位の予測データを扱う場合には、外部メモリ２から読
み出した８ビットの画素値を８ビットの画素値のまま高
速メモリ12あるいは13へ書き込むように構成することも
勿論可能である。

【０１７２】また、上述の実施の形態１, ２, ４〜９で
はいずれも、ブロックローダ15がブロックデータのロー
ド時に同一行内の隣接画素値のみを加算するように構成
されているが、ブロックローダ15に１行分の画素データ
の全てを保持するレジスタを設けて隣接行間の画素値を
加算する機能を付加すすることにより、ブロックデータ
のロードに際して隣接行間の画素値を加算したり、ある
いは縦横隣接４点の画素値を加算するようにしてもよ
い。

【０１７３】また、上述の実施の形態５〜７, ９ではい
ずれも、マイクロプロセッサ10, 11あるいは30が命令を
命令ROM 31, 32あるいは外部メモリ２からフェッチして
実行するように構成されているが、命令ROM 31, 32に画
像処理に必要な全てのプログラムを格納させた場合に
は、マイクロプロセッサ10, 11あるいは30が外部メモリ
２から命令をフェッチする必要はない。

【０１７４】また、上述の実施の形態１〜６ではいずれ
も、シリアル信号線27から可変長符号化データが入力さ
れ、処理済みデータをバス28を介して外部の画像表示装
置へ出力するように構成されているが、予め外部メモリ
２に格納されている可変長符号化データを処理して処理
済みデータを再度外部メモリ２に書き戻す場合は、それ
ぞれの実施の形態においてシリアル入力回路18及び画像
表示回路17が備えられていなくてもよい。

【０１７５】また、DRAMコントローラが外部メモリ２に
含まれている場合、あるいは外部メモリ２がDRAM以外の
メモリで構成される場合には、各実施の形態の画像処理
装置にDRAMコントローラ19が備えられている必要はな
い。

【０１７６】

【発明の効果】以上に詳述した如く本発明の画像処理装
置の各実施の形態によれば、必要な処理の内の可変長符
号のデコード及びフレーム間予測データの読み出し等の
ような、大容量のメモリからのデータの読み出し量は多
いが演算内容は比較的単純な処理を VLCデコーダ及び／
又はブロックローダ等の専用の回路がハードウェア処理
し、逆離散型コサイン変換等のような複雑な演算を多く
含む処理をマイクロプロセッサがソフトウェア処理す
る。

【０１７７】換言すれば、本発明の画像処理装置の各実
施の形態によれば、専用ハードウェアとマイクロプロセ
ッサとが協調してパイプライン的に画像データを処理す
るため、全体のハードウェア規模を抑制することが可能
になり、比較的低速な大容量メモリを用いても処理速度
を高速化することが可能になり、従って安価で高性能な
画像処理装置が実現される。

【０１７８】また、本発明の画像処理装置の各実施の形
態では、複雑な演算処理をマイクロプロセッサでソフト
ウェア処理しているため、MPEG標準に限定されることな
く、他の画像処理方式にも適用可能であり、それぞれの
方式に対応してソフトウェアを変更することにより柔軟
に対応することが可能になる。

【図面の簡単な説明】

【図１】 本発明の画像処理装置の実施の形態１の一構
成例をメモリに接続したシステムのブロック図である。

【図２】 本発明の画像処理装置のマイクロプロセッサ
の命令フォーマットを示す模式図である。

【図３】 本発明の画像処理装置のマイクロプロセッサ
の命令のフォーマットフィールドの内容の詳細を示す模
式図である。

【図４】 本発明の画像処理装置のマイクロプロセッサ
の命令の実行条件フィールドの内容の詳細を示す模式図
である。

【図５】 本発明の画像処理装置のマイクロプロセッサ
の演算フィールドのビット構成例を示す模式図である。

【図６】 本発明の画像処理装置のマイクロプロセッサ
のレジスタ構成例を示す模式図である。

【図７】 本発明の画像処理装置のマイクロプロセッサ
のプロセッサ状態語の内容を示す模式図である。

【図８】 本発明の画像処理装置の実施の形態１のマイ
クロプロセッサの全体の構成例を示すブロック図であ
る。

【図９】 本発明の画像処理装置の実施の形態１のマイ
クロプロセッサの整数演算部の構成例を示すブロック図
である。

【図１０】 本発明の画像処理装置の実施の形態１のマ
イクロプロセッサのブロックローダの構成例を示すブロ
ック図である。

【図１１】 動画像の圧縮符号化処理の概略を説明する
ための模式図である。

【図１２】 圧縮符号化された動画像データの伸張処理
の概略を説明するための模式図である。

【図１３】 本発明の画像処理装置の実施の形態１のマ
イクロプロセッサがMPEG標準の画像データを処理する場
合のアルゴリズムの一部であるブロックデータによる処
理手順を示すフローチャートである。

【図１４】 本発明の画像処理装置の実施の形態２の一
構成例をメモリに接続したシステムのブロック図であ
る。

【図１５】 本発明の画像処理装置の実施の形態２のマ
イクロプロセッサの全体の構成例を示すブロック図であ
る。

【図１６】 本発明の画像処理装置の実施の形態３の一
構成例をメモリに接続したシステムのブロック図であ
る。

【図１７】 本発明の画像処理装置の実施の形態４の一
構成例をメモリに接続したシステムのブロック図であ
る。

【図１８】 本発明の画像処理装置の実施の形態５の一
構成例をメモリに接続したシステムのブロック図であ
る。

【図１９】 本発明の画像処理装置の実施の形態６の一
構成例をメモリに接続したシステムのブロック図であ
る。

【図２０】 本発明の画像処理装置の実施の形態７の一
構成例をメモリに接続したシステムのブロック図であ
る。

【図２１】 本発明の画像処理装置の実施の形態８の一
構成例をメモリに接続したシステムのブロック図であ
る。

【図２２】 本発明の画像処理装置の実施の形態９の一
構成例をメモリに接続したシステムのブロック図であ
る。

【符号の説明】

２ 外部メモリ、10 第１マイクロプロセッサ、11 第
２マイクロプロセッサ、12 第１高速メモリ、13 第２
高速メモリ、14 VLC(可変長符号) デコーダ、15 ブロ
ックローダ、16 命令キャッシュ、17 画像比較回路、
18 シリアル入力回路、33 メモリ、170 命令デコー
ダ、166 レジスタファイル、167 演算部、168 演算部、
160 整数演算部。

Claims (19)

【特許請求の範囲】
1. 【請求項１】 メモリに接続しており、前記メモリに格
   納されている命令をデコードする命令デコーダと、デー
   タを記憶する複数のレジスタ及び算術演算を行なう演算
   回路を含むと共に前記命令デコーダに接続していて前記
   命令デコーダの出力に従って命令を実行する命令実行部
   とを有し、プログラムに記述された複数の命令をデコー
   ドして実行することによりプログラムに従ったデータ処
   理を行ない、処理結果を前記メモリへ出力するプロセッ
   サ部と、 前記プロセッサ部及び前記メモリに接続しており、複数
   の可変長符号からなるデータを前記メモリから読み出し
   て複数の固定長符号からなるデータにデコードし、デコ
   ード結果のデータを前記プロセッサ部へ出力する可変長
   符号デコード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
   された第１の種類の画像データである第１のデータを前
   記メモリから読み出してデコードし、そのデコード結果
   としての固定長符号からなる第２の種類の画像データで
   ある第２のデータを前記プロセッサ部へ出力し、 前記プロセッサ部は、画像処理プログラムに従って、前
   記可変長符号デコード部から出力された前記第２のデー
   タを前記第２の種類の画像データとは異なる第３の種類
   の画像データである第３のデータに変換処理し、その処
   理結果の前記第３のデータを前記メモリに書き込むべく
   なしてあることを特徴とする画像処理装置。
2. 【請求項２】 第１のメモリ及び前記第１のメモリとは
   異なる第２のメモリに接続しており、命令をデコードす
   る命令デコーダと、データを記憶する複数のレジスタ及
   び算術演算を行なう演算回路を含むと共に前記命令デコ
   ーダに接続していて前記命令デコーダの出力に従って命
   令を実行する命令実行部とを有し、プログラムに記述さ
   れた複数の命令に従って前記第１のメモリ及び前記第２
   のメモリからデータを読み出して所定の演算を行ない、
   その演算結果を前記第１のメモリに書き込むプロセッサ
   部と、 前記第１のメモリ及び前記第２のメモリに接続してお
   り、複数の可変長符号からなるデータを前記第１のメモ
   リから読み出して複数の固定長符号からなるデータにデ
   コードし、デコード結果のデータを前記第２のメモリへ
   出力する可変長符号デコード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
   された第１の種類の画像データである第１のデータを前
   記第１のメモリから読み出してデコードし、そのデコー
   ド結果としての固定長符号からなる第２の種類の画像デ
   ータである第２のデータを前記第２のメモリに書き込
   み、 前記プロセッサ部は、画像処理プログラムに従って、前
   記第２のデータを前記第２のメモリから読み出して前記
   第２の種類の画像データとは異なる第３の種類の画像デ
   ータである第３のデータに変換処理し、その処理結果の
   前記第３のデータを前記第１のメモリに書き込むべくな
   してあることを特徴とする画像処理装置。
3. 【請求項３】 メモリに接続しており、前記メモリに格
   納されている命令をデコードする命令デコーダと、デー
   タを記憶する複数のレジスタ及び算術演算を行なう演算
   回路を含むと共に前記命令デコーダに接続していて前記
   命令デコーダの出力に従って命令を実行する命令実行部
   とを有し、プログラムに記述された複数の命令をデコー
   ドして実行することによりプログラムに従ったデータ処
   理を行ない、処理結果を前記メモリへ出力するプロセッ
   サ部と、 前記プロセッサ部及び前記メモリに接続しており、複数
   の固定長符号からなるデータを前記メモリから読み出し
   て前記プロセッサ部へ出力するデータロード部とを備
   え、 前記データロード部は、複数の固定長符号からなる画像
   データである第１のデータを前記メモリから読み出して
   前記プロセッサ部へ出力し、 前記プロセッサ部は、可変長符号にエンコードされた第
   １の種類の画像データである第２のデータを前記メモリ
   から読み出して固定長符号からなる第２の種類の画像デ
   ータである第３のデータにデコード処理し、その処理結
   果の前記第３のデータを前記第２の種類の画像データと
   は異なる第３の種類の画像データである第４のデータに
   変換処理し、その処理結果の前記第４のデータと前記デ
   ータロード部から出力された前記第１のデータとの所定
   の演算を行ない、その演算結果の第５のデータを前記メ
   モリに書き込むべくなしてあることを特徴とする画像処
   理装置。
4. 【請求項４】 第１のメモリ及び前記第１のメモリとは
   異なる第２のメモリに接続しており、命令をデコードす
   る命令デコーダと、データを記憶する複数のレジスタ及
   び算術演算を行なう演算回路を含むと共に前記命令デコ
   ーダに接続していて前記命令デコーダの出力に従って命
   令を実行する命令実行部とを有し、プログラムに記述さ
   れた複数の命令に従って前記第１のメモリ及び前記第２
   のメモリからデータを読み出して所定の演算を行ない、
   その演算結果を前記第１のメモリに書き込むプロセッサ
   部と、 前記第１のメモリ及び前記第２のメモリに接続してお
   り、複数の固定長符号からなるデータを前記第１のメモ
   リから読み出して前記第２のメモリへ出力するデータロ
   ード部とを備え、 前記データロード部は、画像データである第１のデータ
   を前記第１のメモリから読み出して前記第２のメモリへ
   出力し、 前記プロセッサ部は、画像処理プログラムに従って、可
   変長符号にエンコードされた第１の種類の画像データで
   ある第２のデータを前記第１のメモリから読み出して固
   定長符号からなる第２の種類の画像データである第３の
   データにデコード処理し、その処理結果の前記第３のデ
   ータを前記第２の種類の画像データとは異なる第３の種
   類の画像データである第４のデータに変換処理し、前記
   第１のデータを前記第２のメモリから読み出して前記第
   ４のデータとの所定の演算を行ない、その演算結果の第
   ５のデータを前記第１のメモリに書き込むべくなしてあ
   ることを特徴とする画像処理装置。
5. 【請求項５】 メモリに接続しており、前記メモリに格
   納されている命令をデコードする命令デコーダと、デー
   タを記憶する複数のレジスタ及び算術演算を行なう演算
   回路を含むと共に前記命令デコーダに接続していて前記
   命令デコーダの出力に従って命令を実行する命令実行部
   とを有し、プログラムに記述された複数の命令をデコー
   ドして実行することによりプログラムに従ったデータ処
   理を行ない、処理結果を前記メモリへ出力するプロセッ
   サ部と、 前記プロセッサ部及び前記メモリに接続しており、デー
   タ読み出し部と前記データ読み出し部に接続した加算部
   と前記加算部に接続したデータ書き込み部とを有し、前
   記データ読み出し部が複数の固定長符号からなるデータ
   を前記メモリから読み出し、前記加算部が前記データ読
   み出し部が読み出した２個の符号を加算し、前記データ
   書き込み部が前記加算部による加算結果のデータを前記
   プロセッサ部へ出力するデータロード部とを備え、 前記データロード部は、複数の固定長符号からなる画像
   データである第１のデータを前記メモリから読み出して
   その隣接符号間の加算を行ない、その加算結果である第
   ２のデータを前記プロセッサ部へ出力し、 前記プロセッサ部は、画像処理プログラムに従って、可
   変長符号にエンコードされた第１の種類の画像データで
   ある第３のデータを前記メモリから読み出して固定長符
   号からなる第２の種類の画像データである第４のデータ
   にデコード処理し、その処理結果の前記第４のデータを
   前記第２の種類の画像データとは異なる第３の種類の画
   像データである第５のデータに変換処理し、その処理結
   果の前記第５のデータと前記データロード部から出力さ
   れた前記第２のデータとの所定の演算を行ない、その演
   算結果の第６のデータを前記メモリに書き込むべくなし
   てあることを特徴とする画像処理装置。
6. 【請求項６】 第１のメモリ及び前記第１のメモリとは
   異なる第２のメモリに接続しており、命令をデコードす
   る命令デコーダと、データを記憶する複数のレジスタ及
   び算術演算を行なう演算回路を含むと共に前記命令デコ
   ーダに接続していて前記命令デコーダの出力に従って命
   令を実行する命令実行部を有し、プログラムに記述され
   た複数の命令に従って前記第１のメモリと前記第２のメ
   モリからデータを読み出して所定の演算を行ない、前記
   第１のメモリに演算結果を書き込むプロセッサ部と、 前記第１のメモリ及び前記第２のメモリに接続してお
   り、データ読み出し部と前記データ読み出し部に接続し
   た加算部と前記加算部に接続したデータ書き込み部とを
   有し、前記データ読み出し部が複数の固定長符号からな
   るデータを前記第１のメモリから読み出し、前記加算部
   が前記データ読み出し部が読み出した２個の符号を加算
   し、前記データ書き込み部が前記加算部による加算結果
   のデータを前記第２のメモリへ出力するデータロード部
   とを備え、 前記データロード部は、複数の固定長符号からなる画像
   データである第１のデータを前記第１のメモリから読み
   出してその隣接符号間の加算を行ない、その加算結果で
   ある第２のデータを前記第２のメモリへ出力し、 前記プロセッサ部は、画像処理プログラムに従って、可
   変長符号にエンコードされた第１の種類の画像データで
   ある第３のデータを前記第１のメモリから読み出して固
   定長符号からなる第２の種類の画像データである第４の
   データにデコード処理し、その処理結果の前記第４のデ
   ータを前記第２の種類の画像データとは異なる第３の種
   類の画像データである第５のデータに変換処理し、前記
   第２のデータを前記第２のメモリから読み出し、前記第
   ２のデータと前記第５のデータとの所定の演算を行な
   い、その演算結果の第６のデータを前記第１のメモリに
   書き込むべくなしてあることを特徴とする画像処理装
   置。
7. 【請求項７】 第１のメモリ及び前記第１のメモリとは
   異なる第２のメモリに接続しており、命令をデコードす
   る命令デコーダと、データを記憶する複数のレジスタ及
   び算術演算を行なう演算回路を含むと共に前記命令デコ
   ーダに接続していて前記命令デコーダの出力に従って命
   令を実行する命令実行部を有し、プログラムに記述され
   た複数の命令に従って前記第１のメモリと前記第２のメ
   モリからデータを読み出して所定の演算を行ない、前記
   第１のメモリに演算結果を書き込むプロセッサ部と、 前記第１のメモリ及び前記第２のメモリに接続してお
   り、データ読み出し部と前記データ読み出し部に接続し
   た加算部と前記加算部に接続したデータ書き込み部とを
   有し、前記データ読み出し部が複数の固定長符号からな
   るデータを前記第１のメモリから読み出し、前記加算部
   が前記データ読み出し部が読み出した２個の符号を加算
   し、前記データ書き込み部が前記加算部による加算結果
   のデータを前記第２のメモリへ出力するか、または前記
   データ読み出し部が複数の固定長符号からなるデータを
   前記第１のメモリから読み出してビット幅を拡張し、前
   記データ書き込み部がビット幅を拡張されたデータを前
   記第２のメモリへ出力するデータロード部とを備え、 前記データロード部は、第１の部分画像を処理する場合
   は、複数の第１の固定長符号からなる画像データである
   第１のデータを前記第１のメモリから読み出し、前記第
   １のデータの隣接符号間の加算を行ない、その加算結果
   である第２の固定長符号からなる第２のデータを前記第
   ２のメモリへ出力し、第２の部分画像を処理する場合
   は、複数の第１の固定長符号からなる画像データである
   第３のデータを前記第１のメモリから読み出し、前記第
   ３のデータの各符号のビット幅を拡張し、前記第２の固
   定長符号からなる第４のデータを前記第２のメモリへ出
   力し、 前記プロセッサ部は、画像処理プログラムに従って、可
   変長符号にエンコードされた第１の種類の画像データで
   ある第５のデータを前記第１のメモリから読み出して固
   定長符号からなる第２の種類の画像データである第６の
   データにデコード処理し、その処理結果の前記第６のデ
   ータを前記第２の種類の画像データとは異なる第３の種
   類の画像データである第７のデータに変換処理し、前記
   第２のデータまたは前記第４のデータを前記第２のメモ
   リから読み出し、読み出したデータと前記第７のデータ
   との所定の演算を行ない、その演算結果の第８のデータ
   を前記第１のメモリに書き込むべくなしてあることを特
   徴とする画像処理装置。
8. 【請求項８】 メモリに接続しており、前記メモリに格
   納されている命令をデコードする命令デコーダと、デー
   タを記憶する複数のレジスタ及び算術演算を行なう演算
   回路を含むと共に前記命令デコーダに接続していて前記
   命令デコーダの出力に従って命令を実行する命令実行部
   とを有し、プログラムに記述された複数の命令をデコー
   ドして実行することによりプログラムに従ったデータ処
   理を行ない、処理結果を前記メモリへ出力するプロセッ
   サ部と、 前記プロセッサ部及び前記メモリに接続しており、複数
   の可変長符号からなるデータを前記メモリから読み出し
   て複数の固定長符号からなるデータにデコードし、デコ
   ード結果のデータを前記プロセッサ部へ出力する可変長
   符号デコード部と、 前記プロセッサ部及び前記メモリに接続しており、複数
   の固定長符号からなるデータを前記メモリから読み出し
   て前記プロセッサ部へ出力するデータロード部とを備
   え、 前記可変長符号デコード部は、可変長符号にエンコード
   された第１の種類の画像データである第１のデータを前
   記メモリから読み出してデコードし、そのデコード結果
   としての固定長符号からなる第２の種類の画像データで
   ある第２のデータを前記プロセッサ部へ出力し、 前記データロード部は、複数の固定長符号からなる画像
   データである第３のデータを前記メモリから読み出して
   前記プロセッサ部へ出力し、 前記プロセッサ部は、画像処理プログラムに従って、前
   記可変長符号デコード部から出力された前記第２のデー
   タを前記第２の種類の画像データとは異なる第３の種類
   の画像データである第４のデータに変換処理し、その処
   理結果の前記第４のデータと前記データロード部から出
   力された前記第３のデータとの所定の演算を行ない、そ
   の演算結果の第５のデータを前記メモリに書き込むべく
   なしてあることを特徴とする画像処理装置。
9. 【請求項９】 第１のメモリ及び前記第１のメモリとは
   異なる第２のメモリに接続しており、命令をデコードす
   る命令デコーダと、データを記憶する複数のレジスタ及
   び算術演算を行なう演算回路を含むと共に前記命令デコ
   ーダに接続していて前記命令デコーダの出力に従って命
   令を実行する命令実行部を有し、プログラムに記述され
   た複数の命令に従って前記第２のメモリからデータを読
   み出して所定の演算を行ない、前記第１のメモリに演算
   結果を書き込むプロセッサ部と、 前記第１のメモリ及び前記第２のメモリに接続してお
   り、複数の可変長符号からなるデータを前記第１のメモ
   リから読み出して複数の固定長符号からなるデータにデ
   コードし、デコード結果のデータを前記第２のメモリへ
   出力する可変長符号デコード部と、 前記第１のメモリ及び前記第２のメモリに接続してお
   り、複数の固定長符号からなるデータを前記第１のメモ
   リから読み出して前記第２のメモリへ出力するデータロ
   ード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
   された第１の種類の画像データである第１のデータを前
   記第１のメモリから読み出してデコードし、そのデコー
   ド結果としての固定長符号からなる第２の種類の画像デ
   ータである第２のデータを前記第２のメモリに書き込
   み、 前記データロード部は、画像データである第３のデータ
   を前記第１のメモリから読み出して前記第２のメモリへ
   出力し、 前記プロセッサ部は、画像処理プログラムに従って、前
   記第２のデータを前記第２のメモリから読み出して前記
   第２の種類の画像データとは異なる第３の種類の画像デ
   ータである第４のデータに変換処理し、前記第３のデー
   タを前記第２のメモリから読み出して前記第４のデータ
   との所定の演算を行ない、その演算結果の第５のデータ
   を前記第１のメモリに書き込むべくなしてあることを特
   徴とする画像処理装置。
10. 【請求項１０】 第１のメモリ及び前記第１のメモリと
    は異なる第２のメモリに接続しており、命令をデコード
    する第１の命令デコーダと、データを記憶する複数のレ
    ジスタ及び算術演算を行なう演算回路を含むと共に前記
    第１の命令デコーダに接続していて前記第１の命令デコ
    ーダの出力に従って命令を実行する第１の命令実行部を
    有し、プログラムに記述された複数の命令に従って前記
    第２のメモリからデータを読み出して所定の演算を行な
    い、前記第１のメモリに演算結果を書き込む第１のプロ
    セッサ部と、 前記第１のメモリ及び前記第１のメモリとも前記第２の
    メモリとも異なる第３のメモリに接続しており、命令を
    デコードする第２の命令デコーダと、データを記憶する
    複数のレジスタ及び算術演算を行なう演算回路を含むと
    共に前記第２の命令デコーダに接続していて前記第２の
    命令デコーダの出力に従って命令を実行する第２の命令
    実行部を有し、プログラムに記述された複数の命令に従
    って前記第３のメモリからデータを読み出して所定の演
    算を行ない、前記第１のメモリに演算結果を書き込む第
    ２のプロセッサ部と、 前記第１のメモリ，前記第２のメモリ及び前記第３のメ
    モリに接続しており、複数の可変長符号からなるデータ
    を前記第１のメモリから読み出して複数の固定長符号か
    らなるデータにデコードし、デコード結果のデータを前
    記第２及び第３のメモリへ出力する可変長符号デコード
    部と、 前記第１のメモリ，前記第２のメモリ及び前記第３のメ
    モリに接続しており、複数の固定長符号からなるデータ
    を前記第１のメモリから読み出して前記第２及び第３の
    メモリへ出力するデータロード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
    された第１の種類の画像データである第１のデータと第
    ２のデータとを前記第１のメモリから読み出してデコー
    ドし、前記第１のデータのデコード結果としての固定長
    符号からなる第２の種類の画像データである第３のデー
    タを前記第２のメモリに、前記第２のデータのデコード
    結果としての前記第２の種類の画像データである第４の
    データを前記第３のメモリにそれぞれ書き込み、 前記データロード部は、画像データである第５のデータ
    と第６のデータとを前記第１のメモリからを読み出し、
    前記第５のデータを前記第２のメモリへ、前記第６のデ
    ータを前記第３のメモリへそれぞれ出力し、 前記第１のプロセッサ部は、画像処理プログラムに従っ
    て、前記第３のデータを前記第２のメモリから読み出し
    て前記第２の種類の画像データとは異なる第３の種類の
    画像データである第７のデータに変換処理し、前記第５
    のデータを前記第２のメモリから読み出して前記第７の
    データとの所定の演算を行ない、その演算結果の第８の
    データを前記第１のメモリに書き込み、 前記第２のプロセッサ部は、画像処理プログラムに従っ
    て、前記第４のデータを前記第３のメモリから読み出し
    て前記第３の種類の画像データである第９のデータに変
    換処理し、前記第６のデータを前記第３のメモリから読
    み出して前記第９のデータとの所定の演算を行ない、そ
    の演算結果の第１０のデータを前記第１のメモリに書き
    込むべくなしてあることを特徴とする画像処理装置。
11. 【請求項１１】 第１のプロセッサ部及び第２のプロセ
    ッサ部に接続しており、画像処理プログラムの命令を記
    憶する第４のメモリを備え、 前記第４のメモリが前記第１のプロセッサ部及び前記第
    ２のプロセッサ部に命令を並列に供給することにより、
    前記第１のプロセッサ部及び前記第２のプロセッサ部が
    並列に動作することを特徴とする請求項１０に記載の画
    像処理装置。
12. 【請求項１２】 メモリに接続しており、前記メモリに
    格納されている命令をデコードする命令デコーダと、デ
    ータを記憶する複数のレジスタ及び算術演算を行なう演
    算回路を含むと共に前記命令デコーダに接続していて前
    記命令デコーダの出力に従って命令を実行する命令実行
    部を有し、プログラムに記述された複数の命令をデコー
    ドして実行することによりプログラムに従ったデータ処
    理を行ない、処理結果を前記メモリへ出力するプロセッ
    サ部と、 前記プロセッサ部及び前記メモリに接続しており、複数
    の可変長符号からなるデータを前記メモリから読み出し
    て複数の固定長符号からなるデータにデコードし、デコ
    ード結果のデータを前記プロセッサ部へ出力する可変長
    符号デコード部と、 前記プロセッサ部及び前記メモリに接続しており、デー
    タ読み出し部と前記データ読み出し部に接続した加算部
    と前記加算部に接続したデータ書き込み部とを有し、前
    記データ読み出し部が複数の固定長符号からなるデータ
    を前記メモリから読み出し、前記加算部が前記データ読
    み出し部が読み出した２個の符号を加算し、前記データ
    書き込み部が前記加算部による加算結果のデータを前記
    プロセッサ部へ出力するデータロード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
    された第１の種類の画像データである第１のデータを前
    記メモリから読み出してデコードし、そのデコード結果
    としての固定長符号からなる第２の種類の画像データで
    ある第２のデータを前記プロセッサ部へ出力し、 前記データロード部は、複数の固定長符号からなる画像
    データである第３のデータを前記メモリから読み出し、
    前記第３のデータの隣接符号間の加算を行ない、その加
    算結果である第４のデータを前記プロセッサ部へ出力
    し、 前記プロセッサ部は、画像処理プログラムに従って、前
    記可変長符号デコード部から出力された前記第２のデー
    タを前記第２の種類の画像データとは異なる第３の種類
    の画像データである第５のデータに変換処理し、その処
    理結果の前記第５のデータと前記データロード部から出
    力された前記第４のデータとの所定の演算を行ない、そ
    の演算結果の第６のデータを前記メモリに書き込むべく
    なしてあることを特徴とする画像処理装置。
13. 【請求項１３】 第１のメモリ及び前記第１のメモリと
    は異なる第２のメモリに接続しており、命令をデコード
    する命令デコーダと、データを記憶する複数のレジスタ
    及び算術演算を行なう演算回路を含むと共に前記命令デ
    コーダに接続していて前記命令デコーダの出力に従って
    命令を実行する命令実行部を有し、プログラムに記述さ
    れた複数の命令に従って前記第２のメモリからデータを
    読み出して所定の演算を行ない、前記第１のメモリに演
    算結果を書き込むプロセッサ部と、 前記第１のメモリ及び前記第２のメモリに接続してお
    り、複数の可変長符号からなるデータを前記第１のメモ
    リから読み出して複数の固定長符号からなるデータにデ
    コードし、デコード結果のデータを前記第２のメモリへ
    出力する可変長符号デコード部と、 前記第１のメモリ及び前記第２のメモリに接続してお
    り、データ読み出し部と前記データ読み出し部に接続し
    た加算部と前記加算部に接続したデータ書き込み部とを
    有し、前記データ読み出し部が複数の固定長符号からな
    るデータを前記第１のメモリから読み出し、前記加算部
    が前記データ読み出し部が読み出した２個の符号を加算
    し、前記データ書き込み部が前記加算部による加算結果
    のデータを前記第２のメモリへ出力するデータロード部
    とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
    された第１の種類の画像データである第１のデータを前
    記第１のメモリから読み出してデコードし、そのデコー
    ド結果としての固定長符号からなる第２の種類の画像デ
    ータである第２のデータを前記第２のメモリに書き込
    み、 前記データロード部は、複数の固定長符号からなる画像
    データである第３のデータを前記第１のメモリから読み
    出してその隣接符号間の加算を行ない、その加算結果で
    ある第４のデータを前記第２のメモリへ出力し、 前記プロセッサ部は、画像処理プログラムに従って、前
    記第２のデータを前記第２のメモリから読み出して前記
    第２の種類の画像データとは異なる第３の種類の画像デ
    ータである第５のデータに変換処理し、前記第４のデー
    タを前記第２のメモリから読み出し、前記第４のデータ
    と前記第５のデータとの所定の演算を行ない、その演算
    結果の第６のデータを前記第１のメモリに書き込むべく
    なしてあることを特徴とする画像処理装置。
14. 【請求項１４】 第１のメモリ及び前記第１のメモリと
    は異なる第２のメモリに接続しており、命令をデコード
    する第１の命令デコーダと、データを記憶する複数のレ
    ジスタ及び算術演算を行なう演算回路を含むと共に前記
    第１の命令デコーダに接続していて前記第１の命令デコ
    ーダの出力に従って命令を実行する第１の命令実行部を
    有し、プログラムに記述された複数の命令に従って前記
    第２のメモリからデータを読み出して所定の演算を行な
    い、前記第１のメモリに演算結果を書き込む第１のプロ
    セッサ部と、 前記第１のメモリ及び前記第１のメモリとも前記第２の
    メモリとも異なる第３のメモリに接続しており、命令を
    デコードする第２の命令デコーダと、データを記憶する
    複数のレジスタ及び算術演算を行なう演算回路を含むと
    共に前記第２の命令デコーダに接続していて前記第２の
    命令デコーダの出力に従って命令を実行する第２の命令
    実行部を有し、プログラムに記述された複数の命令に従
    って前記第３のメモリからデータを読み出して所定の演
    算を行ない、前記第１のメモリに演算結果を書き込む第
    ２のプロセッサ部と、 前記第１のメモリ，前記第２のメモリ及び前記第３のメ
    モリに接続しており、複数の可変長符号からなるデータ
    を前記第１のメモリから読み出して複数の固定長符号か
    らなるデータにデコードし、デコード結果のデータを前
    記第２及び第３のメモリへ出力する可変長符号デコード
    部と、 前記第１のメモリ，前記第２のメモリ及び前記第３のメ
    モリに接続しており、データ読み出し部と前記データ読
    み出し部に接続した加算部と前記加算部に接続したデー
    タ書き込み部とを有し、前記データ読み出し部が複数の
    固定長符号からなるデータを前記第１のメモリから読み
    出し、前記加算部が前記データ読み出し部が読み出した
    ２個の符号を加算し、前記データ書き込み部が前記加算
    部による加算結果のデータを前記第２のメモリ及び前記
    第３のメモリへ出力するデータロード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
    された第１の種類の画像データである第１のデータと第
    ２のデータとを前記第１のメモリから読み出してデコー
    ドし、前記第１のデータのデコード結果としての固定長
    符号からなる第２の種類の画像データである第３のデー
    タを前記第２のメモリに、前記第２のデータのデコード
    結果としての前記第２の種類の画像データである第４の
    データを前記第３のメモリにそれぞれ書き込み、 前記データロード部は、複数の固定長符号からなる画像
    データである第５のデータと第６のデータとを前記第１
    のメモリから読み出し、第５のデータの隣接符号間の加
    算を行ない、その加算結果である第７のデータを前記第
    ２のメモリへ出力し、第６のデータの隣接符号間の加算
    を行ない、その加算結果である第８のデータを前記第３
    のメモリへ出力し、 前記第１のプロセッサ部は、画像処理プログラムに従っ
    て、前記第３のデータを前記第２のメモリから読み出し
    て前記第２の種類の画像データとは異なる第３の種類の
    画像データである第９のデータに変換処理し、前記第７
    のデータを前記第２のメモリから読み出して前記第９の
    データとの所定の演算を行ない、その演算結果の第１０
    のデータを前記第１のメモリに書き込み、 前記第２のプロセッサ部は、画像処理プログラムに従っ
    て、前記第４のデータを前記第３のメモリから読み出し
    て前記第３の種類の画像データである第１１のデータに
    変換処理し、前記第８のデータを前記第３のメモリから
    読み出して前記第１１のデータとの所定の演算を行な
    い、その演算結果の第１２のデータを前記第１のメモリ
    に書き込むべくなしてあることを特徴とする画像処理装
    置。
15. 【請求項１５】 第１のプロセッサ部及び第２のプロセ
    ッサ部に接続しており、画像処理プログラムの命令を記
    憶する第４のメモリを備え、 前記第４のメモリが前記第１のプロセッサ部及び前記第
    ２のプロセッサ部に命令を並列に供給することにより、
    前記第１のプロセッサ部及び前記第２のプロセッサ部が
    並列に動作することを特徴とする請求項１４に記載の画
    像処理装置。
16. 【請求項１６】 第１のメモリ，前記第１のメモリとは
    異なる第２のメモリ及び読み出し専用メモリに接続して
    おり、命令をデコードする命令デコーダと、データを記
    憶する複数のレジスタ及び算術演算を行なう演算回路を
    含むと共に前記命令デコーダに接続していて前記命令デ
    コーダの出力に従って命令を実行する命令実行部を有
    し、前記読み出し専用メモリに保持されたプログラムに
    記述された複数の命令に従って前記第２のメモリからデ
    ータを読み出して所定の演算を行ない、前記第１のメモ
    リに演算結果を書き込むプロセッサ部と、 前記第１のメモリ及び前記第２のメモリに接続してお
    り、複数の可変長符号からなるデータを前記第１のメモ
    リから読み出して複数の固定長符号からなるデータにデ
    コードし、デコード結果のデータを前記第２のメモリへ
    出力する可変長符号デコード部と、 前記第１のメモリ及び前記第２のメモリに接続してお
    り、複数の固定長符号からなるデータを前記第１のメモ
    リから読み出して前記第２のメモリへ出力するデータロ
    ード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
    された第１の種類の画像データである第１のデータを前
    記第１のメモリから読み出してデコードし、そのデコー
    ド結果としての固定長符号からなる第２の種類の画像デ
    ータである第２のデータを前記第２のメモリに書き込
    み、 前記データロード部は、画像データである第３のデータ
    を前記第１のメモリから読み出して前記第２のメモリへ
    出力し、 前記プロセッサ部は、前記読み出し専用メモリに保持さ
    れた画像処理プログラムに従って、前記第２のデータを
    前記第２のメモリから読み出して前記第２の種類の画像
    データとは異なる第３の種類の画像データである第４の
    データに変換処理し、前記第３のデータを前記第２のメ
    モリから読み出して前記第４のデータとの所定の演算を
    行ない、その演算結果の第５のデータを前記第１のメモ
    リに書き込むべくなしてあることを特徴とする画像処理
    装置。
17. 【請求項１７】 メモリに接続しており、前記メモリに
    格納されている命令をデコードする命令デコーダと、デ
    ータを記憶する複数のレジスタ及び算術演算を行なう演
    算回路を含むと共に前記命令デコーダに接続していて前
    記命令デコーダの出力に従って命令を実行する命令実行
    部を有し、プログラムに記述された複数の命令をデコー
    ドして実行することによりプログラムに従ったデータ処
    理を行ない、処理結果を前記メモリへ出力するプロセッ
    サ部と、 前記プロセッサ部及び可変長符号入力部に接続してお
    り、前記可変長符号入力部を介して外部から入力された
    複数の可変長符号からなるデータを複数の固定長符号か
    らなるデータにデコードし、デコード結果のデータを前
    記プロセッサ部へ出力する可変長符号デコード部とを備
    え、 前記可変長符号デコード部は、前記可変長符号入力部か
    ら出力された可変長符号にエンコードされた第１の種類
    の画像データである第１のデータをデコードし、そのデ
    コード結果としての固定長符号からなる第２の種類の画
    像データである第２のデータを前記プロセッサ部へ出力
    し、 前記プロセッサ部は、画像処理プログラムに従って、前
    記可変長符号デコード部から出力された前記第２のデー
    タを前記第２の種類の画像データとは異なる第３の種類
    の画像データである第３のデータに変換処理し、その処
    理結果の前記第３のデータを前記メモリに書き込むべく
    なしてあることことを特徴とする画像処理装置。
18. 【請求項１８】 メモリ及び可変長符号入力部に接続し
    ており、命令をデコードする命令デコーダと、データを
    記憶する複数のレジスタ及び算術演算を行なう演算回路
    を含むと共に前記命令デコーダに接続していて前記命令
    デコーダの出力に従って命令を実行する命令実行部を有
    し、プログラムに記述された複数の命令をデコードして
    実行することによりプログラムに従ったデータ処理を行
    ない、処理結果を前記メモリへ出力するプロセッサ部
    と、 前記プロセッサ部及び前記メモリに接続しており、複数
    の固定長符号からなるデータを前記メモリから読み出し
    て前記プロセッサ部へ出力するデータロード部とを備
    え、 前記データロード部は、複数の固定長符号からなる画像
    データである第１のデータを前記メモリから読み出して
    前記プロセッサ部へ出力し、 前記プロセッサ部は、画像処理プログラムに従って、可
    変長符号入力部を介して外部から入力された可変長符号
    にエンコードされた第１の種類の画像データである第２
    のデータを固定長符号からなる第２の種類の画像データ
    である第３のデータにデコード処理し、その処理結果の
    前記第３のデータを前記第２の種類の画像データとは異
    なる第３の種類の画像データである第４のデータに変換
    処理し、前記データロード部から出力された前記第１の
    データと前記第４のデータとの所定の演算を行ない、そ
    の演算結果の第５のデータを前記メモリに書き込むべく
    なしてあることを特徴とする画像処理装置。
19. 【請求項１９】 第１のメモリ，前記第１のメモリとは
    異なる第２及び第３のメモリに接続しており、命令をデ
    コードする命令デコーダと、データを記憶する複数のレ
    ジスタ及び算術演算を行なう演算回路を含むと共に前記
    命令デコーダに接続していて前記命令デコーダの出力に
    従って命令を実行する命令実行部を有し、プログラムに
    記述された複数の命令に従って前記第２及び第３のメモ
    リからデータを読み出して所定の演算を行ない、前記第
    １のメモリに演算結果を書き込むプロセッサ部と、 前記第１のメモリ及び前記第２のメモリに接続してお
    り、複数の可変長符号からなるデータを前記第１のメモ
    リから読み出して複数の固定長符号からなるデータにデ
    コードし、デコード結果のデータを前記第２のメモリへ
    出力する可変長符号デコード部と、 前記第１のメモリ及び前記第３のメモリに接続してお
    り、複数の固定長符号からなるデータを前記第１のメモ
    リから読み出し、前記第３のメモリへ出力するデータロ
    ード部とを備え、 前記可変長符号デコード部は、可変長符号にエンコード
    された第１の種類の画像データである第１のデータを前
    記第１のメモリから読み出してデコードし、そのデコー
    ド結果としての固定長符号からなる第２の種類の画像デ
    ータである第２のデータを前記第２のメモリに書き込
    み、 前記データロード部は、画像データである第３のデータ
    を前記第１のメモリから読み出して前記第３のメモリへ
    出力し、 前記プロセッサ部は、画像処理プログラムに従って、前
    記第２のデータを前記第２のメモリから読み出して前記
    第２の種類の画像データとは異なる第３の種類の画像デ
    ータである第４のデータに変換処理し、前記第３のデー
    タを前記第３のメモリから読み出して前記第４のデータ
    との所定の演算を行ない、その演算結果の第５のデータ
    を前記第１のメモリに書き込むべくなしてあることを特
    徴とする画像処理装置。