JPH11284443A

JPH11284443A - 反転増幅回路

Info

Publication number: JPH11284443A
Application number: JP10100553A
Authority: JP
Inventors: Masahito Honma; 聖人本間; Hiroshi Higuchi; 浩樋口
Original assignee: Kokusai Electric Corp
Current assignee: Kokusai Electric Corp
Priority date: 1998-03-27
Filing date: 1998-03-27
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】例えばニューロ回路において半導体基板上に
奇数段のＣＭＯＳインバータを設けた反転増幅回路の入
出力特性がプロセスばらつきに起因して設計値からずれ
てしまった場合であっても、当該入出力特性を設計値に
補正する。【解決手段】例えば反転増幅回路に設けたＣＭＯＳイ
ンバータのｎＭＯＳの基板電圧を図に示す基板電圧制御
回路により制御して、当該ＣＭＯＳインバータの入出力
特性を調整する。具体的には、前記ＣＭＯＳインバータ
と同一の半導体基板上に構成された参照ＣＭＯＳインバ
ータのｎＭＯＳ２２の基板電圧Ｖsbnを制御回路である
バイアス回路２３が制御して、当該参照ＣＭＯＳインバ
ータのゲート側及びドレイン側に共通な電圧Ｖcontを調
整目標値である参照電圧Ｖrefに調整する。そして、制
御した基板電圧Ｖsbnを前記反転増幅回路のＣＭＯＳイ
ンバータのｎＭＯＳに印加する基板電圧とすることで調
整手段が構成される。なお、ｐＭＯＳの基板電圧が制御
されても同様である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に設
けた奇数段のＣＭＯＳインバータから成る反転増幅回路
に関し、特に、ｐＭＯＳやｎＭＯＳの基板電圧を制御す
ることにより、当該ＣＭＯＳインバータの入出力特性を
調整する反転増幅回路に関する。また、本発明は、特
に、ニューロ回路の構成要素として用いられるのに適し
た反転増幅回路に関する。

【０００２】

【従来の技術】例えば高速ＣＭＯＳアナログ増幅回路等
といったＣＭＯＳ増幅回路は、半導体基板上に設けられ
たＣＭＯＳインバータから構成されており、ＬＳＩ等に
おけるアナログ集積回路の構成要素として用いられてい
る。また、こうしたアナログ集積回路は例えばニューロ
コンピューティングの分野で応用されている。図６に
は、このようなＣＭＯＳ増幅回路の一例として、入力さ
れた電圧を反転増幅して出力する反転増幅回路の構成を
示してある。

【０００３】同図に示した反転増幅回路は、直列に接続
された３段のＣＭＯＳインバータ５１〜５３と、入力容
量値Ｃinを有した入力用コンデンサ（入力キャパシタン
ス）５４と、帰還容量値Ｃfを有したフィードバック用
コンデンサ（帰還キャパシタンス）５５と、負荷容量値
ＣLを有した負荷用コンデンサ（接地キャパシタンス）
５６とから構成されている。また、各段のＣＭＯＳイン
バータ５１〜５３はｐＭＯＳ６１ａ〜６１ｃとｎＭＯＳ
６２ａ〜６２ｃとから構成されており、ｐＭＯＳ６１ａ
〜６１ｃのソース側が高電圧電源（電圧Ｖdd）に接続さ
れているとともに、ｎＭＯＳ６２ａ〜６２ｃのソース側
が低電圧電源（電圧Ｖss）に接続されている。また、各
段のＣＭＯＳインバータ５１〜５３では、ｐＭＯＳ６１
ａ〜６１ｃとｎＭＯＳ６２ａ〜６２ｃのゲート側同士が
接続されているとともにドレイン側同士が接続されてお
り、ゲート側が入力端子として用いられる一方、ドレイ
ン側が出力端子として用いられている。

【０００４】上記した反転増幅回路では、例えば当該回
路の入力端子からアナログ信号電圧（Ｖin）が入力され
ると、当該信号電圧が入力用コンデンサ５４を介して第
１段目のＣＭＯＳインバータ５１に入力されて信号処理
され、次いで第２、第３のＣＭＯＳインバータ５２、５
３で順次信号処理されて、これにより増幅された信号電
圧（Ｖout）が当該回路の出力端子から出力される。ま
た、第１段目のＣＭＯＳインバータ５１の入力端子と入
力用コンデンサ５４との間の点（バイアス点）と第３段
目のＣＭＯＳインバータ５３の出力側の点とはフィード
バック用コンデンサ５５を介して接続されており、これ
により反転増幅回路からの出力信号電圧が第１段目のＣ
ＭＯＳインバータ５１の入力端子へフィードバックされ
ている。また、負荷用コンデンサ５６は反転増幅回路の
出力端子と定電圧源（接地電圧源、すなわちグラウン
ド）との間に設けられており、これにより当該回路の発
振が防止されている。

【０００５】このような反転増幅回路は、上記のように
インバータから構成されているため、例えば構成が単純
でサイズが小さく、且つ、低消費電流であるといった有
利な特徴を有している。また、上記のような反転増幅回
路の増幅率は入力容量値Ｃinと帰還容量値Ｃfとの比で
定まり、例えば入力容量値Ｃinと帰還容量値Ｃfとが等
しい場合には増幅率が１となり、すなわち当該回路は入
力信号電圧を反転して出力する反転器として動作する。

【０００６】以下では、一例として、入力容量値Ｃinと
帰還容量値Ｃfとが等しく、上記した低電圧電源の電圧
Ｖssが０Ｖである場合について、上記した反転増幅回路
の入出力特性を具体的に説明する。例えば、上記した反
転増幅回路に設けられるＭＯＳトランジスタ（ｐＭＯＳ
やｎＭＯＳ）のサイズは、当該回路のダイナミックレン
ジを最大とするために、第３段目のＣＭＯＳインバータ
５３からの直流出力電圧が上記した高電圧電源の電圧Ｖ
ddの１／２となるサイズに設計される。すなわち、直流
入力電圧がＶdd／２である場合に反転増幅回路のバイア
ス点における電圧（直流バイアス電圧Ｖf）がＶdd／２
となる設計が行われる。

【０００７】ここで、上記図６に示されるように、バイ
アス点は容量Ｃin、Ｃfのみで他のノードと接続されて
おり、例えばバイアス点の初期チャージがゼロであった
場合、高電圧電源の電圧ＶddがＣＭＯＳインバータ５１
〜５３に印加されると入力電圧にかかわらずに直流バイ
アス電圧ＶfがＶdd／２になる。この場合、例えば反転
増幅回路に入力される電圧としては０〜Ｖdd（Ｖ）の電
圧が用いられ、この入力電圧に対応した出力電圧はＶdd
〜０（Ｖ）となる。すなわち、この状態では最大のダイ
ナミックレンジが実現されており、例えば当該反転増幅
回路により設計値通りの動作が行われる場合には、当該
回路の入出力特性が式１で示される。ここで、式１中の
Ｖin、Ｖout、Ｖf（＝Ｖdd／２）は上記したように、そ
れぞれ反転増幅回路の入力信号電圧、出力信号電圧、直
流バイアス電圧である。

【０００８】

【数１】

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
ような反転増幅回路では、例えばＣＭＯＳインバータを
半導体基板上に形成するＬＳＩ製造プロセス等におい
て、ｐＭＯＳやｎＭＯＳに基板上の酸化膜の厚さのばら
つきやチャネルの不純物密度のばらつき等といったプロ
セスばらつきが生じてしまうため、当該反転増幅回路を
設計値通りに製造することができないといった問題があ
った。このため、例えば上記図６に示した反転増幅回路
を製造した場合には、当該回路の入出力特性が上記式１
に示した好ましい特性からずれてしまい、当該回路の入
出力特性が例えば式２で示されるものとなってしまうと
いった不具合があった。

【００１０】

【数２】

【００１１】ここで、式２中のＶxはプロセスばらつき
に起因して生じた出力信号電圧のずれ（直流オフセット
電圧）であり、式２に示されるように、反転増幅回路か
ら出力される信号電圧の中心値がＶdd／２からずれてし
まうことが生じる。このずれに起因して、反転増幅回路
ではダイナミックレンジが減衰してしまい、また、出力
信号電圧の中心値がＶdd／２からずれてしまうため、例
えばＬＳＩの内部動作が不安定になって特性が劣化して
しまうといった不具合が生じていた。

【００１２】本発明は、このような従来の課題を解決す
るためになされたもので、上記したプロセスばらつき等
によって生じた入出力特性のずれを補正することができ
る反転増幅回路を提供することを目的とする。また、本
発明は、特に、このような入出力特性のずれを補正する
ことができ、ニューロ回路の構成要素として用いられる
のに適した反転増幅回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る反転増幅回路では、直列に接続された
奇数段のＣＭＯＳインバータと、初段のＣＭＯＳインバ
ータの入力端に接続された入力キャパシタンスと、最終
段のＣＭＯＳインバータの出力端を初段のＣＭＯＳイン
バータの入力端に接続する帰還キャパシタンスと、最終
段のＣＭＯＳインバータの出力端をグラウンドに接続す
る接地キャパシタンスとを半導体基板上に形成し、ＣＭ
ＯＳインバータを構成するｐＭＯＳに高電圧電源を接続
する一方、ＣＭＯＳインバータを構成するｎＭＯＳに低
電圧電源を接続した回路において、前記入力キャパシタ
ンスを介して入力された電圧を前記ＣＭＯＳインバータ
を用いて増幅して出力するに際して、次のようにして入
出力特性の調整を行う。すなわち、調整手段が前記ＣＭ
ＯＳインバータを構成するｐＭＯＳとｎＭＯＳの少なく
ともいずれか一方の基板電圧を制御して、当該ＣＭＯＳ
インバータの入出力特性を調整する。

【００１４】ここで、ＣＭＯＳインバータを構成するｐ
ＭＯＳやｎＭＯＳの基板電圧と当該ＣＭＯＳインバータ
の入出力特性との関係の具体例を説明する。例えばｐＭ
ＯＳやｎＭＯＳといったＭＯＳトランジスタでは飽和領
域におけるドレイン電流Ｉdsが式３で示される。

【００１５】

【数３】

【００１６】ここで、式３中のμは易動度であり、εは
誘電率であり、Ｔoxは酸化膜の厚さであり、Ｗはチャネ
ル幅であり、Ｌはチャネル長であり、λはチャネル長変
調係数であり、Ｖgsはゲート−ソース間の電圧であり、
Ｖdsはドレイン−ソース間の電圧であり、ＶthはＭＯＳ
トランジスタのしきい値電圧である。上記式３中のＶth
を更に詳しく示すと、このＶthは式４で示される。

【００１７】

【数４】

【００１８】ここで、Ｖth（０）及びφFは定数であ
り、ＶsbはＭＯＳトランジスタの基板に印加された電圧
（基板電圧）であり、また、γは、酸化膜の誘電率εox
と、電子の電荷ｑと、例えばシリコン基板が用いられて
いるとして当該基板の誘電率εsiと、基板の不純物濃度
Ｎとにより式５で示される。なお、基板としては必ずし
もシリコン基板が用いられなくともよく、本発明では、
どのような半導体基板が用いられてもよい。

【００１９】

【数５】

【００２０】上記式３〜式５に示されるように、ＭＯＳ
トランジスタのしきい値電圧Ｖthやドレイン電流Ｉds
は、酸化膜厚Ｔoxや基板の不純物濃度Ｎ等といったプロ
セスパラメータに依存して変化するとともに、基板電圧
Ｖsbにも依存して変化する。ここで、以上ではＭＯＳト
ランジスタの基板電圧としきい値電圧について説明した
が、ｐＭＯＳとｎＭＯＳとから構成されたＣＭＯＳイン
バータの入出力特性はｐＭＯＳのしきい値電圧やｎＭＯ
Ｓのしきい値電圧等に依存して変化するため、当該ＣＭ
ＯＳインバータの入出力特性はｐＭＯＳの基板電圧やｎ
ＭＯＳの基板電圧に依存して変化する。

【００２１】従って、上記したように、反転増幅回路に
設けられたＣＭＯＳインバータを構成するｐＭＯＳとｎ
ＭＯＳの少なくともいずれか一方の基板に印加する電圧
を制御して調整することにより、当該ＣＭＯＳインバー
タの入出力特性を調整することができ、これにより、例
えばプロセスばらつき等に起因して当該反転増幅回路の
入出力特性が設計値から変動してしまった場合であって
も、上記のようにして基板電圧を調整して当該入出力特
性を本来の設計値に近い特性に補正することができる。
また、こうした本発明の反転増幅回路は、特に、ニュー
ロ回路の構成要素として用いられるのに適している。な
お、基板電圧の制御は、例えばｐＭＯＳとｎＭＯＳのい
ずれか一方のみについて行われてもよく、また、例えば
ｐＭＯＳとｎＭＯＳとの両方について行われてもよい。

【００２２】また、本発明では、上記した調整手段の構
成の好ましい態様として、当該調整手段を前記半導体基
板上に構成された参照ＣＭＯＳインバータと、当該参照
ＣＭＯＳインバータの基板電圧を制御して当該参照ＣＭ
ＯＳインバータの入力電圧と出力電圧とを共に調整目標
値に調整する制御回路とから構成し、これにより制御し
た基板電圧を当該調整手段が前記反転増幅回路のＣＭＯ
Ｓインバータに印加する基板電圧とする構成とした。

【００２３】このような構成では、例えば上記式１に示
した設計値で製造された反転増幅回路の入出力特性がプ
ロセスばらつき等により上記式２に示した特性にずれて
しまった場合であっても、上記した調整目標値を例えば
Ｖdd／２に設定することにより、当該入出力特性のずれ
を補正することができる。なお、このような回路構成の
詳細な具体例については後述する。また、本発明の反転
増幅回路に設けられるＣＭＯＳインバータの段数として
は、奇数段であれば特に限定はなく、種々な段数のＣＭ
ＯＳインバータが反転増幅回路に設けられてよい。

【００２４】

【発明の実施の形態】本発明に係る一実施例を図面を参
照して説明する。図１には、本発明に係る反転増幅回路
の一例として、３段のＣＭＯＳインバータ１〜３を半導
体基板上に設けて、例えばニューロ回路の構成要素とし
て構成された反転増幅回路の構成例を示してある。同図
に示した反転増幅回路の構成は、本発明の要部に係る基
板電圧制御回路７によりｎＭＯＳ１２ａ〜１２ｃの基板
電圧が制御されている点を除いては、上記図６に示した
反転増幅回路の構成とほぼ同様であり、図１に示した本
例の反転増幅回路には、直列に接続された３段のＣＭＯ
Ｓインバータ１〜３と、入力容量値Ｃinを有した入力用
コンデンサ（入力キャパシタンス）４と、帰還容量値Ｃ
fを有したフィードバック用コンデンサ（帰還キャパシ
タンス）５と、負荷容量値ＣLを有した負荷用コンデン
サ（接地キャパシタンス）６と、上記した基板電圧制御
回路７とが備えられている。

【００２５】ここで、入力用コンデンサ４は初段のＣＭ
ＯＳインバータ１の入力端に接続されており、フィード
バック用コンデンサ５は最終段のＣＭＯＳインバータ３
の出力端と初段のＣＭＯＳインバータ１の入力端との間
に接続されており、負荷用コンデンサ６は最終段のＣＭ
ＯＳインバータ３の出力端とグラウンドとの間に接続さ
れている。なお、本例では、各コンデンサの容量値Ｃi
n、Ｃf、ＣLの符号として、上記図６に示したものと同
一の符号を用いて示してあり、また、本例では、入力容
量値Ｃinと帰還容量値Ｃfとが等しい場合を例として説
明する。

【００２６】また、各段のＣＭＯＳインバータ１〜３は
ｐＭＯＳ１１ａ〜１１ｃとｎＭＯＳ１２ａ〜１２ｃとか
ら構成されており、ｐＭＯＳ１１ａ〜１１ｃのソース側
が高電圧電源（電圧Ｖdd）に接続されているとともに、
ｎＭＯＳ１２ａ〜１２ｃのソース側が低電圧電源（電圧
Ｖss）に接続されている。また、各段のＣＭＯＳインバ
ータ１〜３では、ｐＭＯＳ１１ａ〜１１ｃとｎＭＯＳ１
２ａ〜１２ｃのゲート側同士が接続されているとともに
ドレイン側同士が接続されており、ゲート側が入力端子
として用いられる一方、ドレイン側が出力端子として用
いられている。なお、本例では、高電圧電源及び低電圧
電源の電圧Ｖdd、Ｖssの符号として、上記図６に示した
ものと同一の符号を用いて示してあり、また、本例で
は、低電圧電源の電圧Ｖssが０Ｖである場合を例として
説明する。

【００２７】ここで、上記した基板電圧制御回路７の構
成例及び当該回路７により行われるｎＭＯＳ１２ａ〜１
２ｃの基板電圧の制御処理を詳しく説明する。なお、本
例では、ｐＭＯＳ１１ａ〜１１ｃの基板電圧としては、
上記した高電圧電源の電圧Ｖddが印加されている。図２
には、基板電圧制御回路７の構成例を示してあり、この
基板電圧制御回路７には、ｐＭＯＳ２１とｎＭＯＳ２２
とから構成されたＣＭＯＳインバータ（参照ＣＭＯＳイ
ンバータ）と、当該参照ＣＭＯＳインバータの基板電圧
を制御等するバイアス回路２３とが備えられており、参
照ＣＭＯＳインバータは上記図１に示した３段のＣＭＯ
Ｓインバータ１〜３と同一の半導体基板上に構成されて
いる。

【００２８】参照ＣＭＯＳインバータでは、ｐＭＯＳ２
１のソース側が高電圧電源（電圧Ｖdd）に接続されてい
るとともに、ｎＭＯＳ２２のソース側が低電圧電源（電
圧Ｖss）に接続されており、また、ｐＭＯＳ２１とｎＭ
ＯＳ２２のゲート側及びドレイン側が全て接続されてお
り、ｐＭＯＳ２１とｎＭＯＳ２２のゲート側及びドレイ
ン側が同一の電位に保持されている。また、ｐＭＯＳ２
１の基板電圧として上記した高電圧電源の電圧Ｖddが印
加されている一方、ｎＭＯＳ２２の基板電圧としてバイ
アス回路２３からの電圧が印加されている。

【００２９】ここで、ｐＭＯＳ２１とｎＭＯＳ２２のゲ
ート側及びドレイン側にかかる同一の電圧Ｖcontは、参
照ＣＭＯＳインバータに高電圧電源や低電圧電源が投入
された際に、これらのＭＯＳトランジスタ２１、２２の
特性等によって定まり、この場合に、当該電圧Ｖcontは
プロセスばらつき等に起因して設計値からずれる。本例
では、この電圧Ｖcontの設計値がＶdd／２である一方、
製造された参照ＣＭＯＳインバータでは、基板電圧が制
御されなければ当該電圧Ｖcontが設計値からずれている
とする。

【００３０】また、上記したように参照ＣＭＯＳインバ
ータは上記図１に示した３段のＣＭＯＳインバータ１〜
３と同一の半導体基板上に構成されているため、例えば
これら全てのＣＭＯＳインバータに対してプロセスばら
つきが与える影響は同程度であるとみなすことができ、
本例では、上記図１に示した３段のＣＭＯＳインバータ
１〜３についても参照ＣＭＯＳインバータと同程度で入
出力特性のずれが生じているとする。

【００３１】バイアス回路２３は、例えば２つの入力端
子と１つの出力端子とを有しており、第１の入力端子か
らは上記したｐＭＯＳ２１とｎＭＯＳ２２のゲート側及
びドレイン側に共通な電圧Ｖcontが入力される一方、第
２の入力端子からは当該電圧Ｖcontの調整目標値である
電圧（参照電圧）Ｖrefが入力される。ここで、本例で
は、参照電圧Ｖrefの電源として、一定の電圧Ｖdd／２
を出力する電源が用いられている。また、バイアス回路
２３の出力端子は、参照ＣＭＯＳインバータを構成する
ｎＭＯＳ２２の基板及び上記図１に示した３段のＣＭＯ
Ｓインバータ１〜３を構成するｎＭＯＳ１２ａ〜１２ｃ
の基板に接続されている。

【００３２】バイアス回路２３は、出力端子から出力す
る電圧Ｖsbnを制御して、第１の入力端子から入力され
る電圧Ｖcontと第２の入力端子から入力される参照電圧
Ｖrefとの差をゼロに調整する機能を有しており、この
ようなフィードバック制御機能により第１の入力端子か
ら入力される電圧Ｖcontを調整目標値の電圧Ｖdd／２に
調整することが行われる。すなわち、上記したように参
照ＣＭＯＳインバータを構成するｎＭＯＳ２２の基板電
圧Ｖsbnを調整することにより、当該参照ＣＭＯＳイン
バータのゲート側から入力される電圧とドレイン側から
出力される電圧との特性（入出力特性）を設計値に補正
することができる。

【００３３】上記したように参照ＣＭＯＳインバータと
上記図１に示した３段のＣＭＯＳインバータ１〜３とで
はプロセスばらつきに起因した影響が同程度であるた
め、バイアス回路２３により調整された電圧Ｖsbnが当
該３段のＣＭＯＳインバータ１〜３を構成するｎＭＯＳ
１２ａ〜１２ｃに基板電圧として印加されることによ
り、当該３段のＣＭＯＳインバータ１〜３の入出力特性
が本来の設計値に補正される。

【００３４】ここで、本例では、上記したバイアス回路
２３が参照ＣＭＯＳインバータの基板電圧を制御する構
成により、参照ＣＭＯＳインバータの基板電圧を制御し
て当該参照ＣＭＯＳインバータの入力電圧と出力電圧と
を共に調整目標値に調整する制御回路が構成されてい
る。また、本例では、上記した参照ＣＭＯＳインバータ
及び上記した制御回路を設けて当該制御回路により制御
した基板電圧を上記図１に示した３段のＣＭＯＳインバ
ータ１〜３に印加する基板電圧とする構成により、ＣＭ
ＯＳインバータの入出力特性を調整する調整手段が構成
されている。

【００３５】以上のようにして、本例の反転増幅回路で
は、例えばプロセスばらつきに起因して当該回路の入出
力特性が設計値からずれてしまった場合であっても、上
記した基板電圧の制御により当該入出力特性を本来の設
計値に補正することができ、例えば当該回路の直流出力
電位を本来の設計値に補正することができる。これによ
り、本例の反転増幅回路では、例えばダイナミックレン
ジの減衰を防止することや、また、例えば当該回路がＬ
ＳＩで構成された場合には当該ＬＳＩの内部動作を安定
させることができる。

【００３６】なお、本例の反転増幅回路の動作は、当該
回路の入出力特性が調整されている点を除いては、上記
図６に示した反転増幅回路の場合とほぼ同様であり、例
えば当該回路の入力端子からアナログ信号電圧（Ｖin）
が入力されると、当該信号電圧が入力用コンデンサ４を
介して３段のＣＭＯＳインバータ１〜３により信号処理
され、増幅された信号電圧（Ｖout）が当該回路の出力
端子から出力される。また、バイアス点と出力側との間
に設けられたフィードバック用コンデンサ５では出力信
号電圧のフィードバック処理が行われており、また、出
力側に設けられた負荷用コンデンサ６では回路の発振が
防止されている。なお、本例では、入力信号電圧Ｖin、
出力信号電圧Ｖout、直流バイアス電圧Ｖfの符号とし
て、上記図６に示したものと同一の符号を用いて示して
ある。また、最終段のＣＭＯＳインバータ３の出力端が
負荷用コンデンサ６を介して接続される電源としては、
例えば定電圧電源であれば、必ずしも０Ｖの電源に限ら
れない。

【００３７】図３は、例えば上記図６に示した従来の反
転増幅回路においてプロセスばらつきが生じた場合の入
出力特性と、当該プロセスばらつきの影響を本例の反転
増幅回路により補正した場合の入出力特性とを示すグラ
フであり、同図中において、波形Ｐが入出力特性の設計
値を示し、波形Ｑが従来の回路における入出力特性の実
測値を示し、波形Ｒ（同図中では点線）が本例の回路に
おける入出力特性の実測値を示している。また、グラフ
の横軸は回路への入力電圧（Ｖ）を示し、縦軸は当該回
路からの出力電圧（Ｖ）を示している。

【００３８】上記図３に示されるように、従来の回路に
おける波形Ｑは設計値の波形Ｐからずれているが、本例
の回路における波形Ｒは設計値の波形Ｐとほぼ同じ特性
を示している。このように、本例の反転増幅回路では、
例えば入力電圧がＶdd／２である場合に出力電圧がＶdd
／２であるといった当該回路にとって好ましい入出力特
性を実現することができる。なお、入出力特性の調整と
しては、必ずしも本例のように上記した調整目標値がＶ
dd／２に設定されなくともよく、例えば反転増幅回路の
使用状況等に応じて調整目標値が任意の値に設定されて
もよい。

【００３９】ここで、上記実施例では、反転増幅回路に
設けられたＣＭＯＳインバータを構成するｎＭＯＳの基
板電圧のみを調整する構成例を示したが、例えば当該Ｃ
ＭＯＳインバータを構成するｐＭＯＳの基板電圧を調整
することによっても上記と同様な効果を得ることがで
き、このような反転増幅回路の構成例を図４に示す。同
図に示した反転増幅回路の構成は、３段のＣＭＯＳイン
バータ１〜３を構成するｐＭＯＳ１１ａ〜１１ｃの基板
電圧として基板電圧制御回路３１からの電圧が印加され
ている一方、ｎＭＯＳ１２ａ〜１２ｃの基板電圧として
低電圧電源の電圧Ｖssが印加されているといった点を除
いては、上記図１に示した反転増幅回路の構成とほぼ同
様であり、同図では、基板電圧制御回路３１以外の回路
素子の符号として、上記図１に示したものと同一の符号
を用いている。

【００４０】また、図５には、上記したｐＭＯＳ１１ａ
〜１１ｃの基板電圧を調整する場合の基板電圧制御回路
３１の構成例を示してある。同図に示した基板電圧制御
回路３１には、上記図２に示した回路７の場合と同様
に、ｐＭＯＳ４１とｎＭＯＳ４２とから構成された参照
ＣＭＯＳインバータと、基板電圧の制御等を行うバイア
ス回路４３とが備えられているが、バイアス回路４３で
はｐＭＯＳ４１の基板電圧を制御する一方、ｎＭＯＳ４
２の基板電圧としては低電圧電源の電圧Ｖssが印加され
る構成となっている。

【００４１】この場合、バイアス回路４３では、ｐＭＯ
Ｓ４１の基板電圧Ｖsbpを制御して、参照ＣＭＯＳイン
バータのゲート側及びドレイン側に共通な電圧Ｖcontと
参照電圧Ｖrefとを一致させる処理が行われ、このよう
にして制御した基板電圧Ｖsbpを上記図４に示したｐＭ
ＯＳ１１ａ〜１１ｃの基板電圧として印加する。これに
より、上記実施例の場合と同様に、上記図４に示した３
段のＣＭＯＳインバータ１〜３の入出力特性が例えば本
来の設計値に調整される。

【００４２】以上のように、ｐＭＯＳ１１ａ〜１１ｃの
基板電圧を調整する構成によっても、反転増幅回路の入
出力特性を調整することができ、上記実施例の場合と同
様な効果を得ることができる。なお、以上では、ｎＭＯ
Ｓの基板電圧のみを調整する構成例とｐＭＯＳの基板電
圧のみを調整する構成例を示したが、例えばｎＭＯＳと
ｐＭＯＳとの両方の基板電圧を調整する構成によっても
上記と同様な効果を得ることができる。

【００４３】また、以上では、例えば反転増幅回路に複
数のＣＭＯＳインバータが設けられている場合に、全て
のＣＭＯＳインバータのｐＭＯＳ（或いはｎＭＯＳ）に
ついて同一の電圧により基板電圧の調整を行ったが、例
えば個々のｐＭＯＳ（或いはｎＭＯＳ）毎の基板電圧を
調整する構成が用いられてもよい。例えば複数のＣＭＯ
Ｓインバータを同一の半導体基板上に構成する場合、全
てのＣＭＯＳインバータについてｐＭＯＳ（或いはｎＭ
ＯＳ）のサイズが同程度であり、且つ、当該ｐＭＯＳ
（或いはｎＭＯＳ）が配置される位置が近ければ、これ
らのＣＭＯＳインバータ間で入出力特性のばらつきはほ
とんど生じないが、例えばｐＭＯＳ（或いはｎＭＯＳ）
のサイズがＣＭＯＳインバータ間で異なっている場合等
には、ＣＭＯＳインバータ間で入出力特性のばらつきが
生じる。

【００４４】こうしたＭＯＳのサイズの違いに起因して
ＣＭＯＳインバータ間に生じる入出力特性のばらつき
は、通常、同一の半導体基板上に形成された複数のＣＭ
ＯＳインバータについて同程度に生じるプロセスばらつ
きに比べて小さいため、上記実施例で示したように全て
のｐＭＯＳ（或いはｎＭＯＳ）について同一の電圧によ
り基板電圧を制御することによっても実用上で有効な程
度で入出力特性の補正を行うことができるが、このよう
なサイズの違いがある場合には、例えば個々のｐＭＯＳ
（或いはｎＭＯＳ）毎に上記図５（或いは図２）に示し
た基板電圧制御回路を設けて基板電圧の調整を行うこと
が更に好ましい。

【００４５】また、以上では、３段のＣＭＯＳインバー
タを半導体基板上に形成した反転増幅回路に本発明に係
る基板電圧を調整する機能手段を適用した場合を示した
が、反転増幅回路に設けられるＣＭＯＳインバータの段
数としては奇数段であれば任意の段数であってもよい。
なお、例えば直列に接続された偶数段のＣＭＯＳインバ
ータを半導体基板上に形成したＣＭＯＳ増幅回路につい
ても、上記図２や図５に示した基板電圧制御回路と同様
な回路を用いてｎＭＯＳやｐＭＯＳの基板電圧を制御す
るようにすれば、当該ＣＭＯＳ増幅回路の入出力特性を
調整することができる。

【００４６】また、本発明の要部は、反転増幅回路に設
けられたＣＭＯＳインバータを構成するｐＭＯＳやｎＭ
ＯＳの基板電圧を制御することにより当該ＣＭＯＳイン
バータの入出力特性を調整することであるため、反転増
幅回路に設けられる入力用コンデンサやフィードバック
用コンデンサや負荷用コンデンサ等の構成としては必ず
しも上記実施例に示したものに限られず、例えば上記実
施例の場合と同様に入出力特性の調整を行うことができ
る構成であれば、どのような構成が用いられてもよい。
また、ＣＭＯＳインバータを構成するｐＭＯＳやｎＭＯ
Ｓの基板電圧を制御して当該ＣＭＯＳインバータの入出
力特性を調整する機能手段の構成としては、必ずしも上
記実施例で示した基板電圧制御回路の構成例に限られ
ず、要は、基板電圧を制御してＣＭＯＳインバータの入
出力特性を調整することができるものであれば、どのよ
うな構成が用いられてもよい。

【００４７】

【発明の効果】以上説明したように、本発明に係る反転
増幅回路によると、半導体基板上に設けられたＣＭＯＳ
インバータを構成するｐＭＯＳやｎＭＯＳの基板電圧を
制御して当該ＣＭＯＳインバータの入出力特性を調整す
るようにしたため、例えばプロセスばらつきが生じた場
合であっても、当該反転増幅回路の入出力特性を本来の
設計値等に補正することができる。また、本発明の反転
増幅回路は、特に、ニューロ回路の構成要素として用い
られるのに適したものである。

【図面の簡単な説明】

【図１】本発明の一実施例に係る反転増幅回路の構成例
を示す図である。

【図２】基板電圧制御回路の構成例を示す図である。

【図３】反転増幅回路の入出力特性を示すグラフの図で
ある。

【図４】ｐＭＯＳの基板電圧を制御する場合の反転増幅
回路の構成例を示す図である。

【図５】ｐＭＯＳの基板電圧を制御する場合の基板電圧
制御回路の構成例を示す図である。

【図６】従来例に係る反転増幅回路の構成例を示す図で
ある。

【符号の説明】

１〜３・・ＣＭＯＳインバータ、７、３１・・基板電
圧制御回路、１１ａ〜１１ｃ、２１、４１・・ｐＭＯＳ、１２ａ〜１２ｃ、２２、４２・・ｎＭＯＳ、２３、４
３・・バイアス回路、

Claims

【特許請求の範囲】

【請求項１】直列に接続された奇数段のＣＭＯＳイン
バータと、初段のＣＭＯＳインバータの入力端に接続さ
れた入力キャパシタンスと、最終段のＣＭＯＳインバー
タの出力端を初段のＣＭＯＳインバータの入力端に接続
する帰還キャパシタンスと、最終段のＣＭＯＳインバー
タの出力端をグラウンドに接続する接地キャパシタンス
とを半導体基板上に形成し、ＣＭＯＳインバータを構成
するｐＭＯＳに高電圧電源を接続する一方、ＣＭＯＳイ
ンバータを構成するｎＭＯＳに低電圧電源を接続した反
転増幅回路において、前記ＣＭＯＳインバータを構成するｐＭＯＳとｎＭＯＳ
の少なくともいずれか一方の基板電圧を制御して、当該
ＣＭＯＳインバータの入出力特性を調整する調整手段を
設けたことを特徴とする反転増幅回路。
【請求項２】直列に接続された奇数段のＣＭＯＳイン
バータと、初段のＣＭＯＳインバータの入力端に接続さ
れた入力キャパシタンスと、最終段のＣＭＯＳインバー
タの出力端を初段のＣＭＯＳインバータの入力端に接続
する帰還キャパシタンスと、最終段のＣＭＯＳインバー
タの出力端をグラウンドに接続する接地キャパシタンス
とを半導体基板上に形成し、ＣＭＯＳインバータを構成
するｐＭＯＳに高電圧電源を接続する一方、ＣＭＯＳイ
ンバータを構成するｎＭＯＳに低電圧電源を接続してニ
ューロ回路の構成要素とした反転増幅回路において、前記ＣＭＯＳインバータを構成するｐＭＯＳとｎＭＯＳ
の少なくともいずれか一方の基板電圧を制御して、当該
ＣＭＯＳインバータの入出力特性を調整する調整手段を
設けたことを特徴とする反転増幅回路。
【請求項３】請求項１又は請求項２に記載の反転増幅
回路において、前記調整手段は、前記半導体基板上に構成された参照Ｃ
ＭＯＳインバータと、当該参照ＣＭＯＳインバータの基
板電圧を制御して当該参照ＣＭＯＳインバータの入力電
圧と出力電圧とを共に調整目標値に調整する制御回路と
から構成され、制御した基板電圧を前記反転増幅回路のＣＭＯＳインバ
ータに印加する基板電圧とすることを特徴とする反転増
幅回路。