JPH11283964A - Etching method of silicon nitride - Google Patents
Etching method of silicon nitrideInfo
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- JPH11283964A JPH11283964A JP10139493A JP13949398A JPH11283964A JP H11283964 A JPH11283964 A JP H11283964A JP 10139493 A JP10139493 A JP 10139493A JP 13949398 A JP13949398 A JP 13949398A JP H11283964 A JPH11283964 A JP H11283964A
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積回路（IC）に
おけるエッチング方法に関し、さらに特定すれば、臨界
寸法（CD: critical dimension）のバイアス（bias）を
改善させる目的で、浅トレンチ絶縁体（STI: shallow t
rench isolation）を提供するためのポリシリコンゲー
ト（poly-silicon gate）上のキャップ窒化ケイ素層（c
ap siliconnitride layer）またはマスク窒化ケイ素層
（mask silicon nitride layer）をエッチングする方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an etching method for an integrated circuit (IC), and more particularly to a method for etching a shallow trench insulator (CD) for improving a critical dimension (CD) bias. STI: shallow t
cap silicon nitride layer (c) on a poly-silicon gate to provide trench isolation
a method for etching an ap siliconnitride layer or a mask silicon nitride layer.
【０００２】[0002]
【従来の技術】図１には、従来型のポリシリコンゲート
が示されている。半導体基板１００上のポリゲートは、
ゲート酸化層１０１と、ポリシリコン層１０２と、（ポ
リシリコンの導電率が非常に低いため）例えばケイ化タ
ングステン（ＷＳｉ）等の金属ケイ化物層１０３と、キ
ャップ窒化ケイ素層１０４とを含んで構成されている。2. Description of the Related Art FIG. 1 shows a conventional polysilicon gate. The poly gate on the semiconductor substrate 100 is
Includes a gate oxide layer 101, a polysilicon layer 102, a metal silicide layer 103 such as tungsten silicide (WSi) (since the conductivity of polysilicon is very low), and a cap silicon nitride layer 104. Have been.
【０００３】このキャップ窒化ケイ素層１０４は、ポリ
ゲートに対する損傷を防止する。例えば、ソース／ドレ
ーン領域や自動整合窓（self-aligned window）及びキ
ャップ窒化ケイ素層の形成時における損傷を防止する。
続くフォトリトグラフィ処理（photolithography）での
露出過程で発生するネッキング現象（necking effect）
をも防止する。従来方式による窒化ケイ素層のパターン
処理においては、まず窒化ケイ素層が形成される。その
窒化ケイ素層上にはフォトマスクを使用してフォトレジ
スト層が形成される。露出した窒化ケイ素層は、異方性
プラズマエッチング（anisotropic plasma etching）に
よって除去される。従来方法では、例えば、トリフルオ
ロメタン（ＣＨＦ3）／テトラフルオロメタン（ＤＦ4）
／アルゴン（Ａｒ）のごときフルオロメタンポリマー
（ＣＦx）が使用される。トリフルオロメタンとテトラ
フルオロメタンのフローレート（flow rate）は、約３
０sccmから７０sccmであり、アルゴンのフローレート
は、約４００sccmから８００sccmである。フルオロメタ
ンポリマー粒子は非常に大きいので、エッチングされた
表面は非常に粗くて凹凸ができる。従って、大きなＣＤ
バイアス（ずれ）が発生する。例えばフォトリトグラフ
ィ等の処理では露出時に重大な不整合や誤差が容易に発
生する。よって、デバイスの信頼度が低減され、品質が
低下する。一方、浅トレンチ絶縁体を形成する際にも同
様な問題が発生する。図２に示す半導体基板２００に
は、マスク窒化ケイ素層２０１が形成されている。フォ
トレジスト層２０２は、このマスク窒化ケイ素層２０１
上に形成されている。フォトリトグラフィとエッチング
とでフォトレジスト層２０２は、図２に示すごとくに形
成される。This cap silicon nitride layer 104 prevents damage to the poly gate. For example, it prevents damage during the formation of the source / drain regions, the self-aligned window, and the cap silicon nitride layer.
The necking effect that occurs during the exposure process in the subsequent photolithography process (photolithography)
Also prevent. In the conventional pattern processing of a silicon nitride layer, a silicon nitride layer is first formed. A photoresist layer is formed on the silicon nitride layer using a photomask. The exposed silicon nitride layer is removed by anisotropic plasma etching. In the conventional method, for example, trifluoromethane (CHF3) / tetrafluoromethane (DF4)
/ A fluoromethane polymer (CFx) such as argon (Ar) is used. The flow rate of trifluoromethane and tetrafluoromethane is about 3
0 sccm to 70 sccm and the argon flow rate is about 400 sccm to 800 sccm. The fluoromethane polymer particles are so large that the etched surface is very rough and uneven. Therefore, a large CD
Bias (shift) occurs. For example, in a process such as photolithography, a serious mismatch or error easily occurs at the time of exposure. Therefore, the reliability of the device is reduced and the quality is reduced. On the other hand, a similar problem occurs when forming a shallow trench insulator. A mask silicon nitride layer 201 is formed on a semiconductor substrate 200 shown in FIG. The photoresist layer 202 is formed on the mask silicon nitride layer 201.
Is formed on. By photolithography and etching, a photoresist layer 202 is formed as shown in FIG.
【０００４】図３には、異方性プラズマエッチングを使
用して形成された露出窒化ケイ素層２０１が示されてい
る。従来方式では、例えばトリフルオロメタン／テトラ
フルオロメタン／アルゴン等のフルオロメタンポリマー
が使用される。トリフルオロメタンとテトラフルオロメ
タンのフローレートは約３０sccmから７０sccmであり、
アルゴンのフローレートは約４００sccmから８００sccm
である。フルオロメタンポリマーの粒子サイズは非常に
大きいので、エッチングされた表面は非常に粗く凹凸と
なる。従って、大きなＣＤバイアスが発生する。得られ
た窒化ケイ素層２０１は図示されている。さらに、エッ
チング処理時にフッ化物層が形成される。このフッ化物
の形成は、その後のゲート酸化層の形成を困難にする。
従来方法では、半導体基板２００の一部が取り除かれ、
トレンチが基板２００内に形成される。このトレンチ
を、例えば酸化物のごとき絶縁物質で埋めると浅トレン
チ酸化絶縁体が形成される。FIG. 3 illustrates an exposed silicon nitride layer 201 formed using anisotropic plasma etching. In the conventional method, a fluoromethane polymer such as trifluoromethane / tetrafluoromethane / argon is used. The flow rates of trifluoromethane and tetrafluoromethane are about 30 sccm to 70 sccm,
Argon flow rate is about 400 sccm to 800 sccm
It is. The particle size of the fluoromethane polymer is so large that the etched surface is very rough and uneven. Therefore, a large CD bias occurs. The resulting silicon nitride layer 201 is illustrated. Further, a fluoride layer is formed during the etching process. This fluoride formation makes subsequent gate oxide layer formation difficult.
In the conventional method, a part of the semiconductor substrate 200 is removed,
A trench is formed in the substrate 200. Filling the trench with an insulating material such as an oxide forms a shallow trench oxide insulator.
【０００５】[0005]
【発明が解決しようとする課題】本発明の第一の目的
は、窒化ケイ素層のエッチング法を提供することであ
る。異なるエッチング反応物質を使用することでＣＤバ
イアスは減少する。その結果、デバイスの信頼度は高ま
り、品質が向上する。SUMMARY OF THE INVENTION It is a first object of the present invention to provide a method for etching a silicon nitride layer. The use of different etching reactants reduces the CD bias. As a result, the reliability of the device is increased and the quality is improved.
【０００６】本発明の別な目的は、窒化ケイ素層の別エ
ッチング法の提供である。異なるエッチング反応物質を
使用することで窒化ケイ素層はフッ化物層を形成させて
エッチングされ、ゲート酸化層の形成は影響を受けな
い。It is another object of the present invention to provide another method of etching a silicon nitride layer. By using different etching reactants, the silicon nitride layer is etched forming a fluoride layer, and the formation of the gate oxide layer is not affected.
【０００７】本発明のさらに別な目的は、窒化ケイ素層
のさらに別なエッチング法を提供することである。ポリ
ゲート（poly-gate）上でのキャップ窒化ケイ素層の形
成時に、浅いポリマー層がそのキャップ窒化ケイ素層上
に同時的に形成される。このポリゲートの高さは増加
し、後のメッキ工程においてさらに深い、例えば金属プ
ラグのごときインターコネクト（interconnect）が形成
される。さらに深くなると、表面積は増加し、インター
コネクトのキャパシタンスは増加する。その結果、デバ
イスの作動速度が向上する。Yet another object of the present invention is to provide yet another method of etching a silicon nitride layer. Upon formation of the cap silicon nitride layer on the poly-gate, a shallow polymer layer is simultaneously formed on the cap silicon nitride layer. The height of the poly gate increases, and a deeper interconnect, such as a metal plug, is formed in a subsequent plating step. As the depth increases, the surface area increases and the interconnect capacitance increases. As a result, the operating speed of the device is improved.
【０００８】[0008]
【課題を解決するための手段】これらの目的と利点とを
達成するため、本発明は、新規な窒化ケイ素層のエッチ
ング法を提供する。窒化ケイ素層と、その窒化ケイ素層
上に形成されたフォトレジスト層とを備えた半導体基板
において、その窒化ケイ素層は、そのフォトレジスト層
をマスクとして利用して異方性プラズマエッチングで除
去される。テトラフルオロメタンとアルゴンと窒素との
混合物は、エッチング反応物質（etching reactive mat
erial）として使用される。フローレート約４０sccmか
ら８０sccmのテトラフルオロメタンは、露出した窒化ケ
イ素層を除去する。フローレート約４００sccmから８０
０sccmのアルゴンは、粒子衝撃処理（particle bombard
ment）に使用される。フローレート約２０sccmから６０
sccmの窒素は、窒化ケイ素層上に薄くて硬質なポリマー
層を形成させる。SUMMARY OF THE INVENTION To achieve these objects and advantages, the present invention provides a novel method for etching a silicon nitride layer. In a semiconductor substrate having a silicon nitride layer and a photoresist layer formed on the silicon nitride layer, the silicon nitride layer is removed by anisotropic plasma etching using the photoresist layer as a mask . A mixture of tetrafluoromethane, argon, and nitrogen forms an etching reactive mat
erial). Tetrafluoromethane at a flow rate of about 40 sccm to 80 sccm removes the exposed silicon nitride layer. Flow rate about 400sccm to 80
0 sccm of argon is used for particle bombard
ment). Flow rate from about 20sccm to 60
Sccm of nitrogen causes a thin, hard polymer layer to form on the silicon nitride layer.
【０００９】本発明は、またポリゲートの形成方法にも
関係する。ゲート酸化層、そのゲート酸化層上のポリシ
リコン層、そのポリシリコン層上の金属ケイ化物層、そ
のポリシリコン層上の窒化ケイ素層、及びその窒化ケイ
素層の一部をカバーするフォトレジスト層を有した半導
体基板が形成される。異方性プラズマエッチングで露出
した窒化ケイ素層は除去される。テトラフルオロメタ
ン、アルゴン及び窒素の混合物は、エッチング反応物質
として使用される。フローレート約４０sccmから８０sc
cmのテトラフルオロメタンは、露出窒化ケイ素層を除去
する。フローレート約４００sccmから８００sccmのアル
ゴンは、粒子衝撃処理に使用される。フローレート約２
０sccmから６０sccmの窒素はその窒化ケイ素層上に薄く
て硬質なポリマー層を形成する。The present invention also relates to a method for forming a poly gate. A gate oxide layer, a polysilicon layer on the gate oxide layer, a metal silicide layer on the polysilicon layer, a silicon nitride layer on the polysilicon layer, and a photoresist layer covering a portion of the silicon nitride layer. The formed semiconductor substrate is formed. The silicon nitride layer exposed by the anisotropic plasma etching is removed. A mixture of tetrafluoromethane, argon and nitrogen is used as an etching reactant. Flow rate about 40sccm to 80sc
cm of tetrafluoromethane removes the exposed silicon nitride layer. Argon with a flow rate of about 400 sccm to 800 sccm is used for particle bombardment. Flow rate about 2
0 sccm to 60 sccm nitrogen forms a thin, hard polymer layer on the silicon nitride layer.
【００１０】本発明は、さらに浅トレンチ絶縁体の形成
方法にも関する。窒化ケイ素層と、その一部を覆うフォ
トレジスト層とを有した半導体基板が形成される。露出
窒化ケイ素層は、半導体基板が露出するまで異方性プラ
ズマエッチングで除去される。テトラフルオロメタン、
アルゴン及び窒素の混合物は、エッチング反応物質とし
て使用される。フローレート約４０sccmから８０sccmの
テトラフルオロメタンは、露出窒化ケイ素層を取り除
く。フローレート約４００sccmから８００sccmのアルゴ
ンは、粒子衝撃処理に使用される。フローレート約２０
sccmから６０sccmの窒素は、窒化ケイ素層に薄くて硬質
なポリマー層を形成させるのに使用される。フォトレジ
スト層は除去される。露出半導体基板の一部は除去さ
れ、トレンチが形成される。このトレンチは絶縁物質で
埋められる。以上の説明と以下の実施例の説明はいずれ
も本発明の一般的な特徴を説明するものであり、本発明
の限定を目的としない。[0010] The present invention further relates to a method of forming a shallow trench insulator. A semiconductor substrate having a silicon nitride layer and a photoresist layer covering a portion thereof is formed. The exposed silicon nitride layer is removed by anisotropic plasma etching until the semiconductor substrate is exposed. Tetrafluoromethane,
A mixture of argon and nitrogen is used as the etch reactant. Tetrafluoromethane at a flow rate of about 40 sccm to 80 sccm removes the exposed silicon nitride layer. Argon with a flow rate of about 400 sccm to 800 sccm is used for particle bombardment. Flow rate about 20
Sccm to 60 sccm of nitrogen is used to form a thin, hard polymer layer in the silicon nitride layer. The photoresist layer is removed. A part of the exposed semiconductor substrate is removed to form a trench. This trench is filled with an insulating material. Both the above description and the description of the following examples illustrate general features of the invention and are not intended to limit the invention.
【００１１】[0011]
【発明の実施の形態】図４と図５は、本発明の好適実施
例によるポリゲートの製造方法を示す。図４には、例え
ばフィールド酸化層（field oxide layer）である絶縁
体３０１と、その上に形成されたゲート酸化層３０２
と、その上に形成された第１ポリシリコン層３０３、３
０３aと、例えば、ケイ化タングステン層である金属ケ
イ化物層３０４、３０４aとを図示のごとくに備えた半
導体基板３００が図示されている。4 and 5 show a method of manufacturing a poly gate according to a preferred embodiment of the present invention. FIG. 4 shows an insulator 301 which is, for example, a field oxide layer and a gate oxide layer 302 formed thereon.
And first polysilicon layers 303 and 3 formed thereon.
A semiconductor substrate 300 is provided, as shown, comprising a metal silicide layer 304a and a metal silicide layer 304, 304a, for example, a tungsten silicide layer.
【００１２】図５は、半導体基板３００の上の窒化ケイ
素層を示す。フォトレジスト層（図示せず）は、窒化ケ
イ素層上のポリシリコン層３０３、３０３aに整合して
形成されており、窒化ケイ素層の一部を覆っている。露
出した窒化ケイ素層は、異方性プラズマエッチングで除
去される。テトラフルオロメタン、アルゴン及び窒素の
混合物が、エッチング反応物質として使用される。フロ
ーレート約４０sccmから８０sccmのテトラフルオロメタ
ンは、露出窒化ケイ素層を除去する。フローレート約４
００sccmから８００sccmのアルゴンは、粒子衝撃処理に
使用される。フローレート約２０sccmから６０sccmの窒
素は、窒化ケイ素層上に薄くて硬質なポリマー層を形成
させる。図示のごとく、フォトレジスト層を除去した
後、金属ケイ化物層３０４、３０４aの上には、キャッ
プ窒化ケイ素層３０５、３０５aと、ポリマー層３０
６、３０６aとが順番に形成される。FIG. 5 shows a silicon nitride layer on a semiconductor substrate 300. A photoresist layer (not shown) is formed in alignment with the polysilicon layers 303, 303a on the silicon nitride layer and covers a portion of the silicon nitride layer. The exposed silicon nitride layer is removed by anisotropic plasma etching. A mixture of tetrafluoromethane, argon and nitrogen is used as an etching reactant. Tetrafluoromethane at a flow rate of about 40 to 80 sccm removes the exposed silicon nitride layer. Flow rate about 4
00 sccm to 800 sccm of argon is used for particle bombardment. Nitrogen at a flow rate of about 20 sccm to 60 sccm forms a thin, hard polymer layer on the silicon nitride layer. As shown, after removing the photoresist layer, cap silicon nitride layers 305, 305a and polymer layer 30 are deposited over metal silicide layers 304, 304a.
6, 306a are formed in order.
【００１３】前述のエッチング工程で、窒化ケイ素層の
ＣＤバイアスが効果的に改善される。さらに、薄くて硬
質なポリマー層が窒化ケイ素層上に形成される。例え
ば、金属プラグであるインターコネクトを形成する金属
化処理工程でそのインターコネクトの深さは増加し、表
面積は拡大する。従って、そのキャパシタンスは増加
し、装置の作動速度は向上する。In the above-mentioned etching step, the CD bias of the silicon nitride layer is effectively improved. In addition, a thin, hard polymer layer is formed on the silicon nitride layer. For example, in a metallization process that forms an interconnect that is a metal plug, the depth of the interconnect increases and the surface area increases. Thus, its capacitance is increased and the operating speed of the device is increased.
【００１４】図６から図８において、本発明の第２実施
例による浅トレンチ絶縁体の製造方法が示されている。
図６に示す露出窒化ケイ素層４０１は、半導体基板が露
出するまで異方性プラズマエッチングで除去される。テ
トラフルオロメタン、アルゴン及び窒素は、エッチング
反応物質として使用される。フローレート約４０sccmか
ら８０sccmのテトラフルオロメタンは、露出窒化ケイ素
層の除去を行う。フローレート約４００sccmから８００
sccmのアルゴンは、粒子衝撃処理に使用される。フロー
レート約２０sccmから６０sccmの窒素は、窒化ケイ素層
上に薄くて硬質なポリマー層を形成させる。前記のエッ
チング反応物質によって、フッ化物層形成は阻止され、
ゲート酸化層の形成には影響が及ばない。フォトレジス
ト層４０２は除去され、得られた構造は図示されてい
る。FIGS. 6 to 8 show a method of manufacturing a shallow trench insulator according to a second embodiment of the present invention.
The exposed silicon nitride layer 401 shown in FIG. 6 is removed by anisotropic plasma etching until the semiconductor substrate is exposed. Tetrafluoromethane, argon and nitrogen are used as etching reactants. Tetrafluoromethane at a flow rate of about 40 sccm to 80 sccm provides for removal of the exposed silicon nitride layer. Flow rate from 400sccm to 800
Sccm of argon is used for particle bombardment. Nitrogen at a flow rate of about 20 sccm to 60 sccm forms a thin, hard polymer layer on the silicon nitride layer. The etching reactant prevents fluoride layer formation,
The formation of the gate oxide layer is not affected. The photoresist layer 402 has been removed and the resulting structure is shown.
【００１５】図８では、従来手法を利用して露出半導体
基板４００の一部が除去されてトレンチが形成されてい
る。そのトレンチを、例えば酸化物等の絶縁物質で埋め
ることで浅トレンチ絶縁体４０３が形成される。In FIG. 8, a portion of the exposed semiconductor substrate 400 is removed using a conventional method to form a trench. The shallow trench insulator 403 is formed by filling the trench with an insulating material such as an oxide.
【００１６】従って、本発明の特徴は、エッチング反応
物質としてのテトラフルオロメタン、アルゴン及び窒素
の混合物でのエッチングを形成することである。約４０
sccmから８０sccmのフローレートのテトラフルオロメタ
ンは、露出窒化ケイ素層を除去する。約４００sccmから
８００sccmのフローレートのアルゴンは、粒子衝撃処理
に使用される。約２０sccmから６０sccmのフローレート
の窒素は、窒化ケイ素層上に薄くて硬質なポリマー層を
形成する。このエッチング反応物質の機能を利用して窒
化ケイ素層のＣＤバイアスは効果的に改善される。薄い
ポリゲートはキャップ窒化ケイ素層上に形成され、形成
されたインターコネクトの深度を増加させる。よって、
インターコネクトのキャパシタンスは増加し、デバイス
の作動速度は向上する。一方、このエッチング反応物質
を使用した浅トレンチ絶縁体の形成時にフッ化物層の形
成が阻止される。従って、ゲート層の形成は影響を受け
ない。Thus, a feature of the present invention is to form an etch with a mixture of tetrafluoromethane, argon and nitrogen as the etch reactant. About 40
Tetrafluoromethane at a flow rate of sccm to 80 sccm removes the exposed silicon nitride layer. Argon at a flow rate of about 400 to 800 sccm is used for particle bombardment. Nitrogen at a flow rate of about 20 sccm to 60 sccm forms a thin, hard polymer layer on the silicon nitride layer. Utilizing the function of the etching reactant, the CD bias of the silicon nitride layer is effectively improved. A thin poly gate is formed over the cap silicon nitride layer, increasing the depth of the formed interconnect. Therefore,
Interconnect capacitance increases and device operating speed increases. On the other hand, the formation of a fluoride layer is prevented when forming a shallow trench insulator using this etching reactant. Therefore, the formation of the gate layer is not affected.
【００１７】当業者であれば本明細書の説明から本発明
の他の実施例の着想は容易であろう。よって、以上の解
説は、本発明の説明のみを目的としており、本発明の真
の範囲は「特許請求の範囲」において記載されている。Those skilled in the art will readily conceive of other embodiments of the present invention from the description herein. Therefore, the above description is for the purpose of describing the invention only, and the true scope of the invention is set forth in the following claims.
【００１８】[0018]
【図１】従来のポリゲートの形成態様を示す側断面図。FIG. 1 is a side sectional view showing a conventional mode of forming a poly gate.
【図２】従来式の浅トレンチ絶縁体の製造方法を示す側
断面図。FIG. 2 is a side sectional view showing a conventional method for manufacturing a shallow trench insulator.
【図３】従来式の浅トレンチ絶縁体の製造方法を示す側
断面図。FIG. 3 is a side sectional view showing a conventional method for manufacturing a shallow trench insulator.
【図４】本発明の好適実施例によるポリゲートの製造方
法を示す側断面図。FIG. 4 is a side sectional view showing a method of manufacturing a poly gate according to a preferred embodiment of the present invention.
【図５】本発明の好適実施例によるポリゲートの製造方
法を示す側断面図。FIG. 5 is a side sectional view showing a method of manufacturing a poly gate according to a preferred embodiment of the present invention.
【図６】本発明の好適実施例による浅トレンチ絶縁体の
製造方法を示す側断面図。FIG. 6 is a side sectional view showing a method for manufacturing a shallow trench insulator according to a preferred embodiment of the present invention.
【図７】本発明の好適実施例による浅トレンチ絶縁体の
製造方法を示す側断面図。FIG. 7 is a side sectional view showing a method for manufacturing a shallow trench insulator according to a preferred embodiment of the present invention.
【図８】本発明の好適実施例による浅トレンチ絶縁体の
製造方法を示す側断面図。FIG. 8 is a side sectional view showing a method for manufacturing a shallow trench insulator according to a preferred embodiment of the present invention.
１００ 半導体基板 １０１ ゲート酸化層 １０２ ポリシリコン層 １０３ 金属ケイ化物層 １０４ キャップ窒化ケイ素層 ２００ 半導体基板 ２０１ マスク窒化ケイ素層 ２０２ フォトレジスト層 ３００ 半導体基板 ３０１ 絶縁体 ３０２ ゲート酸化層 ３０３、３０３ａ ポリシリコン層 ３０４、３０４ａ 金属ケイ化物層 ３０５、３０５ａ キャップ窒化ケイ素層 ３０６、３０６ａ ポリマー層 ４００ 露出半導体基板 ４０１ 露出窒化ケイ素層 ４０２ フォトレジスト層 ４０３ 浅トレンチ絶縁体 REFERENCE SIGNS LIST 100 semiconductor substrate 101 gate oxide layer 102 polysilicon layer 103 metal silicide layer 104 cap silicon nitride layer 200 semiconductor substrate 201 mask silicon nitride layer 202 photoresist layer 300 semiconductor substrate 301 insulator 302 gate oxide layer 303, 303a polysilicon layer 304 , 304a Metal silicide layer 305, 305a Cap silicon nitride layer 306, 306a Polymer layer 400 Exposed semiconductor substrate 401 Exposed silicon nitride layer 402 Photoresist layer 403 Shallow trench insulator
Claims (16)
ジスト層とを備えた半導体基板の窒化ケイ素層のエッチ
ング方法であって、 エッチング反応物質としてテトラフルオロメタン、アル
ゴン及び窒素の混合物を使用して、露出した窒化ケイ素
層を除去するステップを含むことを特徴とするエッチン
グ方法。1. A method for etching a silicon nitride layer on a semiconductor substrate comprising a silicon nitride layer and a photoresist layer covering a part thereof, wherein a mixture of tetrafluoromethane, argon and nitrogen is used as an etching reactant. And removing the exposed silicon nitride layer.
エッチングで除去されることを特徴とする請求項１記載
のエッチング方法。2. The etching method according to claim 1, wherein said exposed silicon nitride layer is removed by anisotropic plasma etching.
は約４０sccmから８０sccmであり、前記アルゴンのフロ
ーレートは約４００sccmから８００sccmであり、前記窒
素のフローレートは約２０sccmから６０sccmであること
を特徴とする請求項１記載のエッチング方法。3. The flow rate of the tetrafluoromethane is about 40 sccm to 80 sccm, the flow rate of the argon is about 400 sccm to 800 sccm, and the flow rate of the nitrogen is about 20 sccm to 60 sccm. The etching method according to claim 1.
ケイ素層を除去し、前記アルゴンは粒子衝撃処理を施
し、前記窒素は前記窒化ケイ素層上に薄ポリマー層を形
成させることを特徴とする請求項３記載のエッチング方
法。4. The method of claim 1, wherein said tetrafluoromethane removes said exposed silicon nitride layer, said argon performs a particle bombardment treatment, and said nitrogen forms a thin polymer layer on said silicon nitride layer. 3. The etching method according to 3.
ジスト層とを備えた半導体基板の窒化ケイ素層のエッチ
ング方法であって、 エッチング反応物質としてテトラフルオロメタン、アル
ゴン及び窒素の混合物を使用して異方性プラズマエッチ
ングで前記露出した窒化ケイ素層を除去するステップを
含んでおり、 そのテトラフルオロメタンは約４０sccmから８０sccmの
フローレートで前記露出窒化ケイ素層を除去し、前記ア
ルゴンは約４００sccmから８００sccmのフローレートで
粒子衝撃処理を施し、前記窒素は約２０sccmから６０sc
cmのフローレートで前記窒化ケイ素層上に薄ポリマー層
を形成させることを特徴とするエッチング方法。5. A method for etching a silicon nitride layer on a semiconductor substrate comprising a silicon nitride layer and a photoresist layer covering a part thereof, wherein a mixture of tetrafluoromethane, argon and nitrogen is used as an etching reactant. Removing said exposed silicon nitride layer with an anisotropic plasma etch, wherein said tetrafluoromethane removes said exposed silicon nitride layer at a flow rate of about 40 sccm to 80 sccm and said argon comprises about 400 sccm. The particle bombardment treatment is performed at a flow rate of from about 20 sccm to about 800 sccm.
An etching method, wherein a thin polymer layer is formed on the silicon nitride layer at a flow rate of cm.
成されたポリシリコン層及び金属ケイ化物層と、その金
属ケイ化物層上の窒化ケイ素層と、その窒化ケイ素層の
一部を覆うフォトレジスト層とを含んだ半導体にポリゲ
ートを形成する方法であって、 エッチング反応物質としてテトラフルオロメタン、アル
ゴン及び窒素の混合物を使用して前記露出した窒化ケイ
素層を除去するステップと、 前記フォトレジスト層を除去するステップとを含むこと
を特徴とするポリゲートの形成方法。6. A gate oxide layer, a polysilicon layer and a metal silicide layer formed on the gate oxide layer, a silicon nitride layer on the metal silicide layer, and a portion of the silicon nitride layer. Removing the exposed silicon nitride layer using a mixture of tetrafluoromethane, argon, and nitrogen as an etch reactant, the method comprising: forming a poly gate on a semiconductor including a photoresist layer; Removing the layer.
マエッチングで除去されることを特徴とする請求項６記
載のポリゲートの形成方法。7. The method according to claim 6, wherein the exposed silicon nitride layer is removed by anisotropic plasma etching.
せるステップをさらに含んでいることを特徴とする請求
項６記載のポリゲートの形成方法。8. The method of claim 6, further comprising forming a polymer layer on the silicon nitride layer.
は約４０sccmから８０sccmであり、前記アルゴンのフロ
ーレートは約４００sccmから８００sccmであり、前記窒
素のフローレートは約２０sccmから６０sccmであること
を特徴とする請求項６記載のポリゲートの形成方法。9. The flow rate of the tetrafluoromethane is about 40 sccm to 80 sccm, the flow rate of the argon is about 400 sccm to 800 sccm, and the flow rate of the nitrogen is about 20 sccm to 60 sccm. A method for forming a poly gate according to claim 6.
た窒化ケイ素層を除去し、前記アルゴンは粒子衝撃処理
を施し、前記窒素はその窒化ケイ素層上に薄ポリマー層
を形成させることを特徴とする請求項９記載のポリゲー
トの形成方法。10. The method of claim 1 wherein said tetrafluoromethane removes said exposed silicon nitride layer, said argon performs a particle bombardment treatment, and said nitrogen forms a thin polymer layer on said silicon nitride layer. Item 10. The method for forming a poly gate according to Item 9.
形成されたポリシリコン層及び金属ケイ化物層と、その
金属ケイ化物層上の窒化ケイ素層と、その窒化ケイ素層
の一部を覆うフォトレジスト層とを含んだ半導体にポリ
ゲートを形成する方法であって、 エッチング反応物質としてテトラフルオロメタン、アル
ゴン及び窒素の混合物を使用して異方性プラズマエッチ
ングで前記露出した窒化ケイ素層を除去するステップ
と、該窒化ケイ素層上に薄ポリマー層を形成するステッ
プと、前記フォトレジスト層を除去するステップとを含
んでおり、 前記テトラフルオロメタンは約４０sccmから８０sccmの
フローレートで前記露出窒化ケイ素層を除去し、前記ア
ルゴンは約４００sccmから８００sccmのフローレートで
粒子衝撃処理を施し、前記窒素は約２０sccmから６０sc
cmのフローレートで前記窒化ケイ素層上に薄ポリマー層
を形成させることを特徴とするポリゲートの形成方法。11. A gate oxide layer, a polysilicon layer and a metal silicide layer formed on the gate oxide layer, a silicon nitride layer on the metal silicide layer, and a portion of the silicon nitride layer. Forming a poly gate on a semiconductor including a photoresist layer, wherein the exposed silicon nitride layer is removed by anisotropic plasma etching using a mixture of tetrafluoromethane, argon and nitrogen as an etching reactant. Forming a thin polymer layer on the silicon nitride layer; and removing the photoresist layer, wherein the tetrafluoromethane is exposed to the exposed silicon nitride layer at a flow rate of about 40 sccm to 80 sccm. The argon is subjected to particle bombardment at a flow rate of about 400 sccm to 800 sccm, 60sc from 0sccm
forming a thin polymer layer on said silicon nitride layer at a flow rate of 1 cm.
レジスト層とを備えた半導体基板に浅トレンチ絶縁体を
形成する方法であって、 エッチング反応物質としてテトラフルオロメタン、アル
ゴン及び窒素の混合物を使用して前記半導体基板が露出
するまで前記露出した窒化ケイ素層を除去するステップ
と、 前記フォトレジスト層を除去するステップと、 前記露出した半導体基板の一部を除去してトレンチを形
成するステップと、 そのトレンチを絶縁材料で埋めるステップと、を含むこ
とを特徴とする浅トレンチ絶縁体の形成方法。12. A method for forming a shallow trench insulator in a semiconductor substrate having a silicon nitride layer and a photoresist layer covering a portion thereof, wherein a mixture of tetrafluoromethane, argon and nitrogen is used as an etching reactant. Removing the exposed silicon nitride layer until the semiconductor substrate is exposed using: removing the photoresist layer; and removing a portion of the exposed semiconductor substrate to form a trench. And a step of filling the trench with an insulating material.
ズマエッチングで除去されることを特徴とする請求項１
２記載の浅トレンチ絶縁体の形成方法。13. The semiconductor device according to claim 1, wherein said exposed silicon nitride layer is removed by anisotropic plasma etching.
3. The method for forming a shallow trench insulator according to 2.
トは約４０sccmから８０sccmであり、前記アルゴンのフ
ローレートは約４００sccmから８００sccmであり、前記
窒素のフローレートは約２０sccmから６０sccmであるこ
とを特徴とする請求項１２記載の浅トレンチ絶縁体の形
成方法。14. The flow rate of the tetrafluoromethane is about 40 sccm to 80 sccm, the flow rate of the argon is about 400 sccm to 800 sccm, and the flow rate of the nitrogen is about 20 sccm to 60 sccm. A method for forming a shallow trench insulator according to claim 12.
た窒化ケイ素層を除去し、前記アルゴンは粒子衝撃処理
を施し、前記窒素はその窒化ケイ素層上に薄ポリマー層
を形成させることを特徴とする請求項１４記載の浅トレ
ンチ絶縁体の形成方法。15. The method of claim 11, wherein said tetrafluoromethane removes said exposed silicon nitride layer, said argon performs a particle bombardment treatment, and said nitrogen forms a thin polymer layer on said silicon nitride layer. Item 15. The method for forming a shallow trench insulator according to Item 14.
レジスト層とを備えた半導体基板に浅トレンチ絶縁体を
形成する方法であって、 エッチング反応物質としてテトラフルオロメタン、アル
ゴン及び窒素の混合物を使用して前記半導体基板が露出
するまで異方性プラズマエッチングで前記露出した窒化
ケイ素層を除去するステップと、前記フォトレジスト層
を除去するステップと、前記露出した半導体基板の一部
を除去してトレンチを形成するステップとを含んでお
り、 前記テトラフルオロメタンは約４０sccmから８０sccmの
フローレートで前記露出窒化ケイ素層を除去し、前記ア
ルゴンは約４００sccmから８００sccmのフローレートで
粒子衝撃処理を施し、前記窒素は約２０sccmから６０sc
cmのフローレートで前記窒化ケイ素層上に薄ポリマー層
を形成させることを特徴とする浅トレンチ絶縁体の形成
方法。16. A method for forming a shallow trench insulator in a semiconductor substrate having a silicon nitride layer and a photoresist layer covering a portion thereof, wherein a mixture of tetrafluoromethane, argon and nitrogen is used as an etching reactant. Removing the exposed silicon nitride layer by anisotropic plasma etching until the semiconductor substrate is exposed using: removing the photoresist layer; and removing a portion of the exposed semiconductor substrate. Forming a trench by removing the exposed silicon nitride layer at a flow rate of about 40 sccm to 80 sccm, and subjecting the argon to particle bombardment at a flow rate of about 400 sccm to 800 sccm. The nitrogen is about 20 sccm to 60 sccm
A method of forming a shallow trench insulator, comprising forming a thin polymer layer on said silicon nitride layer at a flow rate of cm.
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