JPH11282442A

JPH11282442A - 制御信号変換装置及び方法、並びに画像処理装置

Info

Publication number: JPH11282442A
Application number: JP10079662A
Authority: JP
Inventors: Hideki Hara; 英樹原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-03-26
Filing date: 1998-03-26
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】複数画面を制御するマルチスクリーングラフ
ィックスシステムを構成する際に、描画処理手段である
グラフィックスアクセラレータを１台で済ませ、省コス
ト、省スペースを実現する。【解決手段】複数（ｎ台）のグラフィックスアクセラ
レータボード２１₁,２１₂,２１₃,...,２１_n からの映像
信号がマルチスクリーン表示用のｎ台の表示装置１０₁,
１０₂,１０₃,...,１０_n にそれぞれ送られている。１台
のグラフィックスアクセラレータ２２からの画像データ
は、グラフィックスアクセラレータボード２１₁,２１₂,
２１₃,...,２１_n の各画像用メモリ（ビデオＲＡＭ）２
３₁,２３₂,２３₃,...,２３_nに送られると共に、メモリ
アクセスのための制御信号が各付加回路２５₁,２５₂,２
５₃,...,２５_nに送られ、グラフィックスアクセラレー
タ２２から指定される画像用メモリにのみメモリ制御信
号が送られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御信号変換装置
及び方法、並びに画像処理装置に関し、特に、複数の表
示画面を配列して大画面を構成するマルチスクリーング
ラフィックスシステムの描画装置から各表示装置への制
御信号を変換する制御信号変換装置及び方法、並びにこ
の制御信号変換技術が適用された画像処理装置に関す
る。

【０００２】

【従来の技術】複数の表示装置の各表示画面を縦横に配
列して大画面を構成するようなマルチスクリーングラフ
ィックスシステムが従来より知られている。

【０００３】図２２及び図２３は、このようなマルチス
クリーングラフィックスシステムの従来の概略構成の一
例を示している。

【０００４】図２２において、マルチスクリーンを構成
するための複数台、例えばｎ台の表示装置１０₁,１０₂,
１０₃,...,１０_n には、ｎ台のグラフィックスアクセラ
レータボード（あるいはカード）７１₁,７１₂,７
１₃,...,７１_n からの映像信号がそれぞれ送られてい
る。

【０００５】また、図２３においては、マルチスクリー
ンを構成するための上述したようなｎ台の表示装置１０
₁,１０₂,１０₃,...,１０_n には、ｎ個のグラフィックス
アクセラレータブロック７６₁,７６₂,７６₃,...,７６_n
からの映像信号がそれぞれ送られている。グラフィック
スアクセラレータブロック７６₁,７６₂,７６₃,...,７６
_n は、マルチスクリーン表示用のベース基板７０に取り
付けられるオプション基板あるいは回路ブロックとして
用いられるものである。

【０００６】これらのグラフィックスアクセラレータボ
ード７１₁,７１₂,７１₃,...,７１_nあるいはグラフィッ
クスアクセラレータブロック７６₁,７６₂,７６₃,...,７
６_nは、いずれも同様な構成を有し、任意の１台のグラ
フィックスアクセラレータボード７１あるいはグラフィ
ックスアクセラレータブロック７６は、グラフィックス
アクセラレータ７２と、画像用メモリ（例えばビデオＲ
ＡＭ）７３と、Ｄ／Ａコンバータ７４とを有している。

【０００７】なお、図中の参照番号に付加した添え字ｋ
は、ｋ台目のグラフィックスアクセラレータボード７１
_k あるいはグラフィックスアクセラレータブロック７６
_k に関連するものであることを示しており、例えばグラ
フィックスアクセラレータボード７１₁ は、グラフィッ
クスアクセラレータ７２₁ と、画像用メモリ７３₁ と、
Ｄ／Ａコンバータ７４₁ とを有している。また、説明中
の添え字無しの参照番号は、任意の１台のグラフィック
スアクセラレータボード７１あるいはグラフィックスア
クセラレータブロック７６に関連するものであることを
示している。

【０００８】このようなグラフィックスアクセラレータ
ボード７１あるいはグラフィックスアクセラレータブロ
ック７６において、グラフィックスアクセラレータ７２
は、画像用メモリ（ビデオＲＡＭ）７３に対する様々な
描画やＤ／Ａコンバータ７４の制御などを行なう。ま
た、画像用メモリ７３のアドレス信号、データ信号、お
よび、コントロール信号を制御する。画像用メモリ７３
は、画像データの蓄積を行ない、グラフィックスアクセ
ラレータによりそのデータが書き換えられることにな
る。画像用メモリ７３として用いられるビデオＲＡＭ
（Video ＲＡＭ）は、２つのアクセスポート（アクセス
の口）を持っており、１つは、グラフィックスアクセラ
レータ７２がアクセスするためのポートであり、もう１
つは、Ｄ／Ａコンバータ７４へディジタルデータ出力を
行なうためのポートである。Ｄ／Ａコンバータ７４は、
画像用メモリ７３内の画像データを取り込み、そのディ
ジタルデータをアナログの映像信号、例えば赤、緑、青
の映像信号に変換すると共に、水平・垂直同期信号を生
成する役割を持つ。このＤ／Ａコンバータ７４で、変
換、および、生成された信号はディスプレイ等の表示装
置１０に送られ、映像として表示される。

【０００９】この表示装置１０を複数台用いて、例えば
図２２や図２３に示すようにｎ台の表示装置１０₁,１０
₂,１０₃,...,１０_n を設けて、縦横に配列することによ
って、大画面高解像度を実現するマルチスクリーングラ
フィックスシステムを構成している。また、図２２、図
２３中のバス１６としては、例えば、ＰＣＩ（Peripher
al Component Interconnect）バス、ＡＧＰ（Accelera
ted Graphics Port）バス、ＩＳＡ（Industrial Standa
rd Architecture）バス、ＥＩＳＡ（ExtendedISA）バ
ス、ＶＬ-Bus（VESA Local Bus）、ＶＭＥバスなどの汎
用、および、標準のバスや、完全に専用のバスなどが考
えられる。

【００１０】

【発明が解決しようとする課題】このように、従来にお
いては、マルチスクリーングラフィックスシステムを実
現する際に、複数の表示装置に映像信号を送るための構
成として、グラフィックスアクセラレータ７２、画像用
メモリ（ビデオＲＡＭ）７３、Ｄ／Ａコンバータ７４を
持ったグラフィックスアクセラレータブロック７６、あ
るいは、グラフィックスアクセラレータボード７１を複
数装備しなければならなかった。

【００１１】従って、１つの画面（スクリーン）を担当
するブロック、あるいは、ボード単位でのマルチスクリ
ーン化が必要となるため、グラフィックスシステムのコ
ストが高騰することになり、また、グラフィックス部分
のスペースも大きなものになってしまう、という欠点が
ある。

【００１２】本発明は、このような実情に鑑みてなされ
たものであり、必要最小限のコンポーネント（部品）の
追加で済み、性能の高い回路を必要とせず、省コスト、
省スペースを実現したマルチスクリーン制御機能を備え
ることをが可能となるような制御信号変換装置及び方
法、並びに画像処理装置の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明に係る制御信号変
換装置は、上述した課題を解決するために、描画処理手
段からの画像データを複数の表示手段に送って表示させ
るマルチスクリーン表示システムにおける上記描画処理
手段からの制御信号を変換して上記複数の表示手段に対
応する複数の画像メモリに送る制御信号変換装置であっ
て、上記複数の画像メモリを指定するアドレスをデコー
ドするデコード手段と、このデコード手段からの出力に
応じて、上記描画処理手段からのメモリ制御信号を上記
複数の画像メモリの内の対応する画像メモリに送る選択
手段とを有することを特徴としている。

【００１４】また、本発明に係る制御信号変換方法は、
上述した課題を解決するために、描画処理手段からの画
像データを複数の表示手段に送って表示させるマルチス
クリーン表示システムにおける上記描画処理手段からの
制御信号を変換して上記複数の表示手段に対応する複数
の画像メモリに送る制御信号変換方法において、上記複
数の画像メモリを指定するアドレスをデコードするデコ
ード工程と、このデコード出力に応じて、上記描画処理
手段からのメモリ制御信号を上記複数の画像メモリの内
の対応する画像メモリに送る工程とを有することを特徴
としている。

【００１５】さらに、本発明に係る画像処理装置は、上
述した課題を解決するために、マルチスクリーン表示の
ための画像データを出力する描画処理手段と、この描画
処理手段からの画像データが蓄積される複数の画像メモ
リと、この複数の画像メモリからの各画像データをそれ
ぞれ表示する複数の表示手段と、上記複数の画像メモリ
を指定するアドレスをデコードし、このデコード出力に
応じて上記描画処理手段からのメモリ制御信号を上記複
数の画像メモリの内の対応する画像メモリに送る制御信
号変換手段とを有することを特徴としている。

【００１６】このような構成において、１つの制御信号
変換装置により、マルチスクリーン表示が可能となる。

【００１７】

【発明の実施の形態】本発明に係る制御信号変換装置及
び方法の好ましい実施の形態について、図面を参照しな
がら説明する。

【００１８】図１は、本発明の実施の形態となる制御信
号変換装置が適用されるマルチスクリーングラフィック
システムの概略構成の一例を示すブロック図、図２は本
発明の実施の形態となる制御信号変換装置が適用される
マルチスクリーングラフィックシステムの概略構成の他
の例を示すブロック図である。

【００１９】先ず、図１においては、マルチスクリーン
を構成するための複数台、例えばｎ台の表示装置１０₁,
１０₂,１０₃,...,１０_n に、ｎ台のグラフィックスアク
セラレータボード（あるいはカード）２１₁,２１₂,２１
₃,...,２１_n からの映像信号がそれぞれ送られている。

【００２０】また、図２において、マルチスクリーンを
構成するための上述したようなｎ台の表示装置１０₁,１
０₂,１０₃,...,１０_n には、ｎ個のグラフィックスアク
セラレータブロック２６₁,２６₂,２６₃,...,２６_n から
の映像信号がそれぞれ送られ、各表示画面１２₁〜１２_n
に表示される。これらのｎ面の表示画面１２₁〜１２
_nは、縦横に配列されて大画面を構成している。グラフ
ィックスアクセラレータブロック２６₁,２６₂,２
６₃,...,２６_n は、マルチスクリーン表示用のベース基
板２０に取り付けられるオプション基板あるいは回路ブ
ロックとして用いられるものである。

【００２１】これらのグラフィックスアクセラレータボ
ード２１₁,２１₂,２１₃,...,２１_nあるいはグラフィッ
クスアクセラレータブロック２６₁,２６₂,２６₃,...,２
６_nは、グラフィックスアクセラレータボード２１₁ 及
びグラフィックスアクセラレータブロック２６₁ が互い
に同様な構成を有し、また、グラフィックスアクセラレ
ータボード２１₂,２１₃,...,２１_n 及びグラフィックス
アクセラレータブロック２６₂,２６₃,...,２６_n がいず
れも同様な構成を有している。

【００２２】グラフィックスアクセラレータボード２１
₁ 及びグラフィックスアクセラレータブロック２６₁
は、いずれも、描画処理手段となるグラフィックスアク
セラレータ２２と、画像用メモリ（例えばビデオＲＡ
Ｍ）２３と、Ｄ／Ａコンバータ２４と、グラフィックス
アクセラレータ２２からの制御信号を変換して画像用メ
モリ２３に送る付加回路２５とを有している。

【００２３】また、グラフィックスアクセラレータボー
ド２１₂,２１₃,...,２１_n 及びグラフィックスアクセラ
レータブロック２６₂,２６₃,...,２６_n は、いずれも、
上記グラフィックスアクセラレータボード２１₁ 及びグ
ラフィックスアクセラレータブロック２６₁ のグラフィ
ックスアクセラレータ２２からの制御信号を変換して画
像用メモリ２３に送る付加回路２５と、画像用メモリ２
３と、Ｄ／Ａコンバータ２４とを有している。

【００２４】ここで、図中の参照番号に付加した添え字
ｋは、ｋ台目のグラフィックスアクセラレータボード２
１_k あるいはグラフィックスアクセラレータブロック２
６_kに関連するものであることを示しており、例えばグ
ラフィックスアクセラレータボード２１₁ は、画像用メ
モリ２３₁ と、Ｄ／Ａコンバータ２４₁ とを有してい
る。なお、グラフィックスアクセラレータ２２は、図１
の例ではグラフィックスアクセラレータボード２１₁
（あるいは図２の例のグラフィックスアクセラレータブ
ロック２６₁）のみに設けられているが、共用であり、
他のグラフィックスアクセラレータボード２１₂,２
１₃,...,２１_n （あるいはグラフィックスアクセラレー
タブロック２６₂,２６₃,...,２６_n）のいずれに設けて
もよいため、添え字を付していない。また、本明細書中
では、任意の１台のグラフィックスアクセラレータボー
ド２１あるいはグラフィックスアクセラレータブロック
２６に関連するものの参照番号にも添え字を付していな
い。

【００２５】グラフィックスアクセラレータボード２１
₁ 、あるいはグラフィックスアクセラレータブロック２
６₁ のグラフィックスアクセラレータ２２は、画像用メ
モリ（例えばビデオＲＡＭ）２３に対する様々な描画や
Ｄ／Ａコンバータ２４の制御などを行なう。また、画像
用メモリ２３のアドレス信号、データ信号、および、コ
ントロール信号を制御する。画像用メモリ２３は、画像
データの蓄積を行ない、グラフィックスアクセラレータ
によりそのデータが書き換えられることになる。画像用
メモリ２３として用いられるビデオＲＡＭ（Video ＲＡ
Ｍ）は、２つのアクセスポート（アクセスの口）を持っ
ており、１つは、グラフィックスアクセラレータ２２が
アクセスするためのポートであり、もう１つは、Ｄ／Ａ
コンバータ２４へディジタルデータ出力を行なうための
ポートである。Ｄ／Ａコンバータ２４は、画像用メモリ
２３内の画像データを取り込み、そのディジタルデータ
をアナログの映像信号、例えば赤、緑、青の映像信号に
変換すると共に、水平・垂直同期信号を生成する役割を
持つ。このＤ／Ａコンバータ２４で、変換、および、生
成された信号はディスプレイ等の表示装置１０に送ら
れ、表示画面１２に映像として表示される。

【００２６】この表示装置１０を複数台用いて、例えば
図１や図２に示すようにｎ台の表示装置１０₁,１０₂,１
０₃,...,１０_n を設けて、縦横に配列することによっ
て、大画面高解像度を実現するマルチスクリーングラフ
ィックスシステムを構成している。また、図１、図２中
のバス１６としては、例えば、ＰＣＩ（Peripheral Com
ponent Interconnect）バス、ＡＧＰ（Accelerated Gr
aphics Port）バス、ＩＳＡ（Industrial Standard Ar
chitecture）バス、ＥＩＳＡ（Extended ISA）バス、Ｖ
Ｌ-Bus（VESA Local Bus）、ＶＭＥバスなどの汎用、お
よび、標準のバスや完全に専用のバスなどが挙げられ
る。

【００２７】これらの図１、図２に示す本発明の実施の
形態において、グラフィックスアクセラレータボード２
１₂,２１₃,...,２１_n やグラフィックスアクセラレータ
ブロック２６₂,２６₃,...,２６_n については、従来のよ
うにそれぞれ個別のグラフィックスアクセラレータを設
けることなく、必要最小限のコンポーネント、すなわち
画像用メモリ２３とＤ／Ａコンバータ２４に付加回路２
５を用いるのみの構成で済ませることにより、省コス
ト、省スペースを実現したマルチスクリーングラフィッ
クスシステムを構成している。

【００２８】このような実施の形態における付加回路２
５は、グラフィックスアクセラレータボード２１₁ 又は
グラフィックスアクセラレータブロック２６₁ のグラフ
ィックスアクセラレータ２２が制御する画像用メモリ２
３の制御信号に対して挿入している。すなわち、画像用
メモリ２３に対してグラフィックスアクセラレータ２２
が発行するアドレスの一部を解読（デコード）して、同
じくグラフィックスアクセラレータ２２から発行される
画像用メモリ（ビデオＲＡＭ）に対する制御信号を変換
する回路である。

【００２９】この付加回路２５は、以下の２つの機構、
すなわち、 (１)アドレスの一部を解読（デコード）し、各メモリに
対する制御信号を変換する機構 (２)全てのメモリに対して同時に発行する必要のあるア
クセスサイクルを識別する機構より成り立つ。

【００３０】これらの機構を備えた付加回路２５は、グ
ラフィックスアクセラレータ２２とは完全に独立した外
部回路である場合と、グラフィックスアクセラレータ２
２にその回路が含まれた内部回路である場合とが考えら
れる。

【００３１】ここで、ビデオＲＡＭに対する制御信号と
は、具体的に、 RAS*：ロウアドレスストローブ(Row Address Strobe)信
号 CAS*：カラムアドレスストローブ(Column Address Stro
be)信号 WE*：ライトイネーブル(Write Enable)信号 OE*：アウトプットイネーブル(Output Enable)信号 DSF：スペシャルファンクションイネーブル(Special Fu
nction Enable)信号のような信号を指す。これらの制御信号の内で、アスタ
リスク(＊)の記号が付加されている信号は、Low レベル
で有効（アクティブ）となることを表わしており、一般
的に負論理信号という。アスタリスク(＊)の記号が付加
されていない信号は、Highレベルで有効（アクティブ）
となることを表わしており、一般的に正論理信号とい
う。

【００３２】次に、マルチスクリーンの各画面（スクリ
ーン）とグラフィックスシステム内の画像用メモリ（ビ
デオＲＡＭ）との関係を示す例について、図３、図４を
参照しながら説明する。これらの図３、図４の例では、
９台の表示装置１０₁〜１０₉を用い、各表示装置１０₁
〜１０₉の９面の表示画面１２₁〜１２₉を縦横３×３に
並べて配列して、高解像度の大画面を構成している。

【００３３】図３において、グラフィックスアクセラレ
ータ２２は、各ビデオＲＡＭ（画像用メモリ）２３₁〜
２３₉に対する描画制御を行う。これらのビデオＲＡＭ
２３₁〜２３₉は、マルチスクリーンを構成する９台の
表示装置１０₁〜１０₉の各表示画面１２₁〜１２₉（図
４）に対応しており、ビデオＲＡＭ２３₁〜２３₉に描画
された内容が表示装置１０₁〜１０₉の画面１２₁〜１２₉
に表示される。ビデオＲＡＭ２３₁〜２３₉は、グラフィ
ックスアクセラレータ２２にとって連続するアドレス空
間に配置され、描画のための計算を行ない易くなってい
る。

【００３４】図３、図４の例では、９台の表示装置１０
₁〜１０₉の各表示画面１２₁〜１２₉が縦横３×３で９面
配置されることによって、高解像度大画面が構成されて
いるが、グラフィックスアクセラレータ２２はこれらの
表示画面１２₁〜１２₉の配置を考慮することで、適切な
描画をビデオＲＡＭ２３₁〜２３₉に対して行なう。そし
て、グラフィックスアクセラレータ２２と各ビデオＲＡ
Ｍ２３₁〜２３₉との間に本発明の実施の形態による制御
信号の変換機構としての上記付加回路２５（図１、図２
のｎ＝９とした場合の付加回路２５₁〜２５₉）を設け
る。

【００３５】図３におけるこの制御信号変換機構である
付加回路２５は、グラフィックスアクセラレータ２２が
ビデオＲＡＭ（画像用メモリ）２３₁〜２３₉にアクセス
するために発行するアドレスの上位４ビットを解読（デ
コード）し、ビデオＲＡＭ２３₁〜２３₉のどのビデオＲ
ＡＭに対するアクセスなのかを判断して、その意図され
たビデオＲＡＭ、例えばｋ番目（１≦ｋ≦９）のビデオ
ＲＡＭ２３_k に対するメモリ制御信号のみを有効にす
る。

【００３６】したがって、グラフィックスアクセラレー
タ２２にとっては、しかるべきアクセスサイクルが意図
した例えばｋ番目のビデオＲＡＭ２３_k に対して発行さ
れることになる。ビデオＲＡＭ２３_k の内容を表示させ
るために、その内容を表示装置１０_k の前段に位置する
Ｄ／Ａコンバータ（図１、図２の２４_k）に送り込むた
めのリードトランスファーサイクルまたはスプリットリ
ードトランスファーサイクルをグラフィックスアクセラ
レータ２２が起動する場合には、そのサイクルを検出し
て、１回のリードトランスファーサイクルまたはスプリ
ットトランスファーサイクルで、全てのビデオＲＡＭ２
３₁〜２３₉に対するリードトランスファーサイクルまた
はスプリットリードトランスファーサイクルになるよう
にメモリ制御信号を変換する。

【００３７】このような付加回路２５に関して、具体的
な例を挙げて詳述する。最初にサイクル別の制御信号変
換に関する説明を行なう。次に、ビデオＲＡＭ２３への
アクセスサイクルが、単一の例えばｋ番目のビデオＲＡ
Ｍ２３_k に対する制御信号変換なのか、全部のビデオＲ
ＡＭ２３₁〜２３₉に対する制御信号変換なのかを、サイ
クルによって判断しなければならないが、その判断を行
なうためのサイクル識別に関する説明を行なう。

【００３８】この実施の形態の具体例では、１ピクセル＝８ビット（すなわち、８ビット／ピクセ
ル）解像度：縦１０２４ピクセル×横１０２４ピクセルのような条件のグラフィックスシステムを想定してい
る。この場合の１つの表示装置に対応するビデオＲＡＭ
の容量は、 1024×1024×８ビット＝８Ｍビット＝１Ｍバイト（１Ｍ
Byte）となる。画像メモリ（ビデオＲＡＭ群２３₁〜２３₉）の
先頭アドレスを０ｘ００００００（０ｘは１６進数表示
であることを示す。）とすると、各ビデオＲＡＭ（それ
ぞれ１ＭByte）の先頭アドレスとそこに描画されるイメ
ージ、および、全体の高解像度大画面との関係は、図５
のようになる。

【００３９】上記グラフィックスアクセラレータ２２
は、図５の表示画面１２₁〜１２₉にそれぞれ表示したい
イメージ１３₁〜１３₉を、各々のビデオＲＡＭ２３₁〜
２３₉に書き込む。例えば、上記グラフィックスアクセ
ラレータ２２は、１番目の表示画面１２₁ 上に図５のイ
メージ１３₁ のような画像（絵）を表示したいとき、ビ
デオＲＡＭ２３₁ に対しての描画アクセス、例えば、矩
形描画や直線描画など、を行なう。この時のアクセスア
ドレスは、0x00_0000〜0x0f_ffffである。また、２番目
の表示画面１２₂ 上に図５のイメージ１３₂ のような画
像(絵)を表示したいときは、ビデオＲＡＭ２３₂ に対し
て描画アクセスを行ない、その時のアクセスアドレス
は、0x10_0000〜0x1f_ffffとなる。以下同様に、３番目
〜９番目の表示画面１２₃〜１２₉上に図５のイメージ１
３₃〜１３₉のような画像（絵）を表示したいときは、ビ
デオＲＡＭ２３₃〜２３₉に対して描画アクセスを行な
い、その時のアクセスアドレスは、それぞれ、0x20_000
0〜0x2f_ffff、0x30_0000〜0x3f_ffff、0x40_0000〜0x4
f_ffff、0x50_0000〜0x5f_ffff、0x60_0000〜0x6f_fff
f、0x70_0000〜0x7f_ffff、0x80_0000〜0x8f_ffffとな
る。

【００４０】すなわち、各ビデオＲＡＭ２３₁〜２３₉の
それぞれ（１ＭByte分）をアクセスするのに必要なアド
レスのビット数は２０ビット（Ａ₀〜Ａ₁₉）であるが、
９個のビデオＲＡＭ２３₁〜２３₉の内の１個を指定する
ために４ビットのアドレスが必要となり、これが上位側
に付加されて、全体で２４ビット（Ａ₀〜Ａ₂₃）のアド
レスが必要とされる。

【００４１】これらのアクセスに対して、本発明の実施
の形態による制御信号変換機構部である変換回路２５
は、そのアクセスアドレスの上位４ビット（Ａ₂₀〜
Ａ₂₃）を解読（デコード）し、グラフィックスアクセラ
レータ２２が意図した例えばｋ番目のビデオＲＡＭ２３
_k に対してのみメモリ制御信号を発行、すなわちアクテ
ィブにする。その他のビデオＲＡＭへのメモリ制御信号
は、定常状態のまま、すなわち非アクティブのままにな
るようにする。

【００４２】これに対して、グラフィックスアクセラレ
ータ２２が、リードトランスファーサイクルまたはスプ
リットリードトランスファーサイクルを発行した時は、
本発明の実施の形態による制御信号変換部である変換回
路２５は、全てのビデオＲＡＭ２３₁〜２３₉に対して同
時にリードトランスファーサイクルまたはスプリットリ
ードトランスファーサイクルが起動されるようにメモリ
制御信号を発行、すなわちアクティブにする。マルチス
クリーンの各画面を構成する表示装置は同一種類のもの
なので、Ｄ／Ａコンバータによって送り出される映像デ
ータやグラフィックスアクセラレータによって送り出さ
れる表示タイミング（ディスプレイタイミング）は、表
示装置１０₁〜１０₉に対して全て同じであり、したがっ
て、Ｄ／ＡコンバータにビデオＲＡＭの内容である画像
データを送り出すためにグラフィックスアクセラレータ
が起動しなければならないリードトランスファーサイク
ルまたはスプリットリードトランスファーサイクルは、
全てのビデオＲＡＭ２３₁〜２３₉に対して同時に並行し
て発行することが可能であり、より効率的である。その
結果、ビデオＲＡＭ１個を１つのグラフィックスアクセ
ラレータで担当制御している従来手法とは異なり、単一
のグラフィックスアクセラレータに本発明の実施の形態
による機構を設けることで、全てのビデオＲＡＭを効率
よく制御することができるようになる。同時に、グラフ
ィックスアクセラレータの個数を減らせることによりコ
スト削減が、そして、部品点数を減らせることによりシ
ステム自体の省スペース化が可能となるという効果も得
られる。

【００４３】次に、制御信号変換の具体的な例を図６と
共に説明する。

【００４４】図６の例において、グラフィックスアクセ
ラレータ２２は、例えば２番目のビデオＲＡＭ２３₂ に
対するアクセスサイクルにて、２４ビット（Ａ₀〜
Ａ₂₃）のアドレス、例えば0x11_2400 を発行してい
る。ここで、グラフィックスアクセラレータ２２が、リ
ードトランスファーサイクルまたはスプリットリードト
ランスファーサイクル以外を起動した場合には、制御信
号変換部である付加回路２５は、このアドレスの上位４
ビット（Ａ₂₀〜Ａ₂₃）である 0x1（１６進数）を解読
（デコード）し、グラフィックスアクセラレータ２２に
よって起動されたアクセスサイクルがビデオＲＡＭ２３
₂ に対するアクセスであることを判断する。そして、ア
ドレスの上位４ビット（Ａ₂₀〜Ａ₂₃）を受けた変換部で
ある付加回路２５は、ビデオＲＡＭ２３₂ に対するメモ
リ制御信号だけを有効に、すなわちアクティブにして、
その他のビデオＲＡＭ２３₁ およびビデオＲＡＭ２３₃
〜２３₉に対するメモリ制御信号は、無効状態、すなわ
ち非アクティブ状態のままにする。グラフィックスアク
セラレータが、リードトランスファーサイクルまたはス
プリットリードトランスファーサイクルを起動した場合
には、本発明の実施の形態によるアクセスサイクル識別
部(挙動については後述)がそのサイクルを識別すること
によって、制御信号変換部は、全てのビデオＲＡＭ２３
₁〜２３₉に対するメモリ制御信号を有効(アクティブ)に
する。

【００４５】したがって、ビデオＲＡＭ２３₁〜２３₉に
対するリードトランスファーアドレスは、それぞれ、0x
01_2400、0x11_2400、0x21_2400、0x31_2400、0x41_240
0、0x51_2400、0x61_2400、0x71_2400、0x81_2400とな
り、各ビデオＲＡＭの相対的に同じ位置（アドレス）を
リードトランスファーすることになる。これは、すなわ
ち、９個のビデオＲＡＭ２３₁〜２３₉によって表現され
る画面の同じ位置のデータを同時に各Ｄ／Ａコンバータ
に対して送り出すことになる。

【００４６】次に、上述したビデオＲＡＭ２３₁〜２３₉
のいずれか１つを選択するための上位４ビット（Ａ₂₀〜
Ａ₂₃）のアドレスの解読(デコード)を行なうための回路
の具体例を、以下の図７の(ａ)〜(ｅ)，図８の(ｆ)〜
(ｉ)、及び図９に示す。

【００４７】図７の(ａ)〜(ｅ)及び図８の(ｆ)〜(ｉ)に
おいては、上記画像用メモリ（ビデオＲＡＭ）２３の全
体をアクセスするための２４ビット（Ａ₀〜Ａ₂₃）のア
ドレスの内の上位４ビット（Ａ₂₀〜Ａ₂₃）のアドレスを
解読(デコード)して、アクセス対象となる１つのビデオ
ＲＡＭ、例えばｋ番目のビデオＲＡＭ２３_k を選択する
ための選択信号Ｓ_k を生成する回路を示している。

【００４８】例えば、図７の(ａ)の回路においては、上
位４ビット（Ａ₂₀〜Ａ₂₃）のアドレス信号がいずれもイ
ンバータを介してＡＮＤゲートに送られることにより、
上位４ビット（Ａ₂₀〜Ａ₂₃）が 0x0（２進数で0000）の
場合に、ＡＮＤゲートからの選択信号Ｓ₁ が有効（アク
ティブ：正論理では「１」すなわちHighレベル）になっ
て、１番目のビデオＲＡＭ２３₁ が選択される。以下同
様に、図７の(ｂ)の回路においては、上位４ビットが 0
x1（２進数で0001）の場合に、２番目のビデオＲＡＭ２
３₂ の選択信号Ｓ₂ が有効になり、図７の(ｃ)の回路に
より、上位４ビットが 0x2（２進数で0010）の場合に、
３番目のビデオＲＡＭ２３₃ の選択信号Ｓ₃ が有効にな
り、図７の(ｄ)の回路により、上位４ビットが 0x3（２
進数で0011）の場合に、４番目のビデオＲＡＭ２３₄ の
選択信号Ｓ₄ が有効になり、図７の(ｅ)の回路により、
上位４ビットが 0x4（２進数で0100）の場合に、５番目
のビデオＲＡＭ２３₅ の選択信号Ｓ₅ が有効になる。ま
た、図８の(ｆ)〜(ｉ)も同様であり、図８の(ｆ)では、
上位４ビットが 0x5（２進数で0101）の場合に６番目の
ビデオＲＡＭ２３₆ の選択信号Ｓ₆ が有効になり、図８
の(ｇ)では、上位４ビットが 0x6（２進数で0110）の場
合に７番目のビデオＲＡＭ２３₇ の選択信号Ｓ₇ が有効
になり、図８の(ｈ)では、上位４ビットが 0x7（２進数
で0111）の場合に８番目のビデオＲＡＭ２３₈ の選択信
号Ｓ₈ が有効になり、図８の(ｉ)では、上位４ビットが
0x8（２進数で1000）の場合に９番目のビデオＲＡＭ２
３₉ の選択信号Ｓ₉ が有効になる。

【００４９】次の図９には、前述の図７の(ａ)〜(ｅ)及
び図８の(ｆ)〜(ｉ)で示した回路を全て統合した解読
（デコード）回路全体の具体例を示している。

【００５０】次に、メモリ制御信号を変換する回路の具
体例について、以下の図１０及び図１１を参照しながら
説明する。

【００５１】図１０において、リードトランスファーサ
イクルまたはスプリットリードトランスファーサイクル
以外のサイクルがグラフィックスアクセラレータによっ
て起動された場合は、解読(デコード)回路２７によって
生成される９個あるビデオＲＡＭ２３₁〜２３₉の選択信
号Ｓ₁〜Ｓ₉のうち１つだけが有効（アクティブ＝Highレ
ベル）になり、したがって、その選択されたビデオＲＡ
Ｍへの負論理の制御信号（RAS*,CAS*,WE*,OE*）のみが
有効（アクティブ＝Lowレベル）になる。リードトラン
スファーサイクルまたはスプリットリードトランスファ
ーサイクルがグラフィックスアクセラレータによって起
動された場合は、解読（デコード）回路２７によって生
成されるビデオＲＡＭの選択信号Ｓ₁〜Ｓ₉に関わらず、
９個全てのビデオＲＡＭ２３₁〜２３₉が選択され、した
がって、全てのビデオＲＡＭへの負論理の制御信号（RA
S*,CAS*,WE*,OE*）が有効（アクティブ＝Lowレベル）
になる。

【００５２】このような動作を実現するため、図１０に
おいては、リードトランスファーサイクルやスプリット
リードトランスファーサイクルが起動中であることを示
すような信号、例えばリードトランスファーサイクル起
動中にHighレベルになる信号ＲＴＣ、あるいはスプリッ
トリードトランスファーサイクルが起動中にHighレベル
になる信号ＳＲＴＣを用い、この信号ＲＴＣ（あるいは
ＳＲＴＣ）と、上記ビデオＲＡＭ２３₁〜２３₉の選択信
号Ｓ₁〜Ｓ₉とのそれぞれＮＯＲ（否定論理和）をとり、
これらのＮＯＲ出力と、上記負論理の制御信号（RAS*,C
AS*,WE*,OE*）とのそれぞれＯＲ（論理和）をとること
で、各ビデオＲＡＭ２３₁〜２３₉の制御信号ＣＳ₁〜Ｃ
Ｓ₉を得るようにしている。

【００５３】また、図１１において、リードトランスフ
ァーサイクルまたは、スプリットリードトランスファー
サイクル以外のサイクルがグラフィックスアクセラレー
タによって起動された場合は、解読（デコード）回路２
７によって生成される９個あるビデオＲＡＭ２３₁〜２
３₉の選択信号Ｓ₁〜Ｓ₉のうち１つだけが有効（アクテ
ィブ＝Highレベル）になり、したがって、その選択され
たビデオＲＡＭへの正論理の制御信号（DSF）のみが有
効（アクティブ＝Highレベル）になる。リードトランス
ファーサイクルまたはスプリットリードトランスファー
サイクルがグラフィックスアクセラレータによって起動
された場合は、解読（デコード）回路によって生成され
るＲＡＭの選択信号に関わらず、９個全てのビデオＲＡ
Ｍ２３₁〜２３₉が選択され、したがって、全てのＲＡＭ
への正論理の制御信号（DSF）が有効（アクティブ＝Hig
hレベル）になる。

【００５４】このため図１１においては、リードトラン
スファーサイクル起動中にHighレベルになる信号ＲＴＣ
（あるいはスプリットリードトランスファーサイクルが
起動中にHighレベルになる信号ＳＲＴＣ）と、上記ビデ
オＲＡＭ２３₁〜２３₉の選択信号Ｓ₁〜Ｓ₉とのそれぞれ
ＯＲ（論理和）をとり、これらのＯＲ出力と、上記正論
理の制御信号（DSF）とのそれぞれＡＮＤ（論理積）を
とることで、各ビデオＲＡＭ２３₁〜２３₉の制御信号Ｃ
Ｓ₁〜ＣＳ₉を得るようにしている。

【００５５】これらの図１０および図１１に示す回路
が、図３や図６中の制御信号変換回路である付加回路２
５内に設けられている。

【００５６】次に、上述した図１０および図１１に示す
ような回路を有する制御信号変換回路（図３や図６の付
加回路２５に相当）に入力される信号、すなわち、上記
リードトランスファーサイクル起動中にHighレベルにな
る信号ＲＴＣ、スプリットリードトランスファーサイク
ル起動中にHighレベルになる信号ＳＲＴＣを作り出すた
めのサイクル識別に関する説明を行なう。

【００５７】まず最初に、グラフィックスアクセラレー
タが画像用メモリ（ビデオＲＡＭ）に対して発行するメ
モリアクセスサイクルをまとめると、次の図１２〜図１
９に示すように８通りのアクセスサイクルが存在する。

【００５８】図１２は、ページモードを含むリードサイ
クルを示し、図１３は、ページモードを含むライトサイ
クルを示し、図１４は、ページモードを含むブロックラ
イトサイクルを示し、図１５は、ページモードを含むリ
ード・モディファイ・ライトサイクルを示している。図
１６は、カラーレジスタセットサイクルを示し、図１７
は、ＣＡＳビフォアＲＡＳリフレッシュサイクルを示し
ている。また、図１８は、リードトランスファーサイク
ルを示し、図１９は、スプリットリードトランスファー
サイクルを示している。

【００５９】これらの図１２〜図１９の中で使用されて
いる各信号は、以下の意味を表わしている。 Address：アドレス信号 Data：データ信号 RAS*：ロウアドレスストローブ(Row Address Strobe)信
号 CAS*：カラムアドレスストローブ(Column Address Stro
be)信号 WE*：ライトイネーブル(Write Enable)信号 OE*：アウトプットイネーブル(Output Enable)信号 DSF：スペシャルファンクションイネーブル(Special Fu
nction Enable)信号ここで、アスタリスク(＊)記号が付加されている信号
は、Low レベルで有効（アクティブ）となることを表わ
しており、一般的に負論理信号と言う。付加されていな
い信号はHighレベルで有効（アクティブ）となることを
表わしており、一般的に正論理信号と言う。

【００６０】これらの図１２〜図１９に示したアクセス
サイクルの中から、上記リードトランスファーサイク
ル、スプリットリードトランスファーサイクルの２種類
のサイクルを識別する。これらの図中で示された各アク
セスサイクルにおける各制御信号の挙動を考慮すると、
リードトランスファーサイクル、スプリットリードトラ
ンスファーサイクルを識別するための条件の一例とし
て、RAS*信号がHighレベルであり、かつ、OE*信号がLow
レベルになったときに、リードトランスファーサイク
ル、スプリットリードトランスファーサイクルルが開始
し、RAS*信号がLowレベルからHighレベルになったとき
に終了する、という条件が挙げられる。

【００６１】具体例として、図１８の信号ＲＴＣは、リ
ードトランスファーサイクル起動中にHighレベルになる
信号を示し、図１９の信号ＳＲＴＣは、スプリットリー
ドトランスファーサイクル起動中にHighレベルになる信
号を示している。

【００６２】したがって、本発明の実施の形態によるサ
イクル識別機構では、この条件が満たされた時点をきっ
かけにして、リードトランスファーサイクルが起動中で
あることを示す信号ＲＴＣ、またはスプリットリードト
ランスファーサイクルが起動中であることを示す信号Ｓ
ＲＴＣをHighレベルにして、その後、RAS*信号がLowレ
ベル（アクティブ）からHighレベル（非アクティブ）に
なるまで同サイクルが進行していると判断し、同信号を
Highレベルに保ち続けてからLowレベルにする。これに
より、同信号は、リードトランスファーサイクル、また
はスプリットリードトランスファーサイクルが起動中で
あるときにHighレベルになる。

【００６３】上記の条件を識別して、リードトランスフ
ァーサイクル、または、スプリットリードトランスファ
ーサイクルが起動中であることを示す信号を生成する簡
単な回路例を以下の図２０に示す。

【００６４】図２０の例では、いわゆるＴＴＬ７４シリ
ーズにおける７４７４などに代表されるＤタイプフリッ
プフロップＦＦ₁，ＦＦ₂ とＮＡＮＤゲートのみによっ
て、リードトランスファーサイクル、またはスプリット
リードトランスファーサイクルが起動中であることを示
す信号ＲＴＣ，ＳＲＴＣを生成している。ここで、Ｄタ
イプフリップフロップＦＦ₁，ＦＦ₂ に入力されている
CLK（クロック）信号は、グラフィックスアクセラレー
タなどでも使用されるような基本クロックであり、グラ
フィックスアクセラレータは、このクロックを元に各ア
クセスサイクルを作り出している。そして、ここであげ
た回路例はあくまでも一例であって、各アクセスサイク
ルのインプリメント（実装）の仕方によって、そのアク
セスサイクルの挙動が微妙に異なり、それに従って回路
例も様々に考えることが可能である。

【００６５】次に、リードトランスファーサイクルとス
プリットリードトランスファーサイクルの違いを説明す
る。

【００６６】図２１に、ＶＲＡＭ（ビデオＲＡＭ）の簡
略化したブロック図を示す。この図２１において、ＶＲ
ＡＭ（ビデオＲＡＭ）には、ＲＡＭポート３１とシリア
ルポート３２があり、前述のリードサイクル、ライトサ
イクル、ブロックライトサイクル、リードモディファイ
ライトサイクル、カラーレジスタセットサイクルは、Ｒ
ＡＭポート３１を経由してメモリ・セル・アレイ３３内
のデータ、もしくは、メモリ内の各種レジスタに対して
アクセスが行われるサイクルである。これに対して、リ
ードトランスファーサイクル、スプリットリードトラン
スファーサイクルは、メモリ・セル・アレイ３３内のデ
ータをトランスファー・ゲート３４を経由してデータ・
レジスタ３５へと送り出すためのサイクルである。そし
て、リードトランスファーサイクルとスプリットリード
トランスファーサイクルの違いは、リードトランスファ
ーサイクルでは、メモリ・セル・アレイ３３内からデー
タを全カラム一度にデータ・レジスタ３５に転送するの
に対して、スプリットリードトランスファーサイクルで
は、メモリ・セル・アレイ３３内からデータを下位側カ
ラムと上位側カラムとに分けてデータ・レジスタ３５に
転送するのである。サイクル上の違いは、 DSF信号（正
論理）が Lowレベルのままのときがリードトランスファ
ーサイクル、RAS*信号（負論理）の立ち下がり時にHigh
レベルになるときがスプリットリードトランスファーサ
イクルである。

【００６７】以上のような本発明の実施の形態によれ
ば、マルチスクリーングラフィックシステムを実現する
際に、必要最小限のコンポーネント（部品）の追加で済
み、描画処理装置であるグラフィックスアクセラレータ
が１台で済み、性能の高い回路(ハードウェア)を必要と
しない。したがって、省コスト、省スペースを実現した
マルチスクリーン制御機能を備えることが可能となり、
すなわち、ショー効果やデモンストレーションを狙った
高解像度大画面グラフィックスシステムの構築が可能と
なる。

【００６８】なお、本発明は上述した実施の形態のみに
限定されるものではなく、例えば、マルチスクリーンを
構成する画面数あるいは表示装置の台数は、９台に限定
されず、縦横に配列できる任意の台数の表示装置を用い
てマルチスクリーンを構成できる。

【００６９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、描画処理手段からの画像データを複数の表示
手段に送って表示させるマルチスクリーン表示システム
における上記描画処理手段からの制御信号を変換して上
記複数の表示手段に対応する複数の画像メモリに送る制
御信号変換の際に、上記複数の画像メモリを指定するア
ドレスをデコードし、このデコード出力に応じて、上記
描画処理手段からのメモリ制御信号を上記複数の画像メ
モリの内の対応する画像メモリに送ることにより、１台
の描画処理装置により複数の画像メモリを必要最小限の
構成でアクセス制御でき、マルチスクリーンシステムの
コスト低減、スペース低減に貢献することができる。

【００７０】また、本発明に係る画像処理装置によれ
ば、マルチスクリーン表示のための画像データを出力す
る描画処理手段と、この描画処理手段からの画像データ
が蓄積される複数の画像メモリと、この複数の画像メモ
リからの各画像データをそれぞれ表示する複数の表示手
段と、上記複数の画像メモリを指定するアドレスをデコ
ードし、このデコード出力に応じて上記描画処理手段か
らのメモリ制御信号を上記複数の画像メモリの内の対応
する画像メモリに送る制御信号変換手段とを有すること
により、１台の描画処理装置に、必要最小限の構成を追
加するだけで、省コスト、省スペースを実現したマルチ
スクリーンシステムを構成できる。

【図面の簡単な説明】

【図１】本発明に係る実施の形態が適用されるマルチス
クリーングラフィックスシステムの一例の概略構成を示
すブロック図である。

【図２】本発明に係る実施の形態が適用されるマルチス
クリーングラフィックスシステムの他の例の概略構成を
示すブロック図である。

【図３】マルチスクリーングラフィックスシステムのグ
ラフィックスアクセラレータとビデオＲＡＭとの関係を
説明するための図である。

【図４】マルチスクリーングラフィックスシステムの表
示画面の構成例を示す図である。

【図５】マルチスクリーングラフィックスシステムのビ
デオＲＡＭと描画されるイメージ及び表示画面との関係
を示す図である。

【図６】制御信号変換の具体例を説明するための図であ
る。

【図７】複数のビデオＲＡＭを選択するためのアドレス
の上位ビットのデコードを行うための回路を示す図であ
る。

【図８】複数のビデオＲＡＭを選択するためのアドレス
の上位ビットのデコードを行うための回路を示す図であ
る。

【図９】図７及び図８に示した回路を統合した解読（デ
コード）回路全体の一例を示す図である。

【図１０】メモリ制御信号を変換する回路の具体例を示
す図である。

【図１１】メモリ制御信号を変換する他の回路の具体例
を示す図である。

【図１２】ページモードを含むリードサイクルを示す図
である。

【図１３】ページモードを含むライトサイクルを示す図
である。

【図１４】ページモードを含むブロックライトサイクル
を示す図である。

【図１５】ページモードを含むリード・モディファイ・
ライトサイクルを示す図である。

【図１６】カラーレジスタセットサイクルを示す図であ
る。

【図１７】ＣＡＳビフォアＲＡＳリフレッシュサイクル
を示す図である。

【図１８】リードトランスファーサイクルを示す図であ
る。

【図１９】スプリットリードトランスファーサイクルを
示す図である。

【図２０】リードトランスファーサイクル、スプリット
リードトランスファーサイクルが起動中であることを示
す信号を生成するための回路の一例を示す図である。

【図２１】ビデオＲＡＭの概略構成を示すブロック図で
ある。

【図２２】従来のマルチスクリーングラフィックスシス
テムの一例の概略構成を示すブロック図である。

【図２３】従来のマルチスクリーングラフィックスシス
テムの他の例の概略構成を示すブロック図である。

【符号の説明】

１０表示装置、１２表示画面、２１グラフィ
ックスアクセラレータボード、２２グラフィックス
アクセラレータ、２３画像用メモリ（ビデオＲＡ
Ｍ）、２４Ｄ／Ａコンバータ、２５付加回路
（制御信号変換回路）、２６グラフィックスアクセ
ラレータブロック

Claims

【特許請求の範囲】

【請求項１】描画処理手段からの画像データを複数の
表示手段に送って表示させるマルチスクリーン表示シス
テムにおける上記描画処理手段からの制御信号を変換し
て上記複数の表示手段に対応する複数の画像メモリに送
る制御信号変換装置であって、上記複数の画像メモリを指定するアドレスをデコードす
るデコード手段と、このデコード手段からの出力に応じて、上記描画処理手
段からのメモリ制御信号を上記複数の画像メモリの内の
対応する画像メモリに送る選択手段とを有することを特
徴とする制御信号変換装置。
【請求項２】上記デコード手段は、上記複数の画像メ
モリをアクセスするためのアドレスの上位アドレスをデ
コードして各画像メモリを選択する選択信号を出力し、上記選択手段は、上記メモリ制御信号をゲート制御して
上記複数の画像メモリに送る構成を有し、上記選択信号
に応じて上記複数の画像メモリの内の対応する画像メモ
リへの制御信号のみを有効にすることを特徴とする請求
項１記載の制御信号変換装置。
【請求項３】上記選択手段は、上記描画処理手段が上
記複数の画像メモリに対して発行するメモリアクセスサ
イクルの内の全画像メモリに対するアクセスサイクルに
応じて、上記選択信号に拘わらず上記メモリ制御信号を
上記複数の画像メモリの全てに対して有効とすることを
特徴とする請求項１記載の制御信号変換装置。
【請求項４】描画処理手段からの画像データを複数の
表示手段に送って表示させるマルチスクリーン表示シス
テムにおける上記描画処理手段からの制御信号を変換し
て上記複数の表示手段に対応する複数の画像メモリに送
る制御信号変換方法において、上記複数の画像メモリを指定するアドレスをデコードす
るデコード工程と、このデコード出力に応じて、上記描画処理手段からのメ
モリ制御信号を上記複数の画像メモリの内の対応する画
像メモリに送る工程とを有することを特徴とする制御信
号変換方法。
【請求項５】マルチスクリーン表示のための画像デー
タを出力する描画処理手段と、この描画処理手段からの画像データが蓄積される複数の
画像メモリと、この複数の画像メモリからの各画像データをそれぞれ表
示する複数の表示手段と、上記複数の画像メモリを指定するアドレスをデコード
し、このデコード出力に応じて上記描画処理手段からの
メモリ制御信号を上記複数の画像メモリの内の対応する
画像メモリに送る制御信号変換手段とを有することを特
徴とする画像処理装置。