JPH11265962A - Semiconductor device package - Google Patents
Semiconductor device packageInfo
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- JPH11265962A JPH11265962A JP6885898A JP6885898A JPH11265962A JP H11265962 A JPH11265962 A JP H11265962A JP 6885898 A JP6885898 A JP 6885898A JP 6885898 A JP6885898 A JP 6885898A JP H11265962 A JPH11265962 A JP H11265962A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、多端子・狭ピッチ
の半導体素子用パッケージおよびその製造方法に関し、
特に、樹脂フィルムを用い、樹脂フィルムの表面に配線
層等の金属層を有し、裏面に高熱伝導性材料層を配置し
た樹脂基板およびこの樹脂基板と高熱伝導性材料からな
る支持基板とを接着・結合した半導体素子用パッケージ
およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a package for a multi-terminal, narrow-pitch semiconductor device and a method of manufacturing the same.
In particular, using a resin film, a resin substrate having a metal layer such as a wiring layer on the surface of the resin film and a high thermal conductive material layer disposed on the back surface, and bonding the resin substrate to a supporting substrate made of a high thermal conductive material The present invention relates to a combined semiconductor element package and a method of manufacturing the same.
【0002】[0002]
【従来の技術】LSI等の半導体チップが実装されるセ
ラミックス、樹脂、金属などからなる各種のパッケージ
は、LSIの高集積化、高速化、大消費電力化、大型チ
ップ化により、高密度化、高速対応化、高放熱化が要求
されている。また、これらの半導体チップの用途も、ワ
ークステーション、パーソナルコンピュータ、コンピュ
ータ等の産業用から、携帯用機器、プリンター、コピ
ー、カメラ、テレビ、ビデオ等の電子機器まで多くの範
囲に広がり、半導体素子の性能自体も向上している。2. Description of the Related Art Various types of packages, such as ceramics, resins, and metals, on which semiconductor chips such as LSIs are mounted, have been increased in density due to high integration, high speed, large power consumption, and large chips of LSIs. High-speed response and high heat dissipation are required. In addition, the applications of these semiconductor chips are wide ranging from industrial applications such as workstations, personal computers, and computers to electronic devices such as portable devices, printers, copiers, cameras, televisions, and videos. The performance itself has also improved.
【0003】高性能、高集積密度のLSIチップを搭載
するパッケージには、LSIチップと多端子・狭ピッチ
で接続ができること、配線密度が高いこと、放熱性がよ
いこと、高速の信号を扱うことができること、パッケー
ジの入出力端子を多端子・狭ピッチ化することが可能で
あることなどが求められている。さらに、これらの条件
を満足する高性能なパッケージを、簡単な構成でかつ高
信頼性の下で安価に作製する技術が必要になってきてい
る。A package on which an LSI chip of high performance and high integration density is mounted must be able to be connected to the LSI chip with multiple terminals and a narrow pitch, have a high wiring density, have good heat radiation, and handle high-speed signals. It is required that the number of input / output terminals of the package be increased and the pitch can be reduced. Further, there is a need for a technology for manufacturing a high-performance package satisfying these conditions at a low cost with a simple configuration and high reliability.
【0004】半導体素子を高機能化するためには多ビッ
ト化、大容量化および高速化の三つが柱となる。たとえ
ば高速化の要求はパッケージに大きな影響を与えてきて
いる。半導体素子への入出力の端子数(ピン数)を増加
させ、データを並行処理することで高速化が図られたか
らである。このため、パッケージにおいても多端子化
(多ピン化)は一つの命題となってきている。また、携
帯機器の小型化や、高密度実装のためにパッケージには
小型化も要求されている。特にこれから大きく伸びるマ
ルチメディアの分野、アミューズメントや通信機器など
においてこの要求は大きい。[0004] In order to enhance the function of a semiconductor device, three pillars, namely, multi-bit, large-capacity, and high-speed, are the pillars. For example, demands for higher speeds have had a significant impact on packages. This is because the number of input / output terminals (the number of pins) to the semiconductor element is increased and data is processed in parallel to increase the speed. For this reason, multi-terminals (multi-pins) has become one proposition in packages. In addition, the miniaturization of portable devices and the miniaturization of packages for high-density mounting are also required. This demand is particularly great in the field of multimedia, amusement and communication equipment, which will greatly increase in the future.
【0005】多ピン化と小型化、この二つのニーズを満
たすため様々なパッケージが開発されている。また半導
体チップとの接続技術を有効に機能させる上で、パッケ
ージ側も狭ピッチ・多端子のインナーリード部分が必要
であると共に、プリント基板等の搭載ボードとパッケー
ジとの接続も、多端子・狭ピッチにすることが必要にな
っている。また、前述したように、LSIの高速化によ
りパッケージも高速信号を扱う必要があるため、電気特
性の考慮も必要となる。[0005] Various packages have been developed to satisfy the two needs of increasing the number of pins and reducing the size. In order for the connection technology with the semiconductor chip to function effectively, the package side must also have a narrow-pitch, multi-terminal inner lead part, and the connection between the mounting board, such as a printed circuit board, and the package must be a multi-terminal, narrow It is necessary to make it pitch. Further, as described above, the package needs to handle high-speed signals due to the increase in the speed of the LSI, so that it is necessary to consider the electrical characteristics.
【0006】以上のようなパッケージの多端子・狭ピッ
チ化の要請を満足させるために、パッケージ構造は従来
のピン挿入型やQFP(クウォド・フラッド・パッケー
ジ;Quad Flad Package)等の表面実装型から、BGA
(ボール・グリッド・アレイ;Ball Grid Array)パッケ
ージに移行の傾向にある。多端子・狭ピッチ化を行うた
めには、従来の表面実装型においては端子の精度、リー
ドに起因するインダクタンス、リードそのものの強度あ
るいは実装時の精度等の点から限界が見えてきているか
らである。また表面実装型では多端子化にともないパッ
ケージが大型化せざるを得ない欠点を有している。[0006] In order to satisfy the above demands for a package having multiple terminals and a narrow pitch, the package structure has been changed from a conventional pin insertion type or a surface mount type such as a QFP (Quad Flood Package). , BGA
(Ball Grid Array) There is a tendency to move to a package. In order to increase the number of terminals and reduce the pitch, the conventional surface mount type has seen limitations in terms of terminal accuracy, inductance caused by leads, strength of the leads themselves, and accuracy during mounting. is there. Also, the surface mount type has a disadvantage that the package must be increased in size as the number of terminals increases.
【0007】BGAは、従来のパッケージに比べ、イン
ダクタンスを低減させ、パッケージ本体の多層配線構造
を高速対応させることが可能であり、大型コンピュータ
や、パーソナルコンピュータ、携帯機器等の民生品へと
使用用途が広がっている。BGAは、パッケージの入出
力端子として半田からなる突起接続体(半田ボール)を
用いたパッケージ構造体を有し、上述したようなピンや
リードに起因するインダクタンスによる高速信号の反射
遅延等を改善するのが可能である。また、半田ボールに
よる接続距離の短縮化に加えて、半田ボール形成による
狭ピッチ・多端子化が容易となり、BGAは今後のLS
Iパッケージとして有望である。更に、この半田ボール
形成による多端子化は、パッケージサイズそのものを縮
小化し、プリント基板等への実装密度の向上、配線の寄
生容量、インダクタンス、抵抗などの低減による電気特
性の向上、パッケージの小型化による高周波特性の改善
等が期待できる。一方、パッケージの放熱面から見る
と、LSIの高集積密度化と高速化にともない、消費電
力が向上し、発熱量は年々増加する傾向にある。しかも
コンピュータにおいては、本体の小型化がすすむ反面、
ボードの枚数は増加する傾向にあり、ボード間の隙間も
次第に狭くなってきている。The BGA can reduce the inductance as compared with the conventional package and can adapt the multilayer wiring structure of the package body at a high speed, and is used for consumer products such as large computers, personal computers, and portable devices. Is spreading. The BGA has a package structure using a protrusion connection body (solder ball) made of solder as an input / output terminal of the package, and improves reflection delay of a high-speed signal due to inductance caused by pins and leads as described above. It is possible. Further, in addition to shortening the connection distance by the solder ball, it is easy to narrow the pitch and increase the number of terminals by forming the solder ball.
Promising as an I package. Furthermore, the increase in the number of terminals by the formation of solder balls reduces the package size itself, improves the mounting density on printed circuit boards, etc., improves the electrical characteristics by reducing the parasitic capacitance, inductance, and resistance of wiring, and reduces the size of the package. Can be expected to improve high frequency characteristics. On the other hand, from the viewpoint of the heat radiation of the package, the power consumption increases and the heat generation tends to increase year by year as the integration density and the speed of the LSI increase. Moreover, in the case of computers, the size of the main unit has been reduced,
The number of boards tends to increase, and the gap between the boards is gradually narrowing.
【0008】このようなことから、パッケージ自体も薄
型で、放熱性に優れた構造や高熱伝導性材料が必要とな
ってきている。薄型と狭ピッチへの対応についてはフォ
トリソグラフィ技術を使って配線層パターン等が形成で
きる樹脂基板が有力である。樹脂基板は液晶ポリマーな
どの樹脂フィルムの両側に銅箔を貼り合わせ、この銅箔
に対してフォトリソグラフィ技術を用いて狭ピッチ配線
を可能にしている。しかし、このような樹脂基板は厚さ
が150μm以下になるとコプラナリティ(表面平坦
性)に問題点を有する。一方、樹脂フィルムの性質上放
熱面においても熱の逃げない、熱のこもる構造となって
いる。このように樹脂基板単体で適応できる消費電力は
低く、消費電力を増大させるにはヒートシンクや放熱フ
ィンを使用する必要があった。また、半導体素子との熱
膨張係数の差から大きな半導体素子を搭載するとチップ
割れなどの不安要素がつきまとっていた。大きな半導体
素子で高消費電力の半導体素子を搭載するときはセラミ
ックスや金属等の高熱伝導性材料で作製したパッケージ
を使用することが多かった。たとえばアルミナセラミッ
クスでは銅・タングステン(Cu−W)合金をヒートシ
ンクに使用したものが一般的である。上記樹脂基板単体
パッケージにしてもアルミナ/Cu−Wパッケージにし
ても半導体素子の発生する熱を効率的に除去するために
図9に示すようなキャビティダウン構造を採用し、チッ
プ裏面よりヒートシンク11、放熱フィン13を介して
直接熱を奪う必要があった。[0008] For these reasons, the package itself is required to be thin and have a structure excellent in heat dissipation and a material having high thermal conductivity. In order to cope with the thinness and the narrow pitch, a resin substrate on which a wiring layer pattern or the like can be formed by using a photolithography technique is effective. The resin substrate is formed by bonding copper foil on both sides of a resin film such as a liquid crystal polymer, and enables narrow pitch wiring to the copper foil by using a photolithography technique. However, such a resin substrate has a problem in coplanarity (surface flatness) when the thickness is 150 μm or less. On the other hand, due to the nature of the resin film, the heat radiating surface does not allow heat to escape, and has a heat-retaining structure. As described above, the power consumption that can be applied by the resin substrate alone is low, and in order to increase the power consumption, it is necessary to use a heat sink or a radiation fin. In addition, when a large semiconductor element is mounted due to the difference in thermal expansion coefficient from the semiconductor element, uneasy factors such as chip breakage have been common. When mounting a high power consumption semiconductor element with a large semiconductor element, a package made of a high heat conductive material such as ceramics or metal is often used. For example, alumina ceramics generally use a copper-tungsten (Cu-W) alloy for a heat sink. In order to efficiently remove the heat generated by the semiconductor element, regardless of the resin substrate single package or the alumina / Cu-W package, a cavity down structure as shown in FIG. It was necessary to directly remove the heat through the radiation fins 13.
【0009】近年の半導体素子の高機能化は、消費電力
のみならず、入出力ピン数も増大させている。こうした
動きに追随するように半導体素子のチップサイズも増大
しつつあるが、半導体素子のチップのサイズの増大化は
ペレットのウェハからの取り数を減らすことにつながる
ため半導体素子のコストアップにつながってしまう。こ
れを回避しかつ半導体素子の実装時の工数を削減するた
めに開発されたのがフリップチップ実装技術であり、近
年その実用化が進んでいる。こうした努力により、入出
力ピン数の増加にも拘わらず、半導体素子のチップサイ
ズの増大は避けられている。Recent advances in the function of semiconductor devices have increased not only the power consumption but also the number of input / output pins. The chip size of semiconductor devices is also increasing to follow such movements, but the increase in chip size of semiconductor devices leads to a reduction in the number of pellets taken from a wafer, leading to an increase in the cost of semiconductor devices. I will. Flip chip mounting technology has been developed to avoid this and to reduce the number of steps for mounting semiconductor elements, and its practical use has been progressing in recent years. Due to such efforts, an increase in the chip size of the semiconductor device is avoided despite an increase in the number of input / output pins.
【0010】ところが、こうした素子側の動向にも拘わ
らず、半導体素子からの熱を効率的に除去するために図
9のようなキャビティダウン構造を採用すると半導体素
子直下のエリアに入出力ピンが配置できないため、パッ
ケージにとっては、入出力ピンの増大はパッケージサイ
ズの大型化を意味することになる。これは、長年来の軽
薄短小に象徴されるシステムの市場動向に反し、有用な
パッケージとはいえない事情があった。However, despite the trend on the device side, if a cavity-down structure as shown in FIG. 9 is employed to efficiently remove heat from the semiconductor device, input / output pins are arranged in an area immediately below the semiconductor device. For the package, an increase in the number of input / output pins means an increase in the package size. This is contrary to the market trend of systems that have been symbolized as light, light and small over the years, and has not been a useful package.
【0011】こうした事情に答えるべく、高熱伝導性セ
ラミックスを使用した半導体パッケージの製造に関する
提案もなされ、パッケージサイズを小型化し且つ半導体
素子が発生する熱にも十分対応できるパッケージが開発
されている。しかし、これらは、すべてに高価な高熱伝
導性セラミックスを使用するなどしているため、パッケ
ージコストが高く、広く普及するには至っていないのが
実情である。また、一般的に高熱伝導性セラミックスパ
ッケージには、非常に高温で焼成されるため導体として
使用できる金属がタングステンやモリブテンに限られ
る。このため、セラミックスパッケージの配線は配線抵
抗が高く、高速信号処理には十分適しているとはいえな
い状況であった。さらに、フリップチップ対応では焼成
時の寸法収縮のコントロールもワイヤーボンディングタ
イプの実装パッケージと比較してはるかに厳しいものと
なってきている。このように、消費電力の増大、チップ
サイズの増大、パッケージサイズの大型化を避けるパッ
ケージが希望され、さらにはパッケージのコストを抑
え、配線抵抗を下げるための課題を解決する必要があ
る。こうした高発熱半導体素子のパッケージサイズを大
きくしなくても済むキャビティアップ構造を採用し、且
つ低コストで供給できるパッケージとして図10に示す
ようなフリップチップ実装タイプのパッケージも提案さ
れている。In order to respond to such circumstances, proposals have been made regarding the manufacture of a semiconductor package using highly thermally conductive ceramics, and a package has been developed which has a reduced package size and can sufficiently cope with the heat generated by the semiconductor element. However, since all of them use expensive high-thermal-conductivity ceramics, the package cost is high, and the fact is that they have not yet spread widely. In general, a high thermal conductive ceramics package is fired at an extremely high temperature, so that the metals that can be used as conductors are limited to tungsten and molybdenum. For this reason, the wiring of the ceramic package has a high wiring resistance, and is not suitable for high-speed signal processing. In addition, control of dimensional shrinkage during firing has become much more strict in flip chip compatible than in wire bonding type mounting packages. As described above, a package that avoids an increase in power consumption, an increase in chip size, and an increase in package size is desired. Further, it is necessary to solve the problems of suppressing the cost of the package and lowering the wiring resistance. A flip-chip mounting type package as shown in FIG. 10 has been proposed as a package that employs a cavity-up structure that does not require an increase in the package size of such a high heat generation semiconductor element and can be supplied at low cost.
【0012】図10に示すパッケージは半導体チップ4
と金属バンプ6で接続するための接続パッド部(ラン
ド)77、78等および電気信号配線層を銅箔で形成
し、樹脂フィルム21を上下の銅箔で挟んだ構造の樹脂
基板をセラミックス基板1で支持した複合パッケージで
ある。図10の複合パッケージを構成する樹脂基板はフ
リップチップ実装部および引き回し配線部77等は樹脂
フィルム21上に形成された銅などによる配線導体をフ
ォトリソグラフィで使用可能なエッチング技術で回路形
成するため、微細且つ高精度のものが作製できる。この
ため、フリップチップ対応の基板としては適している。
また、誘電率もセラミックスに比べ低いため、電気信号
の通過特性が向上する。さらに、微細配線による表面配
線引回しが可能になるので、コストが安価である。一
方、セラミックス基板1は柔らかくて変形しやすい樹脂
基板の支持に役立つ。また、半導体素子と樹脂との熱膨
張率の差はかなりの開きがあるが、セラミックスは半導
体素子に近いため、熱膨張緩和層としての役割を果た
し、半導体素子へのダメージを減少させている。セラミ
ックスは基本的には単層構造でよくスルーホール7によ
る接続も広いピッチで実施できるために製造が容易で工
数も少ないため安価に製造できる。The package shown in FIG.
Pad portions (lands) 77, 78, etc., for connecting with the metal bumps 6 and the electric signal wiring layer are formed of copper foil, and the resin substrate 21 is sandwiched between upper and lower copper foils. This is a composite package supported by. In the resin package constituting the composite package of FIG. 10, the flip-chip mounting portion and the lead-out wiring portion 77 and the like form a wiring conductor made of copper or the like formed on the resin film 21 by using an etching technique that can be used in photolithography. Fine and high-precision products can be manufactured. Therefore, it is suitable as a flip-chip compatible substrate.
In addition, since the dielectric constant is lower than that of ceramics, the transmission characteristics of electric signals are improved. Furthermore, since surface wiring can be routed by fine wiring, the cost is low. On the other hand, the ceramic substrate 1 is useful for supporting a soft and easily deformable resin substrate. The difference in the coefficient of thermal expansion between the semiconductor element and the resin has a considerable difference, but since ceramics are close to the semiconductor element, they serve as a thermal expansion relaxation layer and reduce damage to the semiconductor element. Basically, the ceramics have a single-layer structure, and connection through the through holes 7 can be performed at a wide pitch. Therefore, the ceramics can be easily manufactured and the number of steps is small, so that the ceramics can be manufactured at low cost.
【0013】[0013]
【発明が解決しようとする課題】上記図10に示したよ
うな複合パッケージでは、セラミックス基板と樹脂基板
という熱膨張率の異なる材料の貼り合わせによって作製
されている。そのため、周囲温度の変化等から接着後に
大きな反りがパッケージに発生してしまうという不具合
を有していた。パッケージの反りが大きいと、搬送時に
おけるパッケージの吸着ジグからの落下のおそれがあ
る。また、特にBGAパッケージの場合、そのボール搭
載時にボールの位置ずれ等の問題が生じる。中でもパッ
ケージの角に近い部分では単位長さ当りの反り量がパッ
ケージ中心部の反り量と比べて大きいため、ボールの位
置ずれが起こりやすくなっている。The composite package as shown in FIG. 10 is manufactured by laminating ceramic substrates and resin substrates having different coefficients of thermal expansion. For this reason, there is a problem that a large warp occurs in the package after bonding due to a change in the ambient temperature or the like. If the package is significantly warped, the package may fall from the suction jig during transport. In particular, in the case of a BGA package, a problem such as a displacement of the ball occurs when the ball is mounted. In particular, in the portion near the corner of the package, the amount of warpage per unit length is larger than the amount of warpage in the center of the package, so that the ball is likely to be displaced.
【0014】本発明は、上記事情に鑑みて成されたもの
であり、その目的は、反りの低減化が図られた半導体素
子用パッケージを提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device package in which warpage is reduced.
【0015】[0015]
【課題を解決するための手段】上記目的を達成するた
め、本発明者らはパッケージに発生する反りの低減を目
的として、鋭意検討を重ねた結果、セラミックス基板の
角が面取りされている場合にはパッケージの反り量が抑
制されることを見出し、本発明を完成させるに至った。Means for Solving the Problems In order to achieve the above object, the present inventors have conducted intensive studies for the purpose of reducing the warpage generated in the package, and as a result, when the corners of the ceramic substrate have been chamfered. Found that the amount of warpage of the package was suppressed, and completed the present invention.
【0016】すなわち、本発明は、図1に示すようなセ
ラミックス基板1と樹脂基板21を接着して構成した複
合パッケージにおいて、セラミックス基板1の四隅に面
取部aまたは曲面状部bを設けたことを特徴とする半導
体素子用パッケージを提供するものである。以下、本発
明を詳細に説明する。That is, according to the present invention, a chamfered portion a or a curved portion b is provided at four corners of a ceramic substrate 1 in a composite package formed by bonding a ceramic substrate 1 and a resin substrate 21 as shown in FIG. It is another object of the present invention to provide a semiconductor device package characterized by the above. Hereinafter, the present invention will be described in detail.
【0017】上記のような複合パッケージの反りを最も
簡単に防ぐには、図3に示すように、単純にセラミック
ス基板1を厚くすればよい。また、高熱伝導性に優れた
セラミックス基板1が厚ければ放熱性にも有効である。
しかしながら、昨今の軽薄短小化の中ではパッケージの
薄型化が望まれており、セラミックス基板1の厚膜化は
それに逆行するものである。また、厚いセラミックスは
ボード実装信頼性が低いという短所がある点からも望ま
しくない。The simplest way to prevent such a composite package from warping is to simply increase the thickness of the ceramic substrate 1 as shown in FIG. In addition, if the ceramic substrate 1 having high thermal conductivity is thick, it is effective for heat dissipation.
However, in recent years, the thickness of the package has been demanded to be thinner and thinner, and the thickness of the ceramic substrate 1 is going against it. In addition, thick ceramics are not desirable because they have the disadvantage of low board mounting reliability.
【0018】一方、異なる熱膨張率の部材を貼り合わせ
る場合、いわゆるサンドイッチ構造を採用すればそれら
部材の反りを抑えることができることが一般的には知ら
れている。そこで、複合パッケージにおいても、図4に
示すように、セラミックス基板1の表面および裏面それ
ぞれに接着剤2を介して樹脂基板21を接着すれば複合
パッケージの反りを抑えることは可能である。しかしな
がら、セラミックス基板1の裏面にまで樹脂基板を接着
することは熱抵抗成分を増やし、半導体素子の使用可能
な消費電力を下げてしまうばかりでなく、パッケージ自
体のコストの上昇を招くことにもなる。On the other hand, when bonding members having different coefficients of thermal expansion, it is generally known that a so-called sandwich structure can suppress the warpage of those members. Therefore, in the composite package as well, it is possible to suppress the warpage of the composite package by bonding the resin substrate 21 to the front surface and the back surface of the ceramic substrate 1 via the adhesive 2 as shown in FIG. However, bonding the resin substrate to the back surface of the ceramic substrate 1 not only increases the heat resistance component, lowers the power consumption that can be used by the semiconductor element, but also increases the cost of the package itself. .
【0019】図5は、従来の複合パッケージの平面図で
ある。図5に示すように、セラミックス基板1の四隅は
落とされていない。本発明者等は、このセラミックス基
板1の四隅に着目し、鋭意検討を行った結果、図1に示
すように、セラミックス基板1の角に面取部aまたは曲
面状部bを形成すればパッケージの反り量を低減できる
ことを発見した。パッケージの反りは、パッケージ中心
から対角線方向に進むに従って大きくなるので、パッケ
ージの四隅の角を落とすことで、パッケージ全体の反り
量を小さくすることができるのである。なお、図1で
は、セラミックス基板1の角のみに面取部aまたは曲面
状部bが設けられているが、樹脂基板の角にも設けてよ
い。FIG. 5 is a plan view of a conventional composite package. As shown in FIG. 5, the four corners of the ceramic substrate 1 are not dropped. The present inventors have focused on the four corners of the ceramic substrate 1 and made intensive studies. As a result, as shown in FIG. 1, if a chamfered portion a or a curved portion b is formed at the corner of the ceramic substrate 1, the package is formed. That the amount of warpage can be reduced. Since the warpage of the package increases as it goes diagonally from the center of the package, the amount of warpage of the entire package can be reduced by reducing the corners of the four corners of the package. Although the chamfered portion a or the curved portion b is provided only at the corner of the ceramic substrate 1 in FIG. 1, it may be provided at the corner of the resin substrate.
【0020】また、本発明者らは、図1に示すような樹
脂基板21に窓がない場合(一般的には、フリップチッ
プ実装タイプのパッケージ)のほうが図2に示すような
樹脂基板21に窓がある場合(一般的には、ワイヤーボ
ンディング実装タイプ)よりも反り量の低減化が大きい
ことも確認した。Further, the present inventors have found that a resin substrate 21 as shown in FIG. 1 having no window (generally, a flip-chip mounting type package) has a resin substrate 21 as shown in FIG. It was also confirmed that the reduction in the amount of warpage was greater than when there was a window (generally, a wire bonding mounting type).
【0021】ここで、上記面取部および曲面状部とは、
次のように定義される。図6は、面取部および曲面状部
を説明するための図であり、(a)が面取部、(b)が
曲面状部を示している。図5(a)に示すように、面取
部とは、角を斜めに切り落とした部分を指し、その角度
は45度となっている。面取部の寸法は、図中Cの長さ
で決められる。一方、図5(b)に示すように、曲面状
部とは、角を曲面に切り落とした部分を指し、その寸法
は、図中Rの長さで決められる。Here, the chamfered portion and the curved surface portion are as follows.
It is defined as: FIGS. 6A and 6B are diagrams for explaining the chamfered portion and the curved portion, where FIG. 6A illustrates the chamfered portion and FIG. 6B illustrates the curved portion. As shown in FIG. 5A, the chamfered portion indicates a portion obtained by diagonally cutting off a corner, and the angle is 45 degrees. The dimensions of the chamfer are determined by the length of C in the figure. On the other hand, as shown in FIG. 5B, the curved surface portion refers to a portion where a corner is cut off to a curved surface, and its size is determined by the length of R in the drawing.
【0022】セラミックス基板としてはアルミナ、窒化
アルミニウム、窒化珪素、炭化珪素、ダイヤモンドから
なるセラミックスが望ましく、また、これらの2種類以
上からなる複合基板であってもよい。さらに、セラミッ
クス基板に金属配線層が設けられているものであっても
よい。The ceramic substrate is preferably a ceramic made of alumina, aluminum nitride, silicon nitride, silicon carbide, or diamond, or may be a composite substrate made of two or more of these. Further, the ceramic substrate may be provided with a metal wiring layer.
【0023】本発明者らの実験結果によれば、本発明
は、厚さ1mm以下のセラミックス基板と厚さ0.15
mm以下の樹脂基板を接着した複合パッケージに特に有
効であることが確認された。また、パッケージの反り
は、セラミックス基板と樹脂基板の接着時における熱履
歴に大きく影響を受けるものであるため、高温で接着す
る系に対しては、本発明は特に有効である。したがっ
て、ガラス転移点が70℃以上の接着剤を用いて接着す
る際に有効である。According to the experimental results of the present inventors, the present invention shows that a ceramic substrate having a thickness of
It has been confirmed that the present invention is particularly effective for a composite package in which a resin substrate having a thickness of not more than mm is bonded. Further, since the warpage of the package is greatly affected by the heat history at the time of bonding the ceramic substrate and the resin substrate, the present invention is particularly effective for a system bonded at a high temperature. Therefore, it is effective when bonding using an adhesive having a glass transition point of 70 ° C. or higher.
【0024】[0024]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。なお、本発明は、これらによって
限定されるものではない。Embodiments of the present invention will be described below with reference to the drawings. The present invention is not limited by these.
【0025】まず、測定試料としては、35×35m
m、厚さ0.6mmの窒化アルミニウム基板を用意し、
基板四隅に面取部を設け、その寸法Cを1mm、5mm
としたもの、基板四隅に曲面状部を設け、その寸法Rを
1mm、5mmとしたものをそれぞれ作製した。また、
比較例として面取部、曲面状部共に設けていないものも
用意した。このセラミックス基板それぞれに、34.5
×34.5mm、厚さ60μmの接着剤フィルムを用い
て、34.5×34.5mm、厚さ0.1mmの樹脂基
板を接着した。樹脂基板としては、図1に示したような
窓のないものと、図2に示したような窓のあるもの(窓
径15mm□)を準備した。First, as a measurement sample, 35 × 35 m
m, prepare an aluminum nitride substrate with a thickness of 0.6 mm,
Chamfers are provided at the four corners of the board, and the dimension C is 1 mm, 5 mm
And those having curved surface portions provided at the four corners of the substrate and having dimensions R of 1 mm and 5 mm, respectively. Also,
As a comparative example, one having neither a chamfered portion nor a curved surface portion was prepared. Each of the ceramic substrates has 34.5
A resin substrate having a size of 34.5 × 34.5 mm and a thickness of 0.1 mm was bonded using an adhesive film having a size of 34.5 mm and a thickness of 60 μm. As the resin substrate, a substrate without a window as shown in FIG. 1 and a substrate with a window as shown in FIG. 2 (window diameter 15 mm square) were prepared.
【0026】測定は、樹脂基板を接着する前(初期状
態)におけるのセラミックス基板の反り量、および樹脂
基板を接着した後におけるセラミックス基板の反り量を
評価して行った。The measurement was performed by evaluating the amount of warpage of the ceramic substrate before bonding the resin substrate (initial state) and the amount of warpage of the ceramic substrate after bonding the resin substrate.
【0027】ここで、測定条件を以下にまとめる。Here, the measurement conditions are summarized below.
【0028】(条件1):基板四隅に面取部を設け、そ
の寸法C=1mmとしたセラミックス基板に、窓のない
樹脂基板を接着したもの。(Condition 1): A resin substrate without a window is bonded to a ceramic substrate having a chamfered portion at each of the four corners of the substrate and having a dimension C = 1 mm.
【0029】(条件2):基板四隅に面取部を設け、そ
の寸法C=5mmとしたセラミックス基板い、窓のない
樹脂基板を接着したもの。(Condition 2): A ceramic substrate having chamfered portions at the four corners of the substrate and having a dimension C = 5 mm, or a resin substrate without a window bonded thereto.
【0030】(条件3):基板四隅に曲面状部を設け、
その寸法R=1mmとしたセラミックス基板に、窓のあ
る樹脂基板を接着したもの。(Condition 3): Curved portions are provided at the four corners of the substrate,
A resin substrate having a window bonded to a ceramic substrate having the dimension R = 1 mm.
【0031】(条件4):基板四隅に曲面状部を設け、
その寸法R=5mmとしたセラミックス基板に、窓のあ
る樹脂基板を接着したもの。(Condition 4): Curved portions are provided at the four corners of the substrate,
A resin substrate having a window bonded to a ceramic substrate having the dimension R = 5 mm.
【0032】(比較例1):基板四隅に面取部、曲面状
部共に設けていないセラミックス基板に、窓のない樹脂
基板を接着したもの。(Comparative Example 1): A resin substrate having no window is bonded to a ceramic substrate having neither a chamfered portion nor a curved portion at the four corners of the substrate.
【0033】(比較例2):基板四隅に面取部、曲面状
部共に設けていないセラミックス基板に、窓のある樹脂
基板を接着したもの。(Comparative Example 2): A resin substrate having a window adhered to a ceramic substrate having neither a chamfered portion nor a curved portion at the four corners of the substrate.
【0034】表1に評価結果を示す。なお、表1に示し
た反り量は、基板内の最小反り量と最大反り量の差を示
すものとする。Table 1 shows the evaluation results. The amount of warpage shown in Table 1 indicates the difference between the minimum amount of warpage and the maximum amount of warpage in the substrate.
【0035】[0035]
【表1】 表1より、基板四隅に面取部または曲面状部を設けた本
発明例であるセラミックス基板では接着後の反り量が、
基板四隅に面取部、曲面状部を設けない比較例と比べて
減少していることがわかる。また、樹脂基板に窓のない
場合のほうが接着後の反り量が小さく抑えられている。
したがって、樹脂基板に窓のない場合のほうが本発明の
効果が大きいと言える。[Table 1] From Table 1, the warpage after bonding is as follows for the ceramic substrate of the present invention example in which chamfered portions or curved surface portions are provided at the four corners of the substrate.
It can be seen that the number is reduced as compared with the comparative example in which the chamfered portion and the curved portion are not provided at the four corners of the substrate. In addition, when the resin substrate has no window, the amount of warpage after bonding is reduced.
Therefore, it can be said that the effect of the present invention is greater when the resin substrate has no window.
【0036】図7は、比較例1のセラミックス基板の反
りを基板中心から対角線方向に基板外側に向かって測定
した結果である。図7に示すように、最大反り量(基板
中心における反り量)と最小反り量(基板の角の部分に
おける反り量)との差は表1に示すようにおよそ80μ
mとなっている。このようなセラミックス基板に本発明
を適用することで反りが低減されるのは、反り量の大き
い基板四隅に面取部、曲面状部を設けることで最大反り
量と最小反り量との差が小さくなり、それにより、基板
全体に加わる反りが実質的に小さくなるからである。FIG. 7 shows the result of measuring the warpage of the ceramic substrate of Comparative Example 1 from the center of the substrate toward the outside of the substrate in a diagonal direction. As shown in FIG. 7, the difference between the maximum amount of warpage (the amount of warpage at the center of the substrate) and the minimum amount of warpage (the amount of warpage at the corners of the substrate) is about 80 μm as shown in Table 1.
m. By applying the present invention to such a ceramic substrate, the warpage is reduced because the difference between the maximum warpage amount and the minimum warpage amount is provided by providing chamfers and curved surfaces at the four corners of the substrate having a large warpage. This is because the warp applied to the entire substrate is substantially reduced.
【0037】本発明者らの実験によれば、セラミックス
基板が35×35mmの場合、面取部の寸法C、曲面状
部の寸法Rが1.0mm以上の場合には、およそ10μ
mの反りを低減できることがわかった。According to the experiments by the present inventors, when the ceramic substrate is 35 × 35 mm, when the dimension C of the chamfered portion and the dimension R of the curved portion are 1.0 mm or more, about 10 μm is obtained.
It has been found that the warpage of m can be reduced.
【0038】なお、本発明は、図8(a)に示すような
キャビティアップ構造であっても、(b)に示すような
キャビティダウン構造であっても適用可能である。The present invention is applicable to a cavity-up structure as shown in FIG. 8A and a cavity-down structure as shown in FIG.
【0039】[0039]
【発明の効果】このように、本発明によれば、セラミッ
クス基板の四隅に面取部、曲面状部を設けるという簡便
な方法で、セラミックス基板と樹脂基板を接着した複合
基板の反りを低減することが可能となる。As described above, according to the present invention, the warpage of the composite substrate in which the ceramic substrate and the resin substrate are bonded is reduced by a simple method of providing chamfered portions and curved portions at the four corners of the ceramic substrate. It becomes possible.
【0040】したがって、薄型で、かつコストの上昇を
招くことなく反りの少ない複合パッケージを提供するこ
とができる。Therefore, it is possible to provide a composite package which is thin and has less warpage without increasing the cost.
【図1】本発明の実施の形態に係る半導体素子用パッケ
ージを示す平面図である。FIG. 1 is a plan view showing a package for a semiconductor device according to an embodiment of the present invention.
【図2】本発明の他の実施の形態に係る半導体素子用パ
ッケージを示す平面図である。FIG. 2 is a plan view showing a semiconductor device package according to another embodiment of the present invention.
【図3】従来の半導体素子用パッケージを示す断面図で
ある。FIG. 3 is a cross-sectional view showing a conventional semiconductor device package.
【図4】他の従来の半導体素子用パッケージを示す断面
図である。FIG. 4 is a cross-sectional view showing another conventional semiconductor device package.
【図5】図3の半導体素子用パッケージを示す平面図で
ある。FIG. 5 is a plan view illustrating the semiconductor device package of FIG. 3;
【図6】面取部、曲面状部を説明するための図である。FIG. 6 is a diagram for explaining a chamfered portion and a curved portion.
【図7】従来のセラミックス基板の反りを基板中心から
対角線方向に基板外側に向かって測定した結果である。FIG. 7 shows the result of measuring the warpage of a conventional ceramic substrate from the center of the substrate toward the outside of the substrate in a diagonal direction.
【図8】本発明が適用されるパッケージ形態の例を示す
図である。FIG. 8 is a diagram showing an example of a package form to which the present invention is applied.
【図9】従来の半導体素子用パッケージを示す断面図で
ある。FIG. 9 is a cross-sectional view showing a conventional semiconductor device package.
【図10】従来の他の半導体素子用パッケージを示す断
面図である。FIG. 10 is a cross-sectional view showing another conventional semiconductor element package.
1 窒化物セラミックス基板 3 接着剤 4 半導体チップ 6 金属バンプ 7 スルーホール金属 8、18 突起バンブ 11 ヒートシンク 12 ボンディングワイヤ 13 放熱フィン 14 窓 21 樹脂フィルム 72、77、78 接続パッド部 DESCRIPTION OF SYMBOLS 1 Nitride ceramic substrate 3 Adhesive 4 Semiconductor chip 6 Metal bump 7 Through-hole metal 8, 18 Projection bump 11 Heat sink 12 Bonding wire 13 Heat radiation fin 14 Window 21 Resin film 72, 77, 78 Connection pad part
Claims (2)
構成した複合パッケージにおいて、 前記セラミックス基板の四隅に面取部または曲面状部を
設けたことを特徴とする半導体素子用パッケージ。1. A package for a semiconductor device, comprising: a composite package comprising a ceramic substrate and a resin substrate bonded to each other, wherein chamfered portions or curved portions are provided at four corners of the ceramic substrate.
アルミニウム、窒化珪素、炭化珪素、ダイヤモンドのい
ずれかであることを特徴とする請求項1に記載の半導体
素子用パッケージ。2. The semiconductor device package according to claim 1, wherein the ceramic substrate is any one of alumina, aluminum nitride, silicon nitride, silicon carbide, and diamond.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6885898A JP3592515B2 (en) | 1998-03-18 | 1998-03-18 | Package for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6885898A JP3592515B2 (en) | 1998-03-18 | 1998-03-18 | Package for semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11265962A true JPH11265962A (en) | 1999-09-28 |
JP3592515B2 JP3592515B2 (en) | 2004-11-24 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6885898A Expired - Lifetime JP3592515B2 (en) | 1998-03-18 | 1998-03-18 | Package for semiconductor device |
Country Status (1)
Country | Link |
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---|---|---|---|---|
JP2008085360A (en) * | 2002-08-13 | 2008-04-10 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
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Publication number | Priority date | Publication date | Assignee | Title |
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