JPH11260822A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特にメモリセルアレイ部及び周辺
回路部を備えた半導体装置及びその製造方法に関するも
のである。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a memory cell array section and a peripheral circuit section and a method of manufacturing the same.
【０００２】[0002]
【背景技術】半導体装置、例えばＥＥＰＲＯＭは、半導
体基板上にメモリセルアレイ部と周辺回路部を形成し、
これらを覆うように、例えばシリコン酸化膜からなる層
間絶縁膜を形成し、この層間絶縁膜の上に配線膜を形成
した構造をしている。2. Description of the Related Art A semiconductor device such as an EEPROM has a memory cell array section and a peripheral circuit section formed on a semiconductor substrate.
An interlayer insulating film made of, for example, a silicon oxide film is formed so as to cover them, and a wiring film is formed on the interlayer insulating film.
【０００３】層間絶縁膜の表面が平坦でない構造である
と、この上に形成される配線膜が断線する可能性がある
等の不都合が生じる。そこで従来、配線膜を形成する前
に、層間絶縁膜の表面を平坦化している。層間絶縁膜の
平坦化をする方法として、たとえばＣＭＰ（Ｃｈｅｍｉ
ｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
がある。If the surface of the interlayer insulating film has a non-planar structure, there arises a problem that a wiring film formed thereon may be disconnected. Therefore, conventionally, the surface of the interlayer insulating film is flattened before forming the wiring film. As a method of flattening the interlayer insulating film, for example, CMP (Chemi) is used.
cal-Mechanical Polishing)
There is.
【０００４】[0004]
【発明が解決しようとする課題】しかし、ＣＭＰ法で層
間絶縁膜を研磨しても、層間絶縁膜には不可避的に段差
部分が生じる。すなわち、層間絶縁膜のうち、メモリセ
ルアレイ部等の集積度が高い場所の上に位置する部分
は、周辺回路等の集積度が低い場所の上に位置する部分
より、高くなり、層間絶縁膜には段差部分が生じる。こ
の段差部分を本明細書ではグローバル段差と呼ぶ。この
グローバル段差によって、層間絶縁膜の上に形成される
配線膜が断線や短絡し易くなる。すなわち、層間絶縁膜
の上にアルミニウム等からなる膜を形成し、この膜をフ
ォトリソグラフィで加工し、配線膜を形成する。このフ
ォトリソグラフィにおいてレジストを露光する際、層間
絶縁膜の高位置部分上のレジストと低位置部分上のレジ
ストとの両方にピントを合わせることが難しく、レジス
トが所望のパターンに露光することができないことがあ
る。このレジストをマスクとして、アルミニウム等から
なる膜をエッチングし配線膜を形成すると、断線や短絡
がある配線膜が形成されることになる。However, even if the interlayer insulating film is polished by the CMP method, a step is inevitably generated in the interlayer insulating film. That is, a portion of the interlayer insulating film located above a place where the degree of integration such as a memory cell array portion is high is higher than a portion located above a place where the degree of integration such as a peripheral circuit is low, and Has a stepped portion. This step is referred to as a global step in this specification. Due to this global step, the wiring film formed on the interlayer insulating film is easily broken or short-circuited. That is, a film made of aluminum or the like is formed on the interlayer insulating film, and this film is processed by photolithography to form a wiring film. When exposing the resist in this photolithography, it is difficult to focus on both the resist on the high position portion and the resist on the low position portion of the interlayer insulating film, and the resist cannot be exposed to a desired pattern. There is. When a wiring film is formed by etching a film made of aluminum or the like using this resist as a mask, a wiring film having disconnection or short circuit is formed.
【０００５】この発明の目的は、ＣＭＰ法で研磨された
層間絶縁膜に生じる不可避的な段差を無くすことができ
る方法及びその方法で製造された半導体装置を提供する
ことである。An object of the present invention is to provide a method capable of eliminating an unavoidable step generated in an interlayer insulating film polished by a CMP method and a semiconductor device manufactured by the method.
【０００６】[0006]
【課題を解決するための手段】この発明に従う半導体装
置の製造方法は、素子が形成された半導体基板の上に、
層間絶縁膜を形成し、層間絶縁膜をＣＭＰ法で研磨す
る。研磨後においても、層間絶縁膜は不可避的に段差部
分を有しており、この段差部分によって層間絶縁膜は、
その表面が高い位置にある高位置部分と、高位置部分の
表面よりその表面が低い位置にある低位置部分とに分け
られる。さらに、層間絶縁膜を覆うように、層間絶縁膜
とエッチングレートが異なり、かつ絶縁性を有する第１
の膜を形成し、第１の膜の形成は、低位置部分上に位置
する第１の膜が、高位置部分の表面より下に位置するよ
うに形成することを含む。さらに、第１の膜を覆うよう
に、第１の膜とエッチングレートが異なる第２の膜を形
成する。第２の膜の形成は、低位置部分上に位置する第
２の膜の膜厚が、高位置部分上に位置する第２の膜の膜
厚より大きくなるように形成する。さらに、第２の膜を
全面エッチングし、高位置部分上に位置する第１の膜を
露出させ、かつ低位置部分上に第２の膜を残す。そして
低位置部分上に位置する第２の膜をマスクとして、高位
置部分上に位置する第１の膜をエッチング除去し、低位
置部分上に位置する第１の膜を研磨ストッパとして、低
位置部分上に位置する第２の膜及び高位置部分をＣＭＰ
法で研磨し、第１の膜及び高位置部分からなる平坦部を
形成する。A method of manufacturing a semiconductor device according to the present invention comprises the steps of:
An interlayer insulating film is formed, and the interlayer insulating film is polished by a CMP method. Even after polishing, the interlayer insulating film inevitably has a step portion, and the interlayer insulating film is formed by the step portion.
The surface is divided into a high position where the surface is at a high position and a low position where the surface is at a position lower than the surface of the high position. Furthermore, the first insulating film having an etching rate different from that of the interlayer insulating film so as to cover the interlayer insulating film and having an insulating property.
And forming the first film includes forming the first film located on the low position portion below the surface of the high position portion. Further, a second film having a different etching rate from that of the first film is formed so as to cover the first film. The second film is formed such that the thickness of the second film located on the low position portion is larger than the thickness of the second film located on the high position portion. Further, the entire surface of the second film is etched to expose the first film located on the high position portion, and leave the second film on the low position portion. Then, the first film located on the high position portion is removed by etching using the second film located on the low position portion as a mask, and the first film located on the low position portion is used as a polishing stopper. CMP on the second film and the high portion located on the portion
Polishing is performed by a method to form a flat portion including the first film and the high position portion.
【０００７】層間絶縁膜の低位置部分上に位置する第２
の膜の膜厚は、高位置部分上に位置する第２の膜の膜厚
よりも大きいので、第２の膜を全面エッチングする際、
高位置部分上の第１の膜を露出させ、低位置部分上の第
２の膜を残すことが可能となる。第１の膜と第２の膜と
はエッチングレートが異なるので、第２の膜をマスクと
して、高位置部分上の第１の膜を選択的に除去すること
ができる。A second portion located on a low portion of the interlayer insulating film
The film thickness of the film is larger than the film thickness of the second film located on the high position portion. Therefore, when the entire surface of the second film is etched,
It is possible to expose the first film on the high part and leave the second film on the low part. Since the first film and the second film have different etching rates, the first film on the high position portion can be selectively removed using the second film as a mask.
【０００８】そして、マスクとして用いた第２の膜及び
高位置部分をＣＭＰ法で研磨すると、低位置部分上に位
置する第１の膜と高位置部分からなる表面が露出する。
前述したように、層間絶縁膜上に形成される第１の膜
は、低位置部分上に位置する第１の膜が、高位置部分の
表面より下に位置するように形成されているので、第１
の膜と高位置部分の段差は、低位置部分と高位置部分の
段差より小さくできる。そして第１の膜を研磨ストッ
パ、すなわち、第１の膜と高位置部分からなる表面を研
磨する際、高位置部分が主に研磨されるようにする、と
して用い、ＣＭＰ法の研磨をさらに続けると、第１の膜
と高位置部分からなる平坦部を形成することが可能とな
る。When the second film used as a mask and the high position portion are polished by the CMP method, a surface composed of the first film and the high position portion located on the low position portion is exposed.
As described above, the first film formed on the interlayer insulating film is formed such that the first film located on the low position portion is located below the surface of the high position portion. First
The step between the film and the high position can be smaller than the step between the low position and the high position. Then, when the first film is used as a polishing stopper, that is, when the surface composed of the first film and the high position portion is polished, the high position portion is mainly polished, and the polishing by the CMP method is further continued. Then, it becomes possible to form a flat portion composed of the first film and the high position portion.
【０００９】層間絶縁膜の例としては、ＢＰＳＧ膜、Ｐ
ＳＧ膜等のシリコン酸化膜があり、第１の膜の一例とし
てはシリコン窒化膜があり、第２の膜の例としてはＳＯ
Ｇ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜等のシリコン酸化
膜がある。As examples of the interlayer insulating film, BPSG film, P
There is a silicon oxide film such as an SG film, an example of the first film is a silicon nitride film, and an example of the second film is SO 3.
There is a silicon oxide film such as a G (spin on glass) film.
【００１０】シリコン窒化膜の厚みの好ましい範囲とし
て、１００〜３００ｎｍがある。シリコン窒化膜の厚み
が、１００ｎｍより小さいときは、膜の厚みが小さす
ぎ、研磨ストッパとしての機能を果たさない可能性があ
るからである。シリコン窒化膜の厚みが、３００ｎｍよ
り大きいときは、低位置部分上に位置する第２の膜をマ
スクとして、高位置部分上に位置するシリコン窒化膜を
エッチング除去する工程において、エッチング時間が不
必要に長くなる可能性があるからである。また、マスク
である第２の膜が、高位置部分上に位置するシリコン窒
化膜より、先にエッチング除去される可能性があるから
である。[0010] A preferred range of the thickness of the silicon nitride film is 100 to 300 nm. When the thickness of the silicon nitride film is smaller than 100 nm, the thickness of the film is too small, and may not function as a polishing stopper. When the thickness of the silicon nitride film is larger than 300 nm, no etching time is required in the step of etching and removing the silicon nitride film located on the high position using the second film located on the low position as a mask. This is because it may be longer. Also, this is because the second film serving as a mask may be etched away earlier than the silicon nitride film located on the high position portion.
【００１１】この発明に従う半導体装置の製造方法は、
層間絶縁膜にグローバル段差が生じる場合に用いること
が好ましい。グローバル段差とは、層間絶縁膜のうち、
メモリセルアレイ部等の集積度が高い場所の上に位置す
る部分は、周辺回路等の集積度が低い場所の上に位置す
る部分より、高くなり、そのことにより層間絶縁膜に生
じる段差のことをいう。A method for manufacturing a semiconductor device according to the present invention comprises:
It is preferably used when a global step occurs in the interlayer insulating film. The global step is defined as
The portion of the memory cell array or the like located above a place with a high degree of integration is higher than the part of the peripheral circuit or the like located above a place with a low degree of integration. Say.
【００１２】層間絶縁膜とは、素子が形成された半導体
基板の上に、素子を覆うように形成された絶縁膜のみな
らず、多層配線構造において、各配線層の間に形成され
る絶縁膜も含む。The term "interlayer insulating film" means not only an insulating film formed on a semiconductor substrate on which elements are formed so as to cover the elements, but also an insulating film formed between wiring layers in a multilayer wiring structure. Including.
【００１３】この発明に従う半導体装置の製造方法は、
高位置部分の下の１ｍｍ2部分における配線パターン密
度が、半導体基板上の平均配線密度に対して、少なくと
も＋２０％高い場合に用いることが好ましい。A method for manufacturing a semiconductor device according to the present invention comprises:
It is preferably used when the wiring pattern density in the 1 mm 2 portion below the high position portion is at least + 20% higher than the average wiring density on the semiconductor substrate.
【００１４】この発明に従う半導体装置は、メモリセル
アレイ部及び周辺回路部から形成された半導体基板と、
メモリセルアレイ部及び周辺回路部を覆うように形成さ
れ、メモリセルアレイ部と周辺回路部との間の上に、グ
ローバル段差を有する層間絶縁膜と、グローバル段差に
よって層間絶縁膜は、その表面が高い位置にある高位置
部分と、高位置部分の表面よりその表面が低い位置にあ
る低位置部分とに分けられ、低位置部分を埋めるように
形成され、高位置部分と同じ高さに位置するシリコン窒
化膜とを備えた半導体装置である。A semiconductor device according to the present invention comprises: a semiconductor substrate formed from a memory cell array portion and a peripheral circuit portion;
An interlayer insulating film formed so as to cover the memory cell array portion and the peripheral circuit portion and having a global step above the memory cell array portion and the peripheral circuit portion. The silicon nitride is formed so as to fill the low position part and is located at the same height as the high position part. And a film.
【００１５】この発明に従う半導体装置は、高位置部分
の下の１ｍｍ2部分における配線パターン密度が、半導
体基板上の平均配線密度に対して、少なくとも＋２０％
高い場合に用いることが好ましい。In the semiconductor device according to the present invention, the wiring pattern density in the 1 mm 2 portion below the high position portion is at least + 20% of the average wiring density on the semiconductor substrate.
It is preferable to use when it is high.
【００１６】[0016]
【発明の実施の形態】図１〜図６は、この発明の半導体
装置の製造方法の一実施例を説明するための半導体装置
の断面構造図である。1 to 6 are sectional structural views of a semiconductor device for explaining one embodiment of a method of manufacturing a semiconductor device according to the present invention.
【００１７】図１に示すように、半導体基板１０の上に
は、フィールド酸化膜１２が形成されている。半導体基
板１０の主表面は、周辺回路部１４と、ＥＥＰＲＯＭ１
８が形成されたメモリセルアレイ部１６とに分けられて
いる。周辺回路部１４は、集積度が低く、メモリセルア
レイ部１６は集積度が高い。As shown in FIG. 1, a field oxide film 12 is formed on a semiconductor substrate 10. The main surface of the semiconductor substrate 10 has a peripheral circuit portion 14 and the EEPROM 1
8 are formed in the memory cell array section 16 in which the memory cells 8 are formed. The peripheral circuit section 14 has a low integration degree, and the memory cell array section 16 has a high integration degree.
【００１８】周辺回路部１４には、ゲート酸化膜３０及
びゲート電極３２を含むＭＯＳトランジスタ２８が形成
されている。メモリセルアレイ部１６には、トンネル酸
化膜２０、フローティングゲート２２、誘電膜２４及び
コントロールゲート２６を含む複数のＥＥＰＲＯＭ１８
が形成されている。そして、ＭＯＳトランジスタ２８及
びＥＥＰＲＯＭ１８を覆うように、半導体基板１０の主
表面上には、例えばＢＰＳＧ膜、ＰＳＧ膜等のシリコン
酸化膜からなる膜厚１４００ｎｍの層間絶縁膜３４が、
ＣＶＤ法等の一般的に用いられる方法で形成されてい
る。In the peripheral circuit section 14, a MOS transistor 28 including a gate oxide film 30 and a gate electrode 32 is formed. The memory cell array section 16 includes a plurality of EEPROMs 18 including a tunnel oxide film 20, a floating gate 22, a dielectric film 24, and a control gate 26.
Are formed. On the main surface of the semiconductor substrate 10, an interlayer insulating film 34 having a thickness of 1400 nm made of a silicon oxide film such as a BPSG film or a PSG film is formed so as to cover the MOS transistor 28 and the EEPROM 18.
It is formed by a generally used method such as a CVD method.
【００１９】層間絶縁膜３４には、ＥＥＰＲＯＭ１８、
ＭＯＳトランジスタ２８の配置に対応するように、凸部
３６が形成されている。As the interlayer insulating film 34, the EEPROM 18,
Protrusions 36 are formed corresponding to the arrangement of MOS transistors 28.
【００２０】図２に示すように、この層間絶縁膜３４
を、ＣＭＰ法を用いて研磨する。この研磨によって層間
絶縁膜３４にはグローバル段差３８が不可避的に生じて
おり、グローバル段差３８によって、層間絶縁膜３４
は、その表面が高い位置にある高位置部分４６と、高位
置部分４６の表面より、その表面が低い位置にある低位
置部分４４とに分けられる。Ｈで示されるグローバル段
差３８高さは、３００ｎｍである。As shown in FIG. 2, this interlayer insulating film 34
Is polished using a CMP method. Due to this polishing, a global step 38 is inevitably generated in the interlayer insulating film 34.
Are divided into a high position portion 46 whose surface is high and a low position portion 44 whose surface is lower than the surface of the high position portion 46. The height of the global step 38 indicated by H is 300 nm.
【００２１】図３に示すように、層間絶縁膜３４に上
に、第１の膜の一例である膜厚１００〜３００ｎｍのシ
リコン窒化膜４０を、例えばＣＶＤ法を用いて形成す
る。そして、シリコン窒化膜４０の上に、第２の膜の一
例であるＳＯＧ膜４２を形成する。ＳＯＧ膜４２は、低
位置部分４４上に位置するＳＯＧ膜４２の膜厚（Ｔで示
す）が、高位置部分４６上に位置するＳＯＧ膜４２の膜
厚（ｔで示す）より大きくなるように形成されている。As shown in FIG. 3, a 100-300 nm-thick silicon nitride film 40 as an example of a first film is formed on the interlayer insulating film 34 by, for example, a CVD method. Then, an SOG film 42, which is an example of a second film, is formed on the silicon nitride film 40. The SOG film 42 is formed such that the thickness (indicated by T) of the SOG film 42 located on the low position portion 44 is larger than the thickness (indicated by t) of the SOG film 42 located on the high position portion 46. Is formed.
【００２２】図４に示すように、ＣＦ4またはＣＨＦ3な
どのガスをエッチングガスとして用い、ＳＯＧ膜４２を
全面エッチングし、高位置部分４６上に位置するシリコ
ン窒化膜４０を露出させ、かつ低位置部分４４上にＳＯ
Ｇ膜４２を残す。As shown in FIG. 4, using a gas such as CF 4 or CHF 3 as an etching gas, the entire surface of the SOG film 42 is etched to expose the silicon nitride film 40 located on the high portion 46 and SO on position part 44
The G film 42 is left.
【００２３】図５に示すように、ＳＯＧ膜４２をマスク
として、ＳＦ6等のガスをエッチングガスとして用い、
高位置部分４６上にあるシリコン窒化膜４０を除去す
る。そして、低位置部分４４上にあるシリコン窒化膜４
０を研磨ストッパとして、ＳＯＧ膜４２及び層間絶縁膜
３４の高位置部分４６をＣＭＰ法を用いて研磨し、図６
に示すように、シリコン窒化膜４０及び高位置部分４６
からなる平坦部を形成する。As shown in FIG. 5, using the SOG film 42 as a mask, a gas such as SF 6 is used as an etching gas.
The silicon nitride film 40 on the high position portion 46 is removed. Then, the silicon nitride film 4 on the low position portion 44 is formed.
0 is used as a polishing stopper, and the high position portion 46 of the SOG film 42 and the interlayer insulating film 34 is polished by the CMP method.
As shown in FIG.
Is formed.
【００２４】以上説明したように、この発明の一実施例
によれば、ＣＭＰ法を用いて層間絶縁膜を研磨した後に
不可避的に生じるグローバル段差３８を無くすことがで
きる。したがって、この後に行われるフォトリソグラフ
ィのレジストの露光を正確に行うことができ、断線や短
絡のない配線層を形成することが可能となる。As described above, according to the embodiment of the present invention, the global step 38 inevitably generated after polishing the interlayer insulating film by using the CMP method can be eliminated. Therefore, the exposure of the resist for photolithography performed thereafter can be performed accurately, and a wiring layer without disconnection or short circuit can be formed.
【００２５】なおこの実施例においては、メモリセルア
レイ部の一例としてＥＥＰＲＯＭを例示したが、この発
明はこれに限定されることはなく、ＤＲＯＭやＳＲＡＭ
等を含む回路であってもよい。In this embodiment, an EEPROM is exemplified as an example of the memory cell array portion. However, the present invention is not limited to this, and may be a DRAM or an SRAM.
And the like.
【００２６】[0026]
【図１】この発明に従う半導体装置の製造方法の一実施
例の第１工程を説明するための半導体装置の断面構造図
である。FIG. 1 is a sectional structural view of a semiconductor device for describing a first step of an embodiment of a method of manufacturing a semiconductor device according to the present invention.
【図２】この発明に従う半導体装置の製造方法の一実施
例の第２工程を説明するための半導体装置の断面構造図
である。FIG. 2 is a sectional structural view of the semiconductor device for describing a second step of the embodiment of the method for manufacturing a semiconductor device according to the present invention;
【図３】この発明に従う半導体装置の製造方法の一実施
例の第３工程を説明するための半導体装置の断面構造図
である。FIG. 3 is a sectional structural view of the semiconductor device for describing a third step of the embodiment of the method of manufacturing the semiconductor device according to the present invention;
【図４】この発明に従う半導体装置の製造方法の一実施
例の第４工程を説明するための半導体装置の断面構造図
である。FIG. 4 is a sectional structural view of the semiconductor device for illustrating a fourth step of the embodiment of the method for manufacturing a semiconductor device according to the present invention;
【図５】この発明に従う半導体装置の製造方法の一実施
例の第５工程を説明するための半導体装置の断面構造図
である。FIG. 5 is a sectional structural view of the semiconductor device for describing a fifth step of the embodiment of the method for manufacturing the semiconductor device according to the present invention;
【図６】この発明に従う半導体装置の製造方法の一実施
例の第６工程を説明するための半導体装置の断面構造図
である。FIG. 6 is a sectional structural view of the semiconductor device for describing a sixth step of the embodiment of the method for manufacturing the semiconductor device according to the present invention;
１０ 半導体基板 １４ 周辺回路部 １６ メモリセルアレイ部 ３４ 層間絶縁膜 ３８ グローバル段差 ４０ シリコン窒化膜 ４２ ＳＯＧ膜 ４４ 低位置部分 ４６ 高位置部分 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 14 Peripheral circuit part 16 Memory cell array part 34 Interlayer insulating film 38 Global step 40 Silicon nitride film 42 SOG film 44 Low position part 46 High position part
Claims (8)
間絶縁膜を形成する工程と、 前記層間絶縁膜をＣＭＰ法で研磨する工程と、 前記研磨工程後においても、前記層間絶縁膜は不可避的
に段差部分を有しており、前記段差部分によって前記層
間絶縁膜は、その表面が高い位置にある高位置部分と、
前記高位置部分の表面より、その表面が低い位置にある
低位置部分とに分けられ、 さらに、 前記層間絶縁膜を覆うように、前記層間絶縁膜とエッチ
ングレートが異なり、かつ絶縁性を有する第１の膜を形
成する工程と、 前記第１の膜を形成する工程は、前記低位置部分上に位
置する前記第１の膜が、前記高位置部分の表面より下に
位置するように形成することを含み、 さらに、 前記第１の膜を覆うように、前記第１の膜とエッチング
レートが異なる第２の膜を形成する工程と、 前記第２の膜を形成する工程は、前記低位置部分上に位
置する前記第２の膜の膜厚が、前記高位置部分上に位置
する前記第２の膜の膜厚より大きくなるように形成する
ことを含み、 さらに、 前記第２の膜を全面エッチングし、前記高位置部分上に
位置する前記第１の膜を露出させ、かつ前記低位置部分
上に前記第２の膜を残す工程と、 前記低位置部分上に位置する前記第２の膜をマスクとし
て前記高位置部分上に位置する前記第１の膜をエッチン
グ除去する工程と、 前記低位置部分上に位置する前記第１の膜を研磨ストッ
パとして、前記低位置部分上に位置する前記第２の膜及
び前記高位置部分をＣＭＰ法で研磨し、前記第１の膜及
び前記高位置部分からなる平坦部を形成する工程と、 を備えた半導体装置の製造方法。A step of forming an interlayer insulating film on a semiconductor substrate on which elements are formed; a step of polishing the interlayer insulating film by a CMP method; and the step of polishing the interlayer insulating film even after the polishing step. Inevitably has a step portion, the interlayer insulating film by the step portion, a high position portion whose surface is at a high position,
The surface of the high position portion is divided into a low position portion whose surface is at a lower position, and further has an etching rate different from that of the interlayer insulating film so as to cover the interlayer insulating film, and has an insulating property. Forming the first film and forming the first film are formed such that the first film located on the low position portion is located below the surface of the high position portion. And forming a second film having an etching rate different from that of the first film so as to cover the first film; and forming the second film in the low position. Forming a thickness of the second film located on the portion to be larger than a thickness of the second film located on the high position portion, further comprising: Etching the entire surface, and the Exposing the first film and leaving the second film on the low position portion; and using the second film positioned on the low position portion as a mask to position the second film on the high position portion. Etching the first film, and using the first film located on the low position portion as a polishing stopper, using the CMP method for the second film and the high position portion located on the low position portion. Polishing to form a flat portion composed of the first film and the high position portion.
シリコン酸化膜を含み、 前記第１の膜は、シリコン窒化膜を含み、 前記第２の膜は、ＳＯＧ膜を含む、半導体装置の製造方
法。2. The method according to claim 1, wherein the interlayer insulating film comprises:
A method for manufacturing a semiconductor device, comprising: a silicon oxide film; wherein the first film includes a silicon nitride film; and wherein the second film includes an SOG film.
る、半導体装置の製造方法。3. The method according to claim 2, wherein the silicon nitride film has a thickness of 100 to 300 nm.
製造方法。4. The method according to claim 1, wherein the step portion includes a global step.
を含み、 前記メモリセルアレイ部は、前記高位置部分下に位置
し、 前記周辺回路部は、前記低位置部分下に位置し、 前記メモリセルアレイ部と前記周辺回路部との間の上
に、前記グローバル段差がある、半導体装置の製造方
法。5. The semiconductor device according to claim 4, wherein the semiconductor device includes a memory cell array section and a peripheral circuit section, wherein the memory cell array section is located below the high position section, and wherein the peripheral circuit section is located in the low position section. A method of manufacturing a semiconductor device, wherein the global step is located below and between the memory cell array section and the peripheral circuit section.
て、 前記高位置部分の下の１ｍｍ2部分における配線パター
ン密度は、前記半導体基板上の平均配線密度に対して、
少なくとも＋２０％高い、半導体装置の製造方法。6. The wiring pattern density in a portion of 1 mm 2 below the high position portion according to claim 1, 2, 3, 4, or 5, with respect to an average wiring density on the semiconductor substrate.
A method for manufacturing a semiconductor device, which is at least + 20% higher.
成された半導体基板と、前記メモリセルアレイ部及び前
記周辺回路部を覆うように形成され、前記メモリセルア
レイ部と前記周辺回路部との間の上に、グローバル段差
を有する層間絶縁膜と、 前記グローバル段差によって前記層間絶縁膜は、その表
面が高い位置にある高位置部分と、前記高位置部分の表
面より、その表面が低い位置にある低位置部分とに分け
られ、 前記低位置部分を埋めるように形成され、かつ前記高位
置部分と同じ高さに位置するシリコン窒化膜を含む絶縁
膜と、 を備えた半導体装置。7. A semiconductor substrate on which a memory cell array section and a peripheral circuit section are formed, and a semiconductor substrate formed so as to cover the memory cell array section and the peripheral circuit section and between the memory cell array section and the peripheral circuit section. An interlayer insulating film having a global step; a high position portion whose surface is at a high position due to the global step; and a low position whose surface is lower than the surface of the high position portion. And an insulating film including a silicon nitride film formed to fill the low position portion and positioned at the same height as the high position portion.
ン密度は、前記半導体基板上の平均配線密度に対して、
少なくとも＋２０％高い、半導体装置。8. The wiring pattern density according to claim 7, wherein a wiring pattern density in a 1 mm 2 portion below the high position portion is smaller than an average wiring density on the semiconductor substrate.
A semiconductor device that is at least + 20% higher.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10082973A JPH11260822A (en) | 1998-03-13 | 1998-03-13 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10082973A JPH11260822A (en) | 1998-03-13 | 1998-03-13 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260822A true JPH11260822A (en) | 1999-09-24 |
Family
ID=13789169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10082973A Withdrawn JPH11260822A (en) | 1998-03-13 | 1998-03-13 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260822A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058954A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Manufacturing method for semiconductor device |
| JP2007150093A (en) * | 2005-11-29 | 2007-06-14 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| KR100850102B1 (en) * | 2006-12-18 | 2008-08-04 | 동부일렉트로닉스 주식회사 | Chemical-mechanical polishing process of an interlayer dielectric and apparatus for compensating a step of a chemical-mechanical polishing process thereof |
-
1998
- 1998-03-13 JP JP10082973A patent/JPH11260822A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058954A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | Manufacturing method for semiconductor device |
| JP2007150093A (en) * | 2005-11-29 | 2007-06-14 | Renesas Technology Corp | Semiconductor device and its manufacturing method |
| KR100850102B1 (en) * | 2006-12-18 | 2008-08-04 | 동부일렉트로닉스 주식회사 | Chemical-mechanical polishing process of an interlayer dielectric and apparatus for compensating a step of a chemical-mechanical polishing process thereof |
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Legal Events
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