JPH11260068A - メモリ回路及びアドレス変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 データを重複して格納しないメモリ回路及び
アドレス変換装置を提供する。 【解決手段】 本発明のメモリ回路は、選択信号に基づ
き複数のビット線対をそれぞれ照合対象又は照合対象外
に設定し、照合対象に設定したビット線対に与えられた
照合データが、照合対象に設定したビット線対に対応す
るメモリセルに記憶されたデータと合致する場合、この
合致したメモリセルの物理アドレスにより直接的又は間
接的に定まるメモリセルに記憶された全部又は一部のデ
ータを出力する。また、本発明のアドレス変換装置は、
上り回線のアドレス変換を行う場合と下り回線のアドレ
ス変換を行う場合とに基づき選択信号を生成し、本発明
のメモリ回路を適用したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ回路及びアド
レス変換装置に関し、例えば、パケット単位での交換処
理を行う装置に適用し得るものである。

【０００２】

【従来の技術】文献１：『特開平３−２７３７３８号公
報』 パケット単位での交換処理を行う従来のアドレス変換装
置としては前記文献１に開示されたものがあり、図２は
その構成を示すブロック図である。以下、図２における
各構成ブロックについて説明する。

【０００３】論理チャネル番号出力回路２は、通信回線
１上のパケットから論理チャネル番号を抽出するもので
ある。

【０００４】連想記憶メモリ回路３は、パケットの論理
チャネル番号と、それに対応するメモリのアドレス番号
を格納し、前記論理チャネル番号出力回路２の抽出した
論理チャネル番号により照合動作を実行し、対応するア
ドレス番号を出力するものである。なお、以後、連想記
憶メモリ回路を「ＣＡＭ」と称する。

【０００５】メモリ回路４は、前記ＣＡＭ３が出力する
アドレス番号から、パケットの新論理チャネル番号と出
力線番号を出力するものである。なお、以後、メモリ回
路を「ＲＡＭ」と称する。

【０００６】論理チャネル番号更新回路５は、前記ＲＡ
Ｍ４より読み出された新論理チャネル番号を通信回線１
上のパケットに付与して通信回線７に出力するものであ
る。

【０００７】パケットスイッチ８は、前記ＲＡＭ４より
読み出された出力線番号により交換機能を実現するもの
である。

【０００８】プロセッサインタフェース回路６は、前記
ＲＡＭ４および前記ＣＡＭ３に、前記論理チャネル番
号、前記新論理チャネル番号および前記出力線番号の登
録・削除を実行するものである。

【０００９】また、以上のような構成ブロックを有する
アドレス変換装置の動作について、図２および図３を参
照しながら説明する。

【００１０】通信回線１上のパケット９から抽出された
論理チャネル番号１０は、ＣＡＭ３の照合動作によりＲ
ＡＭ４のアドレス信号１１に変換され、前記アドレス信
号１１をＲＡＭ４に入力することにより、前記論理チャ
ネル番号に対応する新論理チャネル番号１２と出力線番
号１３をＲＡＭ４より読み出し、これをパケット９に付
与してパケット１４を生成することによりパケットの交
換機能が実行される。ＣＡＭ３とＲＡＭ４に格納される
論理チャネル番号、新論理チャネル番号および出力線番
号の登録・削除はプロセッサインタフェース回路６を介
して実行される。

【００１１】なお、ＣＡＭ３は、通常のＲＡＭが備えて
いる書き込み・読み出し機能に加えてデータの照合機能
を備えたメモリ回路である。通常のＲＡＭが有するワー
ド線・ビット線に加えて、照合結果を出力するためのマ
ッチ線を有するものである。また、ＣＡＭ３は、データ
の一部を照合対象から除外する手段を備えていることが
一般的である。

【００１２】パケットから論理チャネル番号を抽出し、
それに対応する新たな論理チャネル番号をパケットに付
与するアドレス変換処理は、前記文献１のように通信回
線からスイッチの方向へパケットが送出される際にも必
要であるが、逆に、スイッチから出力されたパケットを
通信回線に送出する際にも必要なものである。ここで
は、スイッチへパケットを送出する方向の通信回線を
「上り」、逆にスイッチからパケットを送出する方向の
通信回線を「下り」と称する。

【００１３】図４は、上り・下り双方の通信回線を扱
う、上り・下り一体型のインタフェース回路を従来技術
により構成した例を示すものである。ここで、図４にお
いて、図２と同様な構成部分は同一符号を付し、その部
分は前述したとおりであり説明を省略する。なお、上り
の通信回線の構成部分と下りの通信回線の構成部分とを
区別するために、上りの通信回線の構成部分には「Ｕ」
を、下りの通信回線の構成部分には「Ｄ」を符号の後ろ
に付している。

【００１４】

【発明が解決しようとする課題】しかしながら、前記構
成のアドレス変換装置では、上り・下りの通信回線で同
一の論理チャネル番号が用いられる場合には、上り・下
りにＣＡＭおよびＲＡＭをそれぞれ設け、同一のデータ
を（格納先は異なるが）重複して入力しておく必要があ
る。

【００１５】すなわち、上り側の処理を行う回路におい
てＣＡＭに格納されるデータは、下り側の処理を行う回
路においてＲＡＭに格納されるデータと同一であり、ま
た、下り側の処理を行う回路においてＣＡＭに格納され
るデータは、上り側の処理を行う回路においてＲＡＭに
格納されるデータと同一である。

【００１６】このように、従来のアドレス変換装置に
は、１つのインタフェース装置において同一のデータを
格納したＣＡＭとＲＡＭを２組使用することになり、装
置の小型化・低消費電力化の妨げになるという課題があ
った。

【００１７】そのため、データを重複して格納しないア
ドレス変換装置が求められていた。また、このようなア
ドレス変換装置に適用して好適なメモリ回路が求められ
ていた。

【００１８】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、複数のビット線対及び複数のワー
ド線によってマトリクス状にアドレス付けされた複数の
メモリセルを備え、与えられた照合データに基づくデー
タを出力するメモリ回路において、以下のようにするこ
とを特徴とする。

【００１９】すなわち、（１）与えられた選択信号に基
づき、複数のビット線対をそれぞれ、照合対象又は照合
対象外に設定するマスク設定手段と、（２）このマスク
設定手段が照合対象に設定したビット線対に与えられた
照合データが、この照合対象に設定したビット線対に対
応するメモリセルに記憶されたデータと合致する場合、
この合致したメモリセルの物理アドレスを出力するデー
タ照合手段と、（３）このデータ照合手段が出力する物
理アドレスにより直接的又は間接的に定まるメモリセル
に記憶された、全部又は一部のデータを出力するデータ
出力手段とを有することを特徴とする。

【００２０】また、第２の本発明は、上り回線上の伝送
情報のアドレスを抽出し、抽出した第１のアドレスに対
応した第２のアドレスを第１のメモリ装置から出力さ
せ、上り回線上の前記伝送情報のアドレスを前記第２の
アドレスに変換すると共に、下り回線上の伝送情報のア
ドレスを抽出し、抽出した第３のアドレスに対応した第
４のアドレスを第２のメモリ装置から出力させ、下り回
線上の前記伝送情報のアドレスを前記第４のアドレスに
変換するアドレス変換装置において、以下のようにする
ことを特徴とする。

【００２１】すなわち、（１）上り回線のアドレス変換
を行う場合と下り回線のアドレス変換を行う場合とに基
づき、選択信号を生成する選択信号生成手段を有し、
（２）請求項１〜５のいずれかに記載のメモリ回路を、
前記第１のメモリ装置及び前記第２のメモリ装置を融合
したものとして適用することを特徴とする。

【００２２】第１及び第２の本発明のアドレス変換装置
においては、上り回線のアドレス変換を行う場合と下り
回線のアドレス変換を行う場合とに基づき複数のビット
線対をそれぞれ照合対象又は照合対象外に設定し、照合
対象に設定したビット線対に与えられたアドレスが、照
合対象に設定したビット線対に対応するメモリセルに記
憶されたアドレスと合致する場合、この合致したメモリ
セルの物理アドレスにより直接的又は間接的に定まるメ
モリセルに記憶された変換アドレスを出力することによ
り、メモリ回路が従来のＣＡＭとＲＡＭの双方の機能を
有し、さらに、上り回線のアドレス変換を行う場合と下
り回線のアドレス変換を行う場合とに基づいてＣＡＭと
ＲＡＭの領域を反転させることをができ、データを重複
して格納することがなくなる。

【００２３】また、第１の本発明のメモリ回路において
は、第２の本発明のアドレス変換装置に適用して好適で
あり、すなわち、選択信号に基づき複数のビット線対を
それぞれ照合対象又は照合対象外に設定し、照合対象に
設定したビット線対に与えられた照合データが、照合対
象に設定したビット線対に対応するメモリセルに記憶さ
れたデータと合致する場合、この合致したメモリセルの
物理アドレスにより直接的又は間接的に定まるメモリセ
ルに記憶された全部又は一部のデータを出力することに
より、従来のＣＡＭとＲＡＭの双方の機能を有し、さら
に、選択信号に基づいてＣＡＭとＲＡＭの領域を反転さ
せることをができ、データを重複して格納することがな
くなる。

【００２４】

【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明によるメモリ回路及びアドレス変換装置
を、パケット単位での交換処理を双方向の通信回線に対
して行う装置に適用した第１の実施形態について、図面
を参照しながら詳述する。

【００２５】図１は、この第１の実施形態のアドレス変
換装置の構成を示すブロック図である。図１において、
この第１の実施形態形態のアドレス変換装置は、上りの
通信回線１Ｕ（論理チャネル番号を変換する前の通信回
線）及び７Ｕ（論理チャネル番号を変換した後の通信回
線）と、下りの通信回線１Ｄ（論理チャネル番号を変換
した後の通信回線）及び７Ｄ（論理チャネル番号を変換
する前の通信回線）と、論理チャネル番号出力回路２Ｕ
及び２Ｄと、論理チャネル番号更新回路５Ｕ及び５Ｄ
と、プロセッサインタフェース回路６と、メモリ回路１
００とを有する。

【００２６】ここで、メモリ回路１００は、本発明によ
るメモリ回路に対応する構成部分である。また、図１に
おいて、従来のアドレス変換装置の構成を示した図４と
同様な構成部分は同一符号で示し、その部分の説明は省
略する。したがって、以下、メモリ回路１００について
説明する。

【００２７】この第１の実施形態のメモリ回路１００
は、照合機能を備えたｍビット＊ｎワードの記憶素子
と、照合機能の実施時に一部のビットが照合対象から除
外されるようにする手段と、照合対象から除外されるビ
ットと照合対象となるビットを反転させる手段とを有
し、照合の結果、照合データと一致するデータが格納さ
れていたアドレスのデータを読み出す機能を備えてい
る。なお、以降「照合対象からの除外」ということを
「マスク」と称することもある。

【００２８】また、この第１の実施形態の場合、メモリ
回路１００は、論理チャネルの格納に必要なビット数の
２倍のビット幅を有し、照合対象のビット／照合対象外
のビットが当分に分割されているものとする。説明の便
宣上、照合対象／照合対象外の反転は、プロセッサイン
タフェース回路６から出力される選択信号に基づいて行
うものとし、選択信号が”Ｌ”レベルのときに照合対象
となる領域をＣＡＭ−Ａ、選択信号が”Ｈ”レベルのと
きに照合対象となる領域をＣＡＭ−Ｂと称する。

【００２９】なお、メモリ回路１００のビット数は論理
チャネルに必要なビット数の２倍より多くてもよいが、
その場合は、論理チャネルの格納に使用される以外のビ
ットが常に照合対象から除外されるようにする手段を備
えることが必要である。また、照合対象／照合対象外の
反転のためには他の手段を採っても構わない。

【００３０】上り側の通信回線１Ｕは、論理チャネル番
号更新回路５Ｕの第１のデータ入力端子と、論理チャネ
ル番号出力回路２Ｕとに接続される。論理チャネル番号
出力回路２Ｕの出力は、メモリ回路１００のＣＡＭ−Ａ
のデータ入力端子に接続され、ＣＡＭ−Ａのデータ出力
端子は下り側の論理チャネル番号更新回路５Ｄの第２の
データ入力端子に接続される。

【００３１】一方、下り側の通信回線１Ｄは、論理チャ
ネル番号更新回路５Ｄの第１のデータ入力端子と、論理
チャネル番号出力回路２Ｄとに接続される。論理チャネ
ル番号出力回路２Ｄの出力は、メモリ回路１００のＣＡ
Ｍ−Ｂのデータ入力端子に接続され、ＣＡＭ−Ｂのデー
タ出力端子は上り側の論理チャネル番号更新回路５Ｕの
第２のデータ入力端子に接続される。

【００３２】さらに、メモリ回路１００の詳細構成につ
いて、図５を参照しながら説明する。なお、以降、相補
の関係にある負論理の信号線を、符号末尾に「／」を付
与することにより表す。

【００３３】図５は、メモリ回路１００の１ビット＊１
ワードの回路図を示したものである。このメモリ回路１
００は、ＣＡＭセル１１０と、アドレス切替用ロジック
回路１２０と、マスク設定用ロジック回路１３０又は１
３０’と、書き込み回路１４０とを備えている。

【００３４】なお、図５では、センスアンプ等データの
読み出しに必要な回路は省略して記載されている。ま
た、図５では、便宣上、１ビット＊１ワードの構成で記
載されているが、実際は、ワード数分のＣＡＭセル１１
０がビット線対ＢＬ及びＢＬ／に、個々のＣＡＭセルが
並列となるように接続されており、アドレス切替用ロジ
ック回路１２０は全てのワードに同様に備えられてい
る。また、ワード数分のＣＡＭセル１１０と書き込み回
路１４０は、全てのビットに同様に備えられている。ま
た、マスク設定用ロジック回路１３０と１３０’は選択
信号ＭＳＫ＿ＳＥＬにより選択される信号が逆である以
外は共通な回路であり、ビット列の半数にはマスク設定
用ロジック回路１３０が、残りの半数にはマスク設定用
ロジック回路１３０’が設けられており、これらへ接続
される選択信号ＭＳＫ＿ＳＥＬと設定イネーブル信号Ｍ
ＳＫ＿ＥＮは全ビット共通である。

【００３５】ＣＡＭセル１１０は、互いに相補の関係に
ある信号を、記憶、照合および出力するものであり、９
個のＭＯＳ型ＦＥＴが５図に示すように接続された構成
を有するものである。

【００３６】ＰチャネルＭＯＳ型ＦＥＴ（以降、符号の
先頭に「Ｐ」を付して表し、名称は省略する）１８及び
Ｐ１９と、ＮチャネルＭＯＳ型ＦＥＴ（以降、符号の先
頭に「Ｎ」を付し、名称は省略する）１１及びＮ１２
は、Ｐ１８及びＮ１１の接続点とＰ１９及びＮ１２の接
続点とに与えられた、互いに相補の関係にある信号を保
持するものである。例えば、Ｐ１８及びＮ１１の接続点
に”Ｈ”レベルが、Ｐ１９及びＮ１２の接続点に”Ｌ”
レベルが与えられると、Ｐ１８及びＮ１２が開き（ここ
で「開く」とは、ＦＥＴのドレイン−ソース間が導通す
ることを意味し、以後同様に用いる）、Ｐ１９及びＮ１
１が閉じる（ここで、「閉じる」とは、ＦＥＴのドレイ
ン−ソース間が導通しないことを意味し、以後同様に用
いる）ので、与えられた論理レベルが保持されることに
なる。

【００３７】ここで、アドレス切替用ロジック１２０に
よりワード線ＷＬに”Ｈ”レベルが与えられた場合、Ｎ
１３及びＮ１４が開くので、ビット線ＢＬ及びＢＬ／に
信号が与えられていないときは、Ｐ１８及びＮ１１の接
続点とＰ１９及びＮ１２の接続点とに保持された論理レ
ベルがそれぞれ、ビット線ＢＬとＢＬ／とに与えられ
る。一方、ビット線ＢＬ及びＢＬ／に相補の関係にある
信号が与えられているときは、ビット線ＢＬとＢＬ／と
に与えられた論理レベルがそれぞれ、Ｐ１８及びＮ１１
の接続点とＰ１９及びＮ１２の接続点とに与えられて、
その論理レベルが保持される。

【００３８】また、ワード線ＷＬが”Ｌ”レベルの状態
で、ビット線ＢＬ及びＢＬ／に信号が与えられた場合、
ビット線ＢＬとＢＬ／とに与えられた論理レベルがそれ
ぞれ、Ｐ１８及びＮ１１の接続点とＰ１９及びＮ１２の
接続点とに保持された論理レベルと一致しないとき
は、”Ｈ”レベルのビット線ＢＬ又はＢＬ／に接続され
たＮ１５又はＮ１６が開き、Ｎ１５及びＮ１６の接続点
が”Ｈ”レベルになり、その結果Ｎ１７が開くので、マ
ッチ線ＭＬが”Ｌ”レベルになる。一方、ビット線ＢＬ
とＢＬ／とに与えられた論理レベルがそれぞれ、Ｐ１８
及びＮ１１の接続点とＰ１９及びＮ１２の接続点とに保
持された論理レベルと一致するときは、”Ｈ”レベルの
ビット線ＢＬ又はＢＬ／に接続されたＮ１５又はＮ１６
が閉じているので、予めＮ１５及びＮ１６の接続点が”
Ｌ”レベルで、マッチ線ＭＬが”Ｈ”レベルであれば、
Ｎ１７は閉じたままであり、マッチ線ＭＬも”Ｈ”レベ
ルのまま保持される。

【００３９】アドレス切替用ロジック回路１２０は、メ
モリ回路１００が実施する機能に応じてワード線ＷＬへ
の接続を切り替える回路である。アドレス指示信号ＡＤ
Ｒには、別に設けた、未使用アドレスを選択する手段が
接続されており、未使用アドレスの中の１ワードを選択
し、その１ワードのみのアドレス信号ＡＤＲが”Ｈ”レ
ベルに、残りのワードのアドレス信号ＡＤＲは”Ｌ”レ
ベルに設定される。

【００４０】イネーブル信号ＡＤＲ＿ＥＮが”Ｌ”レベ
ルのとき、選択素子（以降、符号の先頭に「Ｓ」を付
し、名称は省略する）２１によりワード線ＷＬは”Ｌ”
レベルに設定される。イネーブル信号ＡＤＲ＿ＥＮが”
Ｈ”レベルのときは、Ｓ２１によりＳ２２からの論理レ
ベルがワード線ＷＬに設定される。Ｓ２２では、選択信
号ＡＤＲ＿ＳＥＬにより、アドレス指示信号ＡＤＲと、
マッチ線ＭＬの値を格納したレジスタＲＧ２３の出力と
のいずれかが選択されてＳ２１に与えられる。

【００４１】マスク設定用ロジック回路１３０では、設
定イネーブル信号ＭＳＫ＿ＥＮが”Ｌ”レベルのとき、
Ｓ３１により信号線ＭＳＫ／が常に”Ｈ”レベルに設定
される。また、設定イネーブル信号ＭＳＫ＿ＥＮが”
Ｈ”レベルのときは、Ｓ３１によりＳ３２からの論理レ
ベルが信号線ＭＳＫ／に設定される。Ｓ３２では、プロ
セッサインタフェース回路６からの選択信号ＭＳＫ＿Ｓ
ＥＬが”Ｈ”レベルのとき”Ｌ”レベルが、選択信号Ｍ
ＳＫ＿ＳＥＬが”Ｌ”レベルのとき”Ｈ”レベルがＳ３
１に与えられる。

【００４２】マスク設定用ロジック回路１３０’も前記
マスク設定用ロジック回路１３０と同様である。しかし
ながら、マスク設定用ロジック回路１３０’では、Ｓ３
２’が、プロセッサインタフェース回路６からの選択信
号ＭＳＫ＿ＳＥＬが”Ｈ”レベルのとき”Ｈ”レベル
を、選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルのとき”
Ｌ”レベルをＳ３１’に与えるものである。

【００４３】書き込み回路１４０では、信号線ＭＳＫ／
が”Ｌ”レベルのとき、ＮＡＮＤ素子（以降、符号の先
頭に「ＮＤ」を付し、名称は省略する）４５及びＮＤ４
６が”Ｈ”レベルを出力し、インバータ（以降、符号の
先頭に「ＩＶ」を付し、名称は省略する）４３及びＩＶ
４４が”Ｌ”レベルを出力してトランスファゲート（以
降、符号の先頭に「ＴＧ」を付し、名称は省略する）４
１及びＴＧ４２に与える。一方、信号線ＭＳＫが”Ｈ”
レベルのときは、データ入力端子ＤＩＮに与えられた論
理レベルを、ＮＤ４５及びＮＤ４６とＩＶ４３及びＩＶ
４４とを介して、ＴＧ４１及びＴＧ４２に与える。

【００４４】また、書き込み回路１４０では、書き込み
信号ＷＥが”Ｈ”レベルのとき、ＴＧ４１及びＴＧ４２
により、ＩＶ４３及びＩＶ４４からの論理レベルがビッ
ト線ＢＬ及びＢＬ／に設定される。一方、書き込み信号
ＷＥが”Ｌ”レベルのときは、ビット線ＢＬ及びＢＬ／
の設定は行われない。

【００４５】以上が、この第１の実施形態の構成ついて
の説明である。そこで、次に、以上のような構成を有す
るアドレス変換装置の動作について、図１を参照しなが
ら説明する。

【００４６】メモリ回路１００への論理チャネル番号の
登録・削除は、プロセッサインタフェース回路６よりプ
ロセッサバス１５を介して指示される。

【００４７】プロセッサインタフェース回路６は、プロ
セッサバス１６より入力される論理チャネル番号の登録
要求に応じて、対応する２つの論理チャネル番号をメモ
リ回路１００の未使用アドレスのひとつに書き込む。メ
モリ回路１００のアドレスの使用状況の管理と、登録先
の未使用アドレスの選択を行う手段は、メモリ回路１０
０にあっても、プロセッサインタフェース回路６にあっ
ても構わない。

【００４８】また、プロセッサインタフェース回路６
は、プロセッサバス１５より入力される論理チャネル番
号の削除要求に応じて、指定された論理チャネル番号が
登録されていたアドレスを未使用アドレスとする。

【００４９】通信回線（上り）の論理チャネル番号の更
新を行う場合、プロセッサインタフェース回路６はＭＳ
Ｋ＿ＳＥＬを”Ｌ”レベルにする。

【００５０】上り側の論理チャネル番号出力回路２Ｕ
は、通信回線（上り）１Ｕ上のパケットより、パケット
に付与された論理チャネル番号を抽出し、メモリ回路１
００のＣＡＭ−Ａの入力端子に入力する。メモリ回路１
００は抽出された論理チャネル番号を用いて照合動作を
実行する。このとき、ＣＡＭ−Ｂに格納されたデータは
照合の対象外となっている。

【００５１】ＣＡＭ−Ａのあるアドレスに、抽出された
論理チャネル番号と同一のデータが格納されていれば、
ＣＡＭ−Ｂの同一アドレスからのデータの読み出しが可
能になる。ＣＡＭ−Ｂの前記アドレスには更新される論
理チャネル番号が格納されており、論理チャネル番号は
ＣＡＭ−Ｂの出力端子より読み出されて論理チャネル番
号更新回路５Ｕに入力される。論理チャネル番号更新回
路５Ｕは、入力された論理チャネル番号を通信回線（上
り）１Ｕより入力されたパケットに付与して、通信回線
（上り）７Ｕに出力する。

【００５２】通信回線（下り）の論理チャネル番号の更
新を行う場合、プロセッサインタフェース回路６はＭＳ
Ｋ＿ＳＥＬを”Ｈ”レベルにする。

【００５３】下り側の論理チャネル番号出力回路２Ｄ
は、通信回線（下り）１Ｄ上のパケットより、パケット
に付与された論理チャネル番号を抽出し、メモリ回路１
００のＣＡＭ−Ｂの入力端子に入力する。メモリ回路１
００は抽出された論理チャネル番号を用いて照合動作を
実行する。このとき、ＣＡＭ−Ａの入力端子には上り側
の論理チャネル番号出力回路２Ｕの出力信号が入力され
ているが、ＣＡＭ−Ａに格納されたデータは照合の対象
外となっている。

【００５４】ＣＡＭ−Ｂのあるアドレスに、抽出された
論理チャネル番号と同一のデータが格納されていれば、
ＣＡＭ−Ａの同一アドレスからのデータの読み出しが可
能になる。ＣＡＭ−Ａの前記アドレスには更新される論
理チャネル番号が格納されており、論理チャネル番号は
ＣＡＭ−Ａの出力端子より読み出されて論理チャネル番
号更新回路５Ｄに入力される。論理チャネル番号更新回
路５Ｄは入力された論理チャネル番号を通信回線（下
り）１Ｄより入力されたパケットに付与して、通信回線
（下り）７Ｄに出力する。

【００５５】さらに、この第１の実施形態のメモリ回路
１００の詳細動作について、図５を参照しながら説明す
る。

【００５６】（Ａ−ａ）ＣＡＭセル１１０への書き込み ＣＡＭセル１１０への書き込み動作を説明する。この動
作は、メモリ回路１００へデータ（対応する２つの論理
チャネル番号）を登録するときに発生する。

【００５７】書き込み時は、書き込み信号ＷＥを”Ｈ”
レベルに、設定イネーブル信号ＭＳＫ＿ＥＮを”Ｌ”レ
ベルにする。そのため全ビットの信号線ＭＳＫ／は”
Ｈ”レベルになり、データ入力端子に入力されたデータ
とその反転信号がビット線対ＢＬ及びＢＬ／に印加され
る。

【００５８】このとき、未使用アドレスのうち１アドレ
スがあらかじめ選択され、該当アドレスのみアドレス指
示信号ＡＤＲが”Ｈ”レベルになっている。イネーブル
信号ＡＤＲ＿ＥＮは”Ｈ”レベルに、選択信号ＡＤＲ＿
ＳＥＬは、アドレス指示信号ＡＤＲを選択するように設
定されており、当該アドレスのみワード線ＷＬが”Ｈ”
レベルとなるので、当該アドレスのＣＡＭセルへの書き
込みが行われる。

【００５９】書き込み動作が完了した後、書き込み信号
ＷＥは再び、”Ｌ”レベルに設定される。

【００６０】（Ａ−ｂ）照合動作 ビット列の照合動作について説明する。照合動作は、以
下の手順により行われる。なお、ここでは選択信号ＭＳ
Ｋ＿ＳＥＬは”Ｌ”レベルに設定されているものとす
る。

【００６１】手順１：初期状態は、照合されるデータに
一致するデータがメモリ回路１００に既に書き込まれて
いて、イネーブル信号ＡＤＲ＿ＥＮを”Ｌ”レベルにす
ることによりワード線ＷＬは”Ｌ”レベルに設定され、
また、書き込み信号ＷＥは”Ｌ”に設定され、イネーブ
ル信号ＭＳＫ＿ＥＮは”Ｈ”レベルに設定されている。

【００６２】手順２：ビット線ＢＬ及びＢＬ／をディス
チャージ（”Ｌ”レベルに）する。

【００６３】手順３：マッチ線ＭＬをプリチャージ（”
Ｈ”レベルに）する。

【００６４】手順４：データ入力ＤＩＮに照合するめの
照合データを入力する。

【００６５】手順５：書き込み信号ＷＥを”Ｌ”から”
Ｈ”に遷移させる。

【００６６】このとき、マスク設定用ロジック回路１３
０を備えるビットではＭＳＫ／は”Ｈ”レベルになるの
で、照合データの情報がビット線ＢＬ及びＢＬ／に伝わ
る。照合データと不一致の情報を持つＣＡＭセルは、Ｎ
１７が開き、マッチ線が”Ｌ”レベルに引き落とされ
る。また、照合データと一致した情報を持つＣＡＭセル
は、Ｎ１７が閉じたままで、他のビット列により、マッ
チ線が引き落とされない限り、マッチ線ＭＬは、”Ｈ”
レベルを保つ。故に、照合動作後のマッチ線ＭＬのレベ
ルにより照合結果が判定する。

【００６７】一方、マスク選択回路１３０’を備えるビ
ットではＭＳＫ／は”Ｌ”レベルになるので、ビット線
ＢＬ及びＢＬ／は”Ｌ”レベルに固定されたままであ
る。照合データと不一致した情報を持つＣＡＭセルも、
また、照合データと一致した情報を持つＣＡＭセルも、
それぞれのＮ１７は閉じたままで、このビット列によ
り、マッチ線ＭＬを引き落とすことはない。すなわち、
このビット列は照合対象から除外されるようになってい
る。

【００６８】（Ａ−ｃ）読み出し動作 照合動作終了後、照合データと一致したデータを持つア
ドレスからデータを読み出す動作を説明する。この動作
は、メモリ回路１００から、照合データに対応するデー
タ列（新しい論理チャネル番号）を取り出すときに発生
する。

【００６９】照合動作終了後、照合データと一致したデ
ータを持つアドレスのみマッチ線ＭＬは”Ｈ”レベルを
保っている。

【００７０】読み出し時、センスアンプ回路の動作の際
にビット線対ＢＬ及びＢＬ／は共に一旦プリチャー
ジ（”Ｈ”レベルに）され、その結果マッチ線ＭＬは”
Ｌ”レベルとなるので、その前にマッチ線ＭＬの値をア
ドレス切替用ロジック回路１２０のレジスタに格納す
る。

【００７１】次に、イネーブル信号ＡＤＲ＿ＥＮと選択
信号ＡＤＲ＿ＳＥＬにより前記レジスタの出力をワード
線ＷＬに接続する。照合データと一致したデータを持つ
アドレスのみＣＡＭセル１１０のＮ１３およびＮ１４が
開くので、当該アドレスのデータがビット線対ＢＬ及び
ＢＬ／に伝わり、センスアンプ回路を経由して出力され
る。

【００７２】このように、選択信号ＭＳＫ＿ＳＥＬが”
Ｌ”レベルに設定されているとき、マスク選択回路１３
０を備えるビット列は図１におけるＣＡＭ＿Ａとして、
マスク選択回路１３０’を備えるビット列は図１におけ
るＣＡＭ＿Ｂとして機能する。逆に、選択信号ＭＳＫ＿
ＳＥＬが”Ｈ”レベルに設定されているとき、マスク選
択回路１３０を備えるビット列は図１におけるＣＡＭ＿
Ｂとして、マスク選択回路１３０’を備えるビット列は
図１におけるＣＡＭ＿Ａとして機能する。

【００７３】以上のように、この第１の実施形態によれ
ば、メモリ回路において、（１）選択信号に基づき、照
合対象から除外されるビットと照合対象となるビットと
を設定するマスク設定用ロジック回路と、（２）照合の
結果、照合データと一致するデータが格納されたアドレ
スと同一アドレスにおいて、照合対象から除外されたビ
ットに格納されたデータを出力させるアドレス切替用ロ
ジック回路とを設けるので、従来のＣＡＭとＲＡＭの双
方の機能を有し、さらに、上り回線のアドレス変換を行
う場合と下り回線のアドレス変換を行う場合とに基づい
てＣＡＭとＲＡＭの領域を反転させることをができ、デ
ータを重複して格納することがなくなる。

【００７４】また、この第１の実施形態によれば、図４
に示した従来技術による構成例と比較して、上り・下り
にそれぞれ配置されていたＣＡＭおよびＲＡＭをひとつ
のメモリ回路で代用することができ、回路規模の減少に
よる消費電力の低減・集積度の向上という効果が得られ
る。

【００７５】さらに、この第１の実施形態によれば、図
２に示した従来技術による構成例と比較しても、ＣＡＭ
およびＲＡＭをひとつのメモリ回路で代用することがで
き、集積度の向上という効果が得られる。

【００７６】（Ｂ）第２の実施形態 以下、本発明によるメモリ回路及びアドレス変換装置
を、パケット単位での交換処理を双方向の通信回線に対
して行う装置に適用した第２の実施形態について、図面
を参照しながら詳述する。

【００７７】前記第１の実施形態では、メモリ回路のビ
ット幅はある論理チャネルの格納に必要なビット数の２
倍であり、照合対象のビット／照合対象外のビットは固
定的に設定されている場合について説明した。

【００７８】しかしながら、論理チャネルの格納に必要
なビット数は通信システムによって異なるため、メモリ
回路を集積回路もしくは集積回路用のマクロセルとして
提供する場合、前記第１の実施形態のメモリ回路ではそ
れぞれの通信システムに応じて設計しなければならず、
その結果、装置開発のコスト面で好ましくない。

【００７９】この第２の実施形態では、論理チャネルの
格納に必要なビット数が異なる複数の通信システムに対
応して使用できるメモリ回路を用いている。

【００８０】図６は、この第２の実施形態のアドレス変
換装置の構成を示すブロック図である。図６において、
この第２の実施形態形態のアドレス変換装置は、上りの
通信回線１Ｕ及び７Ｕと、下りの通信回線１Ｄ及び７Ｄ
と、論理チャネル番号出力回路２Ｕ及び２Ｄと、論理チ
ャネル番号更新回路５Ｕ及び５Ｄと、プロセッサインタ
フェース回路６と、メモリ回路１００とを有する。

【００８１】ここで、メモリ回路１００は、本発明によ
るメモリ回路に対応する構成部分である。また、図６に
おいて、前記第１の実施形態におけるアドレス変換装置
の構成を示した図１と同様の構成部分は同一符号で示し
ている。しかしながら、この第２の実施形態では、上述
したようにメモリ回路１００が、前記第１の実施形態と
は若干異なっている。したがって、以降、この第２の実
施形態のメモリ回路１００について説明する。

【００８２】この第２の実施形態のメモリ回路１００
は、照合機能を備えたｍビット＊ｎワードの記憶素子
と、照合機能の実施時に一部のビットが照合対象から除
外されるようにする手段と、照合対象から除外されるビ
ットを（１）常に除外されるビット（２）選択信号が”
Ｌ”レベルのときに除外されるビット（３）選択信号
が”Ｈ”レベルのときに除外されるビットの３通りに設
定する手段とを有し、照合の結果、照合データと一致す
るデータが格納されていたアドレスのデータを読み出す
機能を有する。なお、以降、照合対象となるか照合対象
から除外されるかを”１”、”０”で表したデータ列を
「マスクパターン」と称する。

【００８３】また、この第２の実施形態の場合、メモリ
回路１００は、論理チャネルの格納に必要なビット数の
２倍以上のビット幅を有し、論理チャネルの格納に使用
しないビットは常に照合対象から除外されるように設定
されており、残りのビットは選択信号が”Ｌ”レベルの
ときに照合対象外となるビットと、選択信号が”Ｈ”レ
ベルのときに照合対象外となるビットとに当分されてい
るものとする。説明の便宣上、選択信号が”Ｌ”レベル
のときに照合対象となる領域をＣＡＭ−Ａ、選択信号
が”Ｈ”レベルのときに照合対象となる領域をＣＡＭ−
Ｂと称する。

【００８４】さらに、この第２の実施形態のメモリ回路
１００の詳細構成について、図７を参照しながら説明す
る。

【００８５】図７は、メモリ回路１００の１ビット＊１
ワードの回路図を示したものである。このメモリ回路１
００は、ＣＡＭセル１１０と、アドレス切替用ロジック
回路１２０と、マスク設定用ロジック回路１３１と、書
き込み回路１４０と、マスク設定用レジスタ回路１５０
及び１５１とを備えている。

【００８６】ここで、図７において、前記第１の実施形
態のメモリ回路の構成を示した図５と同様の構成部分は
同一符号で示し、その部分の説明は省略する。したがっ
て、以下、マスク設定用ロジック回路１３１とマスク設
定用レジスタ回路１５０及び１５１とについて説明す
る。

【００８７】なお、図７では、センスアンプ等データの
読み出しに必要な回路は省略して記載されている。ま
た、図７では、便宣上、１ビット＊１ワードの構成で記
載されているが、実際は、ワード数分のＣＡＭセル１１
０、がビット線対ＢＬ及びＢＬ／に、個々のＣＡＭセル
が並列となるように接続されており、アドレス切替用ロ
ジック回路１２０は全てのワードに同様に備えられてい
る。また、ワード数分のＣＡＭセル１１０と書き込み回
路１４０とマスク設定用ロジック回路１３１とマスク設
定用レジスタ回路１５０及び１５１とは、全てのビット
に同様に備えられている。

【００８８】マスク設定用レジスタ回路１５０及び１５
１は、データを保持するレジスタ回路であり、６個のＭ
ＯＳ型ＦＥＴが図７に示すように接続された構成を有す
るものである。なお、図が繁雑になるためマスク設定用
レジスタ回路１５１の詳細構成は省略しているが、マス
ク設定用レジスタ回路１５０と同様の構成を有するもの
である。したがって、以降、マスク設定用レジスタ回路
１５０の詳細構成について説明し、マスク設定用レジス
タ回路１５１については説明を省略する。

【００８９】Ｐ５５及びＰ５６とＮ５１及びＮ５２は、
Ｐ５５及びＮ５１の接続点とＰ５６及びＮ５２の接続点
とに与えられた、互いに相補の関係にある信号を保持す
るものである。例えば、Ｐ５５及びＮ５１の接続点に”
Ｈ”レベルが、Ｐ５６及びＮ５２の接続点に”Ｌ”レベ
ルが与えられると、Ｐ５５及びＮ５２が開き、Ｐ５６及
びＮ５１が閉じるので、与えられた論理レベルが保持さ
れることになる。

【００９０】ここで、ワード線ＷＬ２に”Ｈ”レベルが
与えられた場合、Ｎ５３及びＮ５４が開くので、ビット
線ＢＬ及びＢＬ／に信号が与えられていないときは、Ｐ
５５及びＮ５１の接続点とＰ５６及びＮ５２の接続点と
に保持された論理レベルがそれぞれ、ビット線ＢＬとＢ
Ｌ／とに与えられる。一方、ビット線ＢＬ及びＢＬ／に
相補の関係にある信号が与えられているときは、ビット
線ＢＬとＢＬ／とに与えられた論理レベルがそれぞれ、
Ｐ５５及びＮ５１の接続点とＰ５６及びＮ５２の接続点
とに与えられて、その論理レベルを保持する。

【００９１】なお、図７では、上述したように、マスク
設定用レジスタ回路１５０及び１５１に、素子数の少な
いＳＲＡＭを用いて形成したものを示したが、相補の出
力を持つレジスタであれば、ラッチ回路、フリップフロ
ップ回路でも形成できる。また、図６では、メモリ回路
１００の入力端子を削減するために、マスクパターンの
入力とデータの入力が同じ入力端子から行えるようにな
っているが、マスクパターンとデータの入力のために独
立した入力端子を設けてもよい。

【００９２】マスク設定用レジスタ回路１５０に保持さ
れているデータは相補の出力線Ｑ及びＱ／により、マス
ク設定用レジスタ回路１５１に保持されているデータ
は、出力線Ｑにより、マスク設定用ロジック回路１３１
に保持情報が伝わるようにしている。

【００９３】マスク設定用ロジック回路１３１では、設
定イネーブル信号ＭＳＫ＿ＥＮが”Ｌ”レベルのとき、
Ｓ３３により信号線ＭＳＫ／が常に”Ｈ”レベルに設定
される。また、設定イネーブル信号ＭＳＫ＿ＥＮが”
Ｈ”レベルのときは、Ｓ３３によりＮＯＲ素子（以降、
符号の先頭に「ＮＲ」を付し、名称は省略する）３５か
らの論理レベルが信号線ＭＳＫ／に設定される。ＮＲ３
５では、Ｓ３４からの論理とマスク設定用レジスタ１５
１からの論理とを反転論理和したものがＳ３３に与えら
れる。また、Ｓ３４では、プロセッサインタフェース回
路６からの選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルのと
きマスク設定用レジスタ回路１５０の保持データ出力Ｑ
が、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルのときマス
ク設定用レジスタ回路１５０の保持データ出力Ｑ／がＮ
Ｒ３５に与えられる。なお、マスク設定用ロジック回路
１３１は、同様の論理動作が行えれば他の回路構成をと
っても構わない。

【００９４】さらにまた、図８は、図７におけるマスク
設定用ロジック回路１３１を、マスク設定用ロジック回
路１３２に置き換えた構成を有する、この第２の実施形
態のメモリ回路１００の第２の詳細構成を示すものであ
る。したがって、マスク設定用ロジック回路１３２以外
の他の構成部分は図７と同様であり、説明は省略する。

【００９５】マスク設定用ロジック回路１３２では、設
定イネーブル信号ＭＳＫ＿ＥＮの論理とＳ３６からの論
理とを反転論理積したものが、ＮＤ３７によりＭＳＫ／
に設定される。Ｓ３６では、プロセッサインタフェース
回路６からの選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルの
とき、マスク設定用レジスタ回路５０からの保持データ
出力ＱがＮＤ３７に与えられ、選択信号ＭＳＫ＿ＳＥＬ
が”Ｈ”レベルのとき、マスク設定用レジスタ回路５１
からの保持データ出力ＱがＮＤ３７に与えられる。な
お、マスク設定用ロジック回路１３２は、同様の論理動
作が行えれば他の回路構成をとっても構わない。

【００９６】以上が、この第２の実施形態の構成ついて
の説明である。そこで、以上のような構成を有するアド
レス変換装置の動作についてであるが、前記第１の実施
形態と同様であるので、説明を説明する。したがって、
次に、この第２の実施形態のメモリ回路１００の詳細動
作について、図７および図８を参照しながら説明する。

【００９７】（Ｂ−ａ）マスクパターンの設定 まず、図７の構成のメモリ回路１００について、図面を
参照しながら説明する。

【００９８】図７の１ビット列を、選択信号ＭＳＫ＿Ｓ
ＥＬが”Ｌ”レベルの時に照合対象から除外されるよう
にするためには、マスク設定用レジスタ回路１５０の出
力Ｑが”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるよ
うにマスク設定用レジスタ回路１５０にデータを書き込
む。また、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルの時
に照合対象から除外されるようにするためには、マスク
設定用レジスタ回路１５０の出力Ｑが”Ｌ”レベル、出
力Ｑ／が”Ｈ”レベルになるようにマスク設定用レジス
タ回路１５０にデータを書き込む。このデータの書き込
みは、書き込み信号ＷＥを”Ｈ”レベルに設定し、”
Ｈ”を書き込むビットは書き込み回路１４０のデータ入
力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込むビットは
書き込み回路１４０のデータ入力ＤＩＮを”Ｌ”レベル
にして、マスク設定用レジスタ回路１５０のワード線Ｗ
Ｌ２を”Ｈ”レベルにする。書き込み動作が完了した
後、ワード線ＷＬ２は”Ｌ”レベルにする。

【００９９】同様に、常に照合対象から除外されるよう
にするためには、マスク設定用レジスタ回路１５１の出
力Ｑが”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるよ
うにマスク設定用レジスタ回路にデータを書き込む。こ
のデータの書き込みは、書き込み信号ＷＥを”Ｈ”レベ
ルに設定し、”Ｈ”を書き込むビットは書き込み回路４
０のデータ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き
込むビットは書き込み回路４０のデータ入力ＤＩＮを”
Ｌ”レベルにして、マスク設定用レジスタ回路１５１の
ワード線ＷＬ３を”Ｈ”レベルにする。書き込み動作が
完了した後、ワード線ＷＬ３は”Ｌ”レベルにする。

【０１００】次に、図８の構成のメモリ回路１００につ
いて、図面を参照しながら説明する。

【０１０１】図５の１ビット列を、選択信号ＭＳＫ＿Ｓ
ＥＬが”Ｌ”レベルの時に照合対象から除外されるため
には、マスク設定用レジスタ回路の出力Ｑが”Ｈ”レベ
ル、出力Ｑ／が”Ｌ”レベルになるようにマスク設定用
レジスタ回路にデータを書き込む。このデータの書き込
みは、書き込み信号ＷＥを”Ｈ”レベルに、”Ｈ”を書
き込むビットは書き込み回路４０のデータ入力ＤＩＮ
を”Ｈ”レベルに、”Ｌ”を書き込むビットは書き込み
回路４０のデータ入力ＤＩＮを”Ｌ”レベルにして、マ
スク設定用レジスタ回路のワード線ＷＬ２を”Ｈ”レベ
ルにする。書き込み動作が完了した後、ワード線ＷＬ２
は”Ｌ”レベルにする。

【０１０２】同様に、１ビット列を、選択信号ＭＳＫ＿
ＳＥＬが”Ｈ”レベルの時に照合対象から除外されるよ
うにするためには、マスタ設定用レジスタ回路の出力Ｑ
が”Ｈ”レベル、出力Ｑ／が”Ｌ”レベルになるように
マスク設定用レジスタ回路にデータを書き込む。このデ
ータの書き込みは、書き込み信号ＷＥを”Ｈ”レベルに
設定し、”Ｈ”を書き込むビットは書き込み回路１４０
のデータ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込
むビットは書き込み回路１４０のデータ入力ＤＩＮを”
Ｌ”レベルにして、マスク設定用レジスタ回路１５１の
ワード線ＷＬ３を”Ｈ”レベルにする。書き込み動作が
完了した後、ワード線ＷＬ３は”Ｌ”レベルにする。

【０１０３】ここで、マスク設定用レジスタ回路１５０
及び１５１の双方の出力Ｑが”Ｈ”レベルになるように
書き込まれたビット列は、常に照合対象から除外され
る。

【０１０４】（Ｂ−ｂ）ＣＡＭセルへの書き込み ＣＡＭセルへの書き込み動作は、図７及び図８のメモリ
回路１００の双方とも、前記第１の実施形態と同様であ
るので説明を省略する。

【０１０５】（Ｂ−ｃ）照合動作 図７及び図８のメモリ回路１００のビット列の照合動作
について説明する。照合動作は、以下の手順により行わ
れる。

【０１０６】手順１：初期状態は、照合されるデータに
一致するデータがメモリ回路に既に書き込まれていて、
イネーブル信号ＡＤＲ＿ＥＮを”Ｌ”レベルにすること
によりワード線ＷＬは”Ｌ”レベルに設定され、また、
書き込み信号ＷＥは”Ｌ”レベルに設定され、イネーブ
ル信号ＭＳＫ＿ＥＮは”Ｌ”レベルに設定されている。

【０１０７】手順２：ビット線ＢＬ及びＢＬ／をディス
チャージ（”Ｌ”レベルに）する。

【０１０８】手順３：マッチ線ＭＬをプリチャージ（”
Ｈ”レベルに）する。

【０１０９】手順４：データ入力ＤＩＮに照合するため
の照合データを入力する。

【０１１０】手順５：書き込み信号ＷＥを”Ｌ”から”
Ｈ”に遷移させる。

【０１１１】このとき、ＭＳＫ／が”Ｈ”レベルになっ
ているビットでは、照合データの情報がビット線ＢＬ及
びＢＬ／に伝わる。照合データと不一致の情報を持つＣ
ＡＭセルは、Ｎ１７が開き、マッチ線が”Ｌ”レベルに
引き落とされる。また、照合データと一致した情報を持
つＣＡＭセルは、Ｎ１７が閉じたままで、他のビット列
により、マッチ線が引き落とされない限り、マッチ線Ｍ
Ｌは”Ｈ”レベルを保つ。すなわち、このビット列は照
合対象となっている。

【０１１２】逆に、ＭＳＫ／が”Ｌ”レベルになってい
るビットでは、ビット線ＢＬ及びＢＬ／は”Ｌ”レベル
に固定されたままである。照合データと不一致した情報
をもるＣＡＭセルも、また、照合データと一致した情報
を持つＣＡＭセルも、それぞれのＮ１７は閉じたまま
で、このビット列より、マッチ線ＭＬを引き落とすこと
はない。すなわち、このビット列は照合対象から除外さ
れるようになっている。

【０１１３】以降、図７のメモリ回路の場合について説
明する。

【０１１４】選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルに
設定されているとき、マスク設定用レジスタ回路１５０
及び１５１の出力Ｑが共に”Ｌ”レベルであるビットは
ＭＳＫ／が”Ｈ”レベルになるので、照合対象となる。
一方、マスク設定用レジスタ回路１５０及び１５１の出
力Ｑのいずれかが”Ｈ”レベルであるビットは、ＭＳＫ
／が”Ｌ”レベルになるので、照合対象から除外され
る。

【０１１５】選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レベルに
設定されているとき、マスク設定用レジスタ回路１５０
の出力Ｑが”Ｈ”レベル（出力Ｑ／が”Ｌ”レベル）で
あり、レジスタ回路１５１の出力Ｑが”Ｌ”レベルであ
るビットは、ＭＳＫ／が”Ｈ”レベルになるので、照合
対象となる。一方、マスク設定用レジスタ回路１５０の
出力Ｑが”Ｌ”レベル（出力Ｑ／が”Ｈ”レベル）であ
るか、レジスタ回路１５１の出力Ｑが”Ｈ”レベルであ
るビットは、ＭＳＫ／が”Ｌ”レベルになるので、照合
対象から除外される。

【０１１６】したがって、マスク設定用レジスタ回路１
５１の出力Ｑが”Ｈ”レベルであるビットは常に照合対
象から除外される。

【０１１７】以降、図８のメモリ回路の場合について説
明する。

【０１１８】選択信号ＭＳＫ＿ＳＥＬが”Ｌ”レベルに
設定されているとき、マスク設定用レジスタ回路１５０
の出力Ｑが”Ｌ”レベルであるビットでは、ＭＳＫ／
が”Ｈ”レベルになるので、照合対象となる。一方、マ
スク設定用レジスタ回路５０の出力Ｑが”Ｈ”レベルで
あるビットでは、ＭＳＫ／が”Ｌ”レベルになるので、
照合対象から除外される。

【０１１９】逆に、選択信号ＭＳＫ＿ＳＥＬが”Ｈ”レ
ベルに設定されているとき、マスク設定用レジスタ回路
１５１の出力Ｑが”Ｌ”レベルであるビットでは、ＭＳ
Ｋ／は”Ｈ”レベルになるので、照合対象となる。一
方、マスク設定用レジスタ回路１５１の出力Ｑが”Ｈ”
レベルであるビットでは、ＭＳＫ／が”Ｌ”レベルにな
るので、照合対象から除外される。

【０１２０】したがって、マスク設定用レジスタ回路１
５０及び１５１の双方の出力Ｑが”Ｈ”レベルであるビ
ットは常に照合対象から除外される。

【０１２１】（Ｂ−ｄ）読み出し動作 照合動作終了後、照合データと一致したデータを持つア
ドレスからデータを読み出す動作は、前記第１の実施形
態と同様であるので説明を省略する。

【０１２２】このように、図７のメモリ回路の場合、マ
スク設定用レジスタ回路１５１に”Ｈ”が書き込まれた
ビット列は、図６におけるＣＡＭ＿Ｃとして、マスク設
定用レジスタ回路１５０に”Ｌ”が書き込まれたビット
列は図６におけるＣＡＭ＿Ａとして、マスク設定用レジ
スタ回路１５０に”Ｈ”が書き込まれたビット列は図６
におけるＣＡＭ＿Ｂとして、それぞれ機能する。

【０１２３】また、図８のメモリ回路の場合、マスク設
定用レジスタ回路１５０及び１５１の双方に”Ｈ”が書
き込まれたビット列は図６におけるＣＡＭ＿Ｃとして、
マスク設定用レジスタ回路１５１に”Ｌ”が書き込まれ
たビット列は図６におけるＣＡＭ＿Ａとして、マスク設
定用レジスタ回路５０に”Ｈ”が書き込まれたビット列
は図６におけるＣＡＭ＿Ｂとして、それぞれ機能する。

【０１２４】以上のように、この第２の実施形態によれ
ば、メモリ回路において、（１）常に照合対象から除外
されるビットと、選択信号が一方の論理レベルのときに
照合対象から除外されるビットと、選択信号が他方の論
理レベルのときに照合対象から除外されるビットとを示
したマスクパターンを格納するマスク設定用レジスタ回
路と、（２）このマスクパターンと選択信号とに基づい
て、照合対象から除外されるビットと照合対象となるビ
ットとを設定するマスク設定用ロジック回路と、（３）
照合の結果、照合データと一致するデータが格納された
アドレスと同一アドレスの照合対象から除外されたビッ
トに格納されたデータを出力させるアドレス切替用ロジ
ック回路とを設けるので、前記第１の実施形態と同様の
機能と効果が得られる。

【０１２５】また、この第２の実施形態によれば、扱え
る論理チャネルのビット数が可変であるため、複数の通
信システムに対応して使用でき、装置のコストを低減す
ることができる。

【０１２６】（Ｃ）第３の実施形態 以下、本発明によるメモリ回路及びアドレス変換装置
を、パケット単位での交換処理を双方向の通信回線に対
して行う装置に適用した第３の実施形態について、図面
を参照しながら詳述する。

【０１２７】一般的にＣＡＭは、従来技術として示した
アドレス変換装置のように、照合データに一致するデー
タが格納されているアドレスを出力し、そのアドレスを
別途設けたＲＡＭに入力することにより、照合データに
対応するデータへのアクセスを可能にするために使用さ
れる。

【０１２８】したがって、通常のアドレス変換装置で
は、ＲＡＭはデータ（論理チャネル番号）の読み出しの
みに使用されるが、ＣＡＭとＲＡＭを使用する装置の中
には、ＲＡＭに他のデータの書き込みを行う装置もあ
る。

【０１２９】前記第１及び第２の実施形態のメモリ回路
は、照合動作の後にデータの書き込みを行うと、照合に
使用されたデータ（ＣＡＭ側のデータ）に上書きされる
可能性があるため、上述のような装置には好ましくな
い。

【０１３０】この第３の実施形態では、ＣＡＭとＲＡＭ
を使用する装置におけるＣＡＭとＲＡＭに代替して使用
できるメモリ回路であり、前記第２の実施形態のアドレ
ス変換装置にも、ＲＡＭ側（照合の対象外となるビット
列）に他のデータの書き込みを行う装置にも汎用的に使
用できるメモリ回路を用いている。

【０１３１】図示は省略するが、この第３の実施形態の
アドレス変換装置も、前記第１及び第２の実施形態と同
様の構成を有する。しかしながら、この第３の実施形態
では、上述したようにメモリ回路が、前記第１及び第２
の実施形態とは若干異なっている。したがって、以降、
この異なる部分について説明する。

【０１３２】この第３の実施形態のメモリ回路は、照合
機能を備えたｍビット＊ｎワードの記憶素子のうち、ａ
ビット＊ｎワードがＣＡＭとして、（ｍ−ａ）ビット＊
ｎワードがＲＡＭとして、分割して機能するように設定
する手段と、前記の設定を反転させる手段とを有する。
なお、「分割して機能する」とは、（１）照合機能の実
施時に、ＲＡＭとして機能する側のデータは照合対象か
ら除外されること、（２）照合の結果、ＣＡＭとして機
能する側のあるアドレスに、照合データに一致するデー
タが格納されていた場合、ＲＡＭとして機能する側の当
該アドレスに対して、データの書き込みおよびデータの
読み出しが行えること、（３）前記のデータの書き込み
の際、ＣＡＭとして機能する側に格納されているデータ
は保持されることである。

【０１３３】さらに、この第３の実施形態のメモリ回路
の詳細構成について、図９を参照しながら説明する。

【０１３４】図９は、このメモリ回路の１ビット＊１ワ
ードの回路図を示したものである。このメモリ回路は、
ＣＡＭセル１１０と、アドレス切替用ロジック回路１２
０と、書き込み回路１４０と、ＣＡＭ／ＲＡＭ設定用レ
ジスタ回路１６０と、ＣＡＭ／ＲＡＭ設定用ロジック回
路１７０とを備えている。

【０１３５】ここで、図９において、前記第１の実施形
態のメモリ回路の構成を示した図５と同様の構成部分は
同一符号で示し、その部分の説明は省略する。したがっ
て、以下、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０と
ＣＡＭ／ＲＡＭ設定用ロジック回路１７０とについて説
明する。

【０１３６】なお、図９では、センスアンプ等、データ
の読み出しに必要な回路は省略して記載されている。ま
た、図６では、便宣上、１ビット＊１ワードの構成で記
載されているが、実際は、ワード数分のＣＡＭセル１１
０、ビット線対ＢＬ及びＢＬ／に、個々のＣＡＭセル１
１０が並列となるように接続されており、アドレス切替
用ロジック回路１２０は全てのワードに同様に備えられ
ている。また、ワード数分のＣＡＭセル１１０と書き込
み回路１４０とＣＡＭ／ＲＡＭ設定用レジスタ回路１６
０とＣＡＭ／ＲＡＭ設定用ロジック回路１７０とは、全
てのビットに同様に備えられている。

【０１３７】ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０
は、データを保持するレジスタ回路であり、６個のＭＯ
Ｓ型ＦＥＴが図９に示すように接続された構成を有する
ものである。

【０１３８】Ｐ６５及びＰ６６とＮ６１及びＮ６２は、
Ｐ６５及びＮ６１の接続点とＰ６６及びＮ６２の接続点
とに与えられた、互いに相補の関係にある信号を保持す
るものである。例えば、Ｐ６５及びＮ６１の接続点に”
Ｈ”レベルが、Ｐ６６及びＮ６２の接続点に”Ｌ”レベ
ルが与えられると、Ｐ６５及びＮ６２が開き、Ｐ６６及
びＮ６１が閉じるので、与えられた論理レベルが保持さ
れることになる。

【０１３９】ここで、ワード線ＷＬ２に”Ｈ”レベルが
与えられた場合、Ｎ６３及びＮ６４が開くので、ビット
線ＢＬ及びＢＬ／に信号が与えられていないときは、Ｐ
６５及びＮ６１の接続点とＰ６６及びＮ６２の接続点と
に保持された論理レベルがそれぞれ、ビット線ＢＬとＢ
Ｌ／とに与えられる。一方、ビット線ＢＬ及びＢＬ／に
相補の関係にある信号が与えられているときは、ビット
線ＢＬとＢＬ／とに与えられた論理レベルがそれぞれ、
Ｐ６５及びＮ６１の接続点とＰ６６及びＮ６２の接続点
とに与えられて、その論理レベルを保持する。

【０１４０】なお、図９では、上述したように、ＣＡＭ
／ＲＡＭ設定用レジスタ回路１６０に、素子数の少ない
ＳＲＡＭを用いて形成したものを示したが、相補の出力
を持つレジスタであれば、ラッチ回路、フリップフロッ
プ回路でも形成できる。

【０１４１】ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０
に保持されているデータは相補の出力線Ｑ及びＱ／によ
り、ＣＡＭ／ＲＡＭ設定用ロジック回路１７０に保持情
報が伝わるようにしている。

【０１４２】ＣＡＭ／ＲＡＭ設定用ロジック回路１７０
では、反転信号ＲＶＳが”Ｌ”レベルのとき、Ｓ７１に
よりＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力線
Ｑからの論理レベルがＮＤ７２に与えられ、反転信号Ｒ
ＶＳが”Ｈ”レベルのとき、Ｓ７１によりＣＡＭ／ＲＡ
Ｍ設定用レジスタ回路１６０の出力線Ｑ／からの論理レ
ベルがＮＤ７２に与えられる。ＮＤ７２では、設定イネ
ーブル信号ＳＥＴの論理とＳ７１からの論理とを反転論
理積したものがＮＤ７３に与えられる。また、ＮＤ７３
では、書き込み信号ＷＥの論理とＮＤ７２からの論理と
を反転論理積したものがＩＶ７４に与えられる。さら
に、ＩＮ７４では、ＮＤ７３からの論理を反転したもの
が書き込み回路１４のＴＧ４１及びＴＧ４２へ与えられ
る。なお、ＣＡＭ／ＲＡＭ設定用ロジック回路１７０
は、同様の論理動作が行えれば他の回路構成をとっても
構わない。

【０１４３】図９では、マスク信号ＭＳＫ／が”Ｌ”レ
ベルに設定されたビットは、ＣＡＭ／ＲＡＭの設定に関
係なく照合対象から除外されるようになっている。

【０１４４】また、図１０は、図９のメモリ回路の変形
例であり、ＣＡＭ／ＲＡＭの設定に関係なく、照合対象
から除外されるビットを任意に設定できるように、マス
ク設定用レジスタ回路１５０とマスク設定用ロジック回
路１３３とを追加構成したものである。ここで、マスク
設定用レジスタ回路１５０は、前記第２の実施形態のメ
モリ回路を構成するマスク設定用レジスタ回路と同様で
あり、説明を省略する。

【０１４５】マスク設定用ロジック回路１３３では、設
定イネーブル信号ＭＳＫ＿ＥＮが”Ｌ”レベルのとき、
Ｓ３８により”Ｈ”レベルがＭＳＫ／に設定される。ま
た、設定イネーブル信号ＭＳＫ＿ＥＮが”Ｈ”レベルの
とき、Ｓ３８によりマスク設定用レジスタ回路１５０の
出力Ｑからの論理レベルがＭＳＫ／に設定される。な
お、マスク設定用ロジック回路１３３は、同様の論理動
作が行えれば他の回路構成をとっても構わない。

【０１４６】以上が、この第３の実施形態の構成ついて
の説明である。そこで、以上のような構成を有するアド
レス変換装置の動作についてであるが、前記第１の実施
形態と同様であるので、説明を省略する。したがって、
次に、この第３の実施形態のメモリ回路の詳細動作につ
いて説明する。

【０１４７】（Ｃ−ａ）ＣＡＭ／ＲＡＭの設定 図９のメモリ回路の１ビット列をＣＡＭとして使用する
か、ＲＡＭとして使用するかを設定する。

【０１４８】ＣＡＭとして使用する場合は、ＣＡＭ／Ｒ
ＡＭ設定用レジスタ回路１６０の出力Ｑが”Ｌ”レベ
ル、出力Ｑ／が”Ｈ”レベルになるようにＣＡＭ／ＲＡ
Ｍ設定用レジスタ回路１６０にデータを書き込む。ま
た、ＲＡＭとして使用する場合は、ＣＡＭ／ＲＡＭ設定
用レジスタ回路１６０の出力Ｑが”Ｈ”レベル、出力Ｑ
／が”Ｌ”レベルになるようにＣＡＭ／ＲＡＭ設定用レ
ジスタ回路１６０にデータを書き込む。

【０１４９】このデータの書き込みは、ＣＡＭ／ＲＡＭ
設定用ロジック回路１７０の設定イネーブル信号ＳＥＴ
を”Ｌ”レベル、書き込み信号ＷＥを”Ｈ”レベルに設
定し、”Ｈ”を書き込むビットは書き込み回路１４０の
データ入力ＤＩＮを”Ｈ”レベルに、”Ｌ”を書き込む
ビットは書き込み回路１４０のデータ入力ＤＩＮを”
Ｌ”レベルにして、ＣＡＭ／ＲＡＭ設定用レジスタ回路
１６０のワード線ＷＬ２を”Ｈ”レベルにする。書き込
み動作が完了した後、ワード線ＷＬ２は”Ｌ”レベルに
する。

【０１５０】（Ｃ−ｂ）ＣＡＭ側およびＲＡＭ側のＣＡ
Ｍセル１０への書き込み 図９のメモリ回路の１ビット列に対して、ＣＡＭ側／Ｒ
ＡＭ側の設定にかかわらずＣＡＭセルへデータを書き込
む動作を説明する。この動作は、メモリ回路のＣＡＭ側
へ照合データと、ＲＡＭ側へ照合データに対応するデー
タを、同時に登録するときに発生する。

【０１５１】ＣＡＭ側およびＲＡＭ側への書き込み時
は、書き込み信号ＷＥを”Ｈ”レベルに、設定イネーブ
ル信号ＳＥＴを”Ｌ”レベルにする。すると、ＣＡＭ／
ＲＡＭ設定用レジスタ回路１６０の出力および反転信号
ＲＶＳに関係なく、書き込み回路１４０のＴＧ４１およ
びＴＧ４２が開き、データ入力端子ＤＩＮに入力された
データとその反転信号がビット線対ＢＬ及びＢＬ／に印
加される。

【０１５２】このとき、未使用アドレスのうちの１アド
レスがあらかじめ選択され、当該アドレスのみアドレス
指示信号ＡＤＲが”Ｈ”レベルになっている。イネーブ
ル信号ＡＤＲ＿ＥＮは”Ｈ”レベルに、選択信号ＡＤＲ
＿ＳＥＬは、アドレス指示信号ＡＤＲを選択するように
設定されており、当該アドレスのみワード線ＷＬが”
Ｈ”レベルとなるので、当該アドレスのＣＡＭセルへの
書き込みが行われる。

【０１５３】書き込み動作が完了した後、書き込み信号
ＷＥは再び、”Ｌ”レベルにする。

【０１５４】（Ｃ−ｃ）ＣＡＭ側のＣＡＭセルへの書き
込み 図９のメモリ回路の１ビット列がＣＡＭとして設定され
ている場合の、ＣＡＭセルへの書き込み動作を説明す
る。この動作は、メモリ回路のＣＡＭ側へ照合データを
登録するときに発生する。

【０１５５】ＣＡＭ／ＲＡＭ設定用ロジック回路１７０
の反転信号ＲＶＳを”Ｌ”レベル、設定イネーブル信号
ＳＥＴを”Ｈ”レベルに、書き込み信号ＷＥを”Ｈ”レ
ベルにする。

【０１５６】このとき、ＣＡＭとして設定されているビ
ット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の
出力Ｑは”Ｌ”レベルであるため、書き込み回路１４０
のＴＧ４１及びＴＧ４２が開き、データ入力端子ＤＩＮ
に入力されたデータとその反転信号がビット線対ＢＬ及
びＢＬ／に印加される。一方、ＲＡＭとして設定されて
いるビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１
６０の出力Ｑは”Ｈ”レベルであるため、書き込み回路
１４０のＴＧ４１およびＴＧ４２は開かず、ビット線Ｂ
ＬおよびＢＬ／は共に”Ｌ”レベルに固定されたままで
ある。

【０１５７】このとき、未使用アドレスのうちの１アド
レスがあらかじめ選択され、当該アドレスのみアドレス
指示信号ＡＤＲが”Ｈ”レベルになっている。イネーブ
ル信号ＡＤＲ＿ＥＮは”Ｈ”レベルに、選択信号ＡＤＲ
＿ＳＥＬは、アドレス指示信号ＡＤＲを選択するように
設定されており、当該アドレスのみワード線ＷＬが”
Ｈ”レベルとなるので、当該アドレスの、ＣＡＭとして
設定されているビット列のＣＡＭセルへの書き込みが行
われる。

【０１５８】書き込み動作が完了した後、書き込み信号
ＷＥは再び、”Ｌ”レベルにする。

【０１５９】（Ｃ−ｄ）照合動作 図９のメモリ回路のビット列の照合動作について説明す
る。照合動作は、以下の手順で行われる。

【０１６０】手順１：初期状態は、照合されるデータに
一致するデータがメモリ回路に既に書き込まれていて、
イネーブル信号ＡＤＲ＿ＥＮを”Ｌ”レベルにすること
によりワード線ＷＬは”Ｌ”レベルに設定され、また、
下記恋しのぐＷＥは”Ｌ”レベルに、イネーブル信号Ｓ
ＥＴは”Ｈ”レベルに、端点信号ＲＶＳは”Ｌ”レベル
に、それぞれ設定されている。

【０１６１】手順２：ビット線ＢＬ及びＢＬ／をディス
チャージ（”Ｌ”レベルに）する。

【０１６２】手順３：マッチ線ＭＬをプリチャージ（”
Ｈ”レベルに）する。

【０１６３】手順４：データ入力ＤＩＮに照合するため
の照合データを入力する。

【０１６４】手順５：書き込み信号ＷＥを”Ｌ”から”
Ｈ”に遷移させる。

【０１６５】このとき、ＣＡＭとして設定されているビ
ット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の
出力Ｑは”Ｌ”レベルであるため、書き込み回路１４０
のＴＧ４１およびＴＧ４２が開き、データ入力端子ＤＩ
Ｎに入力されたデータとその反転信号がビット線対ＢＬ
及びＢＬ／に印加される。

【０１６６】照合データと不一致の情報を持つＣＡＭセ
ルは、Ｎ１７が開き、マッチ線が”Ｌ”レベルに引き落
とされる。また、照合データと一致した情報を持つＣＡ
Ｍセルは、Ｎ１７が閉じたままで、他のビット列によ
り、マッチ線が引き落とされない限り、マッチ線ＭＬ
は”Ｈ”レベルを保つ。すなわち、このビット列は照合
対象となっている。

【０１６７】一方、ＲＡＭとして設定されているビット
列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の出力
Ｑは”Ｈ”レベルであるため、書き込み回路１４０のＴ
Ｇ４１およびＴＧ４２は開かず、ビット線ＢＬおよびＢ
Ｌ／は共に”Ｌ”レベルに固定されたままである。

【０１６８】また、反転信号ＲＶＳが”Ｈ”レベルに設
定されていた場合、照合対象となるビット列と、照合対
象から除外されるビット列が反転する。

【０１６９】（Ｃ−ｅ）ＲＡＭ側のＣＡＭセル１０への
書き込み このメモリ回路の１ビット列がＲＡＭとして設定されて
いる場合のＣＡＭセル１０への書き込み動作を説明す
る。この動作は、メモリ回路のＣＡＭ側に対して行われ
た照合動作の結果、照合データと一致したデータを持つ
アドレスのＲＡＭ側への書き込みのときに発生する。

【０１７０】書き込み信号ＷＥは”Ｌ”レベルに、イネ
ーブル信号ＳＥＴは”Ｈ”レベルに、反転信号ＲＶＳ
は”Ｈ”レベルに、それぞれ設定されている。

【０１７１】このとき、ＲＡＭとして設定されているビ
ット列は、ＣＡＭ／ＲＡＭ設定用レジスタ回路１６０の
出力Ｑ／は”Ｌ”レベルであるため、書き込み回路１４
０のＴＧ４１およびＴＧ４２が開き、データ入力端子Ｄ
ＩＮに入力されたデータとその反転信号がビット線対Ｂ
ＬおよびＢＬ／に印加される。一方、ＣＡＭとして設定
されているビット列は、ＣＡＭ／ＲＡＭ設定用レジスタ
回路１６０の出力Ｑ／は”Ｈ”レベルであるため、書き
込み回路１４０のＴＧ４１およびＴＧ４２は開かず、ビ
ット線ＢＬおよびＢＬ／は共に”Ｌ”レベルに固定され
たままである。

【０１７２】このとき、ＣＡＭ側に対して行われた照合
動作の結果、照合データと一致したデータを持つアドレ
スのみマッチ線ＭＬは”Ｈ”レベルであり、マッチ線Ｍ
Ｌの値はアドレス切替ロジック回路１２０のレジスタに
格納されている。

【０１７３】また、イネーブル信号ＡＤＲ＿ＥＮと選択
信号ＡＤＲ＿ＳＥＬにより前記レジスタの出力がワード
線ＷＬに接続されているので、照合データと一致したデ
ータを持つアドレスの、ＲＡＭとして設定されているビ
ット列にあるＣＡＭセルへの書き込みが行われる。

【０１７４】書き込み動作が完了した後、書き込み信号
ＷＥは再び、”Ｌ”レベルにする。

【０１７５】（Ｃ−ｆ）読み出し動作 ＣＡＭ側に対して行われた照合動作の結果、照合データ
と一致したデータを持つアドレスからデータを読み出す
動作は、前記第１の実施形態と同様であるので説明を省
略する。

【０１７６】以上、述べたように、この図９のメモリ回
路は、設定によりＣＡＭ側／ＲＡＭ側に分割して使用す
ることができる。

【０１７７】また、以上の説明ではＣＡＭ／ＲＡＭ設定
用レジスタに”Ｈ”が入力されたビット列をＲＡＭ側と
定義したが、反転信号ＲＶＳを、以上の説明の場合とは
逆の値をとらせることにより、ＣＡＭ／ＲＡＭ設定用レ
ジスタに”Ｌ”が入力されたビット列をＲＡＭ側と定義
することもできる。

【０１７８】すなわち、ＣＡＭ側／ＲＡＭ側の分割は反
転させることができるので、前記第１の実施形態のアド
レス変換装置で扱う論理チャネルの格納に必要な２倍の
ビット幅を設け、ＣＡＭ側／ＲＡＭ側に等分に分割され
たメモリ回路は、前記第１の実施形態のアドレス変換装
置に使用することができる。

【０１７９】また、図７のメモリ回路では、前記第２の
実施形態の場合と同様の方法でマスク設定用レジスタ回
路１５０に”Ｈ”または”Ｌ”を書き込むことにより、
マスク設定用レジスタ回路１５０に”Ｈ”が書き込まれ
たビット列は常に照合対象から除外されるので、前記第
２の実施形態のメモリ回路と同様に、論理チャネルの格
納に必要なビット数が異なる複数の通信システムに対応
してアドレス変換装置に使用することができる。

【０１８０】以上のように、第３の実施形態によれば、
メモリ回路において、（１）反転信号が一方の論理レベ
ルのときにＲＡＭとなるビットと、反転信号が他方の論
理レベルのときにＲＡＭとなるビットとを示したビット
パターンを格納するＣＡＭ／ＲＡＭ設定用レジスタ回路
と、（２）このビットパターンと反転信号とに基づい
て、照合動作時にＲＡＭ側のビットを照合対象から除外
すると共に、照合動作後、ＲＡＭ側のビットを書き込み
可能な状態にするＣＡＭ／ＲＡＭ設定用ロジック回路
と、（３）常に照合対象から除外されるビットを示した
マスクパターンを格納するマスク設定用レジスタ回路
と、（４）このマスクパターンに基づいて、常に照合対
象から除外するビットを設定するマスク設定用ロジック
回路と、（５）ＣＡＭ側の照合の結果、照合データと一
致するデータが格納されたアドレスと同一アドレスのＲ
ＡＭ側のビットに格納されたデータを出力させるアドレ
ス切替用ロジック回路とを設けるので、前記第１及び第
２の実施形態と同様の機能と効果が得られる。

【０１８１】また、第３の実施形態によれば、ＣＡＭと
ＲＡＭを必要とし、ＲＡＭにデータの書き込みを行う装
置においても、ＣＡＭとＲＡＭに代替して使用すること
もできるため、汎用性が高く、装置開発のコストを低減
することができる。

【０１８２】（Ｄ）他の実施形態 なお、前記各実施形態では、パケット単位での交換処理
を行うアドレス変換装置に本発明を適用したものを示し
たが、他の同様な装置（例えば、メッセージ単位での交
換処理を行う装置）に本発明を適用できることは勿論で
ある。

【０１８３】また、前記各実施形態では、照合データと
一致するデータが格納されたアドレスと同一アドレスか
らデータを出力するものを示したが、同一アドレスに限
定することなく、照合データと一致するデータが格納さ
れたアドレスにより直接的又は間接的に定まるメモリセ
ルからデータを出力するものであっても同様に本発明に
適用できる。

【０１８４】さらに、前記各実施形態では、照合データ
と一致するデータが格納されたアドレスと同一アドレス
において、照合対象から除外されたビットに格納された
データを出力するものを示したが、照合対象から除外さ
れたビットに限定することなく、同一アドレスに格納さ
れた全部又は一部のデータを適当に出力するものであれ
ば、適用システムに応じた様々な変換後データを出力す
ることができる。

【０１８５】さらにまた、前記各実施形態では、選択信
号が”Ｌ”又は”Ｈ”レベルの２通りのものを示した
が、選択信号が２以上の複数とおりあり、この選択信号
に基づいて照合対象から除外されるビットと照合対象と
なるビットとを適当に設定するものであれば、適用シス
テムに応じた複数の変換を行うことができる。

【０１８６】また、前記各実施形態では、変換前データ
と変換後データのビット数が同じものを示したが、それ
ぞれ異なるビット数であっても、照合対象から除外され
るビットと照合対象となるビットとを適当に設定すれ
ば、同様に本発明に適用できる。

【０１８７】

【発明の効果】以上のように、第１及び第２の本発明の
アドレス変換装置によれば、上り回線のアドレス変換を
行う場合と下り回線のアドレス変換を行う場合とに基づ
き複数のビット線対をそれぞれ照合対象又は照合対象外
に設定し、照合対象に設定したビット線対に与えられた
アドレスが、照合対象に設定したビット線対に対応する
メモリセルに記憶されたアドレスと合致する場合、この
合致したメモリセルの物理アドレスにより直接的又は間
接的に定まるメモリセルに記憶された変換アドレスを出
力するので、メモリ回路が従来のＣＡＭとＲＡＭの双方
の機能を有し、さらに、上り回線のアドレス変換を行う
場合と下り回線のアドレス変換を行う場合とに基づいて
ＣＡＭとＲＡＭの領域を反転させることをができ、デー
タを重複して格納することがなくなる。

【０１８８】また、第１の本発明のメモリ回路によれ
ば、第２の本発明のアドレス変換装置に適用して好適で
あり、すなわち、選択信号に基づき複数のビット線対を
それぞれ照合対象又は照合対象外に設定し、照合対象に
設定したビット線対に与えられた照合データが、照合対
象に設定したビット線対に対応するメモリセルに記憶さ
れたデータと合致する場合、この合致したメモリセルの
物理アドレスにより直接的又は間接的に定まるメモリセ
ルに記憶された全部又は一部のデータを出力するので、
従来のＣＡＭとＲＡＭの双方の機能を有し、さらに、選
択信号に基づいてＣＡＭとＲＡＭの領域を反転させるこ
とをができ、データを重複して格納することがなくな
る。

【図面の簡単な説明】

【図１】第１の実施形態のアドレス変換装置の構成を示
すブロック図である。

【図２】従来のアドレス変換装置の構成を示すブロック
図である。

【図３】従来のアドレス変換装置の動作を説明するため
のイメージ図である。

【図４】従来の双方向の通信回線を扱うアドレス変換装
置の構成を示すブロック図である。

【図５】第１の実施形態のメモリ回路の詳細構成を示す
ブロック図である。

【図６】第２の実施形態のアドレス変換装置の構成を示
すブロック図である。

【図７】第２の実施形態のメモリ回路の第１の詳細構成
を示すブロック図である。

【図８】第２の実施形態のメモリ回路の第２の詳細構成
を示すブロック図である。

【図９】第３の実施形態のメモリ回路の第１の詳細構成
を示すブロック図である。

【図１０】第３の実施形態のメモリ回路の第２の詳細構
成を示すブロック図である。

【符号の説明】

１Ｕ、７Ｕ…上りの通信回線、１Ｄ、７Ｄ…下りの通信
回線、２Ｕ、２Ｄ…論値チャネル番号出力回路、５Ｕ、
５Ｄ…論理チャネル番号更新回路、６…プロセッサイン
タフェース回路、１００…メモリ回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のビット線対及び複数のワード線に
   よってマトリクス状にアドレス付けされた複数のメモリ
   セルを備え、与えられた照合データに基づくデータを出
   力するメモリ回路において、 与えられた選択信号に基づき、前記複数のビット線対を
   それぞれ、照合対象又は照合対象外に設定するマスク設
   定手段と、 このマスク設定手段が照合対象に設定したビット線対に
   与えられた照合データが、この照合対象に設定したビッ
   ト線対に対応するメモリセルに記憶されたデータと合致
   する場合、この合致したメモリセルの物理アドレスを出
   力するデータ照合手段と、 このデータ照合手段が出力する物理アドレスにより直接
   的又は間接的に定まるメモリセルに記憶された、全部又
   は一部のデータを出力するデータ出力手段とを有するこ
   とを特徴とするメモリ回路。
2. 【請求項２】 前記マスク設定手段は、 選択信号に基づいて前記複数のビット線対をそれぞれ、
   照合対象にするか又は照合対象外にするかを示すマスク
   パターンを記憶するマスクパターン記憶部と、 このマスクパターンと与えられた選択信号とに基づき、
   前記複数のビット線対をそれぞれ、照合対象又は照合対
   象外に設定するマスク設定部とを有することを特徴とす
   る請求項１に記載のメモリ回路。
3. 【請求項３】 与えられたマスクパターン登録指令及び
   又はマスクパターン削除指令に基づき、前記マスクパタ
   ーン記憶部のマスクパターンを登録及び又は削除するマ
   スクパターン制御手段を有することを特徴とする請求項
   ２に記載のメモリ回路。
4. 【請求項４】 前記マスク設定手段が照合対象外に設定
   したビット線対に対応するメモリセルであって、前記デ
   ータ照合手段が出力する物理アドレスにより直接的又は
   間接的に定まるメモリセルの特定部に、与えられたデー
   タを書き込むデータ書き込み手段を有することを特徴と
   する請求項１〜３のいずれかに記載のメモリ回路。
5. 【請求項５】 与えられたデータ登録指令及び又はデー
   タ削除指令に基づき、前記メモリ回路のデータを登録及
   び又は削除するデータ制御手段を有することを特徴とす
   る請求項１〜４のいずれかに記載のメモリ回路。
6. 【請求項６】 前記マスク設定手段が設定した前記複数
   のビット線対には、照合対象と照合対象外とを交互に繰
   り返すもの、及び又は、常に照合対象外になるものを有
   することを特徴とする請求項１〜５のいずれかに記載の
   メモリ回路。
7. 【請求項７】 上り回線上の伝送情報のアドレスを抽出
   し、抽出した第１のアドレスに対応した第２のアドレス
   を第１のメモリ装置から出力させ、上り回線上の前記伝
   送情報のアドレスを前記第２のアドレスに変換すると共
   に、下り回線上の伝送情報のアドレスを抽出し、抽出し
   た第３のアドレスに対応した第４のアドレスを第２のメ
   モリ装置から出力させ、下り回線上の前記伝送情報のア
   ドレスを前記第４のアドレスに変換するアドレス変換装
   置において、 上り回線のアドレス変換を行う場合と下り回線のアドレ
   ス変換を行う場合とに基づき、選択信号を生成する選択
   信号生成手段を有し、 請求項１〜６のいずれかに記載のメモリ回路を、前記第
   １のメモリ装置及び前記第２のメモリ装置を融合したも
   のとして適用することを特徴とするアドレス変換装置。