JPH11259368A - バスインターフェイス回路 - Google Patents
バスインターフェイス回路Info
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- JPH11259368A JPH11259368A JP10075056A JP7505698A JPH11259368A JP H11259368 A JPH11259368 A JP H11259368A JP 10075056 A JP10075056 A JP 10075056A JP 7505698 A JP7505698 A JP 7505698A JP H11259368 A JPH11259368 A JP H11259368A
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- Japan
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- circuit
- bus
- signal
- data
- interface circuit
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Abstract
(57)【要約】 （修正有）
【課題】 プログラムコードやデータ等がバスを通して
送られる際に、信号に冗長性、ランダムネスが付加され
ているため、仮にバスを通過する信号がモニタされたと
しても、その信号の解析は困難であり、コンピュータシ
ステム等の高度なセキュリティが期待できる。 【解決手段】 時間領域で信号に冗長性を持たせ、冗長
時間部分にダミーデータを挿入する変調回路１１０と、
時間領域でダミーデータと真のデータが混在した信号か
ら冗長時間部分を非検出とすることにより真のデータを
復号する復号回路１２０を設ける。また、バス幅に冗長
性を持たせ、冗長バスにダミーデータを挿入する変調手
段を設けた。また、バスの並び順をレイアウト及び／又
は電気的スイッチにより変更する変調手段を設けた。
送られる際に、信号に冗長性、ランダムネスが付加され
ているため、仮にバスを通過する信号がモニタされたと
しても、その信号の解析は困難であり、コンピュータシ
ステム等の高度なセキュリティが期待できる。 【解決手段】 時間領域で信号に冗長性を持たせ、冗長
時間部分にダミーデータを挿入する変調回路１１０と、
時間領域でダミーデータと真のデータが混在した信号か
ら冗長時間部分を非検出とすることにより真のデータを
復号する復号回路１２０を設ける。また、バス幅に冗長
性を持たせ、冗長バスにダミーデータを挿入する変調手
段を設けた。また、バスの並び順をレイアウト及び／又
は電気的スイッチにより変更する変調手段を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、第三者による不正
行為に対する防御機能を備えたコンピュータシステムに
係り、特にデータ信号や物理的な信号線接続に冗長性や
ランダムネスを付加したバスインターフェイス回路に関
するものである。
行為に対する防御機能を備えたコンピュータシステムに
係り、特にデータ信号や物理的な信号線接続に冗長性や
ランダムネスを付加したバスインターフェイス回路に関
するものである。
【０００２】
【従来の技術】従来のコンピュータデータバスにより伝
送される情報は、図１１に示すように、論理空間におい
て２M で表される情報が、物理空間においてＭ＝Ｎ・
Ｋが成り立つように、Ｎビット幅と時間軸上のＫビット
で表されていた。
送される情報は、図１１に示すように、論理空間におい
て２M で表される情報が、物理空間においてＭ＝Ｎ・
Ｋが成り立つように、Ｎビット幅と時間軸上のＫビット
で表されていた。
【０００３】近年、ＩＣカードの応用分野が拡大しつつ
あるが、それにつれてＩＣカードのセキュリティの問題
が重視されるようになってきた。ＩＣカード内に納めら
れている機密情報を解読しようとした場合、プログラム
コードやデータが容易に解読できると、この情報を元に
して内部を解析し、機密情報を解読されるおそれがあ
る。
あるが、それにつれてＩＣカードのセキュリティの問題
が重視されるようになってきた。ＩＣカード内に納めら
れている機密情報を解読しようとした場合、プログラム
コードやデータが容易に解読できると、この情報を元に
して内部を解析し、機密情報を解読されるおそれがあ
る。
【０００４】
【発明が解決しようとする課題】図１１に示した従来の
バス設計方針を踏襲した場合、プログラムコードやデー
タが順次バスを通過し、そのコードを読みとることで容
易にプログラムを解読される可能性がある。
バス設計方針を踏襲した場合、プログラムコードやデー
タが順次バスを通過し、そのコードを読みとることで容
易にプログラムを解読される可能性がある。
【０００５】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、バスを通過するプログラムコ
ードやデータ等が読みとられた場合であっても、マイク
ロプロセッサの動作を解析されないようにしたバスイン
ターフェイス回路を提供することである。
ものであり、その目的は、バスを通過するプログラムコ
ードやデータ等が読みとられた場合であっても、マイク
ロプロセッサの動作を解析されないようにしたバスイン
ターフェイス回路を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に第１の発明は、時間領域で信号に冗長性を持たせ、冗
長時間部分にダミーデータを挿入する変調手段を設けて
構成した。第２の発明は、時間領域でダミーデータと真
のデータが混在した信号から冗長時間部分を非検出とす
ることにより、真のデータを復号する復号手段を設けて
構成した。第３の発明は、バス幅に冗長性を持たせ、冗
長バスにダミーデータを挿入する変調手段を設けて構成
した。第４の発明は、バスの並び順をレイアウト及び／
又は電気的スイッチにより変更する変調手段を設けて構
成した。第５の発明は、バス幅に冗長性を持つ構成のバ
ス中からダミーデータが伝送されるバス線路を除去する
復号手段を設けて構成した。第６の発明は、並び順を変
更されたバスを元の並び順に復元するレイアウト及び／
又は電気的スイッチを具備する復号手段を設けて構成し
た。
に第１の発明は、時間領域で信号に冗長性を持たせ、冗
長時間部分にダミーデータを挿入する変調手段を設けて
構成した。第２の発明は、時間領域でダミーデータと真
のデータが混在した信号から冗長時間部分を非検出とす
ることにより、真のデータを復号する復号手段を設けて
構成した。第３の発明は、バス幅に冗長性を持たせ、冗
長バスにダミーデータを挿入する変調手段を設けて構成
した。第４の発明は、バスの並び順をレイアウト及び／
又は電気的スイッチにより変更する変調手段を設けて構
成した。第５の発明は、バス幅に冗長性を持つ構成のバ
ス中からダミーデータが伝送されるバス線路を除去する
復号手段を設けて構成した。第６の発明は、並び順を変
更されたバスを元の並び順に復元するレイアウト及び／
又は電気的スイッチを具備する復号手段を設けて構成し
た。
【０００７】
【発明の実施の形態】本発明のバスインターフェイス回
路は、図１に示すように、論理空間において２M で表
される情報を、物理空間においてＭ≦Ｐ・Ｑが成立する
よう、ビット幅をＰビットで、時間軸上をＱビットで表
現する。そして、データ送信側では、ビット幅や時間軸
上に冗長性を持たせて該冗長部分にダミーデータを挿入
する変調手段を設け、データ受信側では冗長部分を非検
出とすることによりダミーデータを除去して真のデータ
を取り出す復号手段を設けたものである。
路は、図１に示すように、論理空間において２M で表
される情報を、物理空間においてＭ≦Ｐ・Ｑが成立する
よう、ビット幅をＰビットで、時間軸上をＱビットで表
現する。そして、データ送信側では、ビット幅や時間軸
上に冗長性を持たせて該冗長部分にダミーデータを挿入
する変調手段を設け、データ受信側では冗長部分を非検
出とすることによりダミーデータを除去して真のデータ
を取り出す復号手段を設けたものである。
【０００８】この変調手段において真のデータに対して
時間軸上にダミーデータが付加され、あるいはデータ位
置が変化するため、仮にバスを通過するコードやデータ
等がモニタされても、そのモニタ信号から元の信号を読
みとることは困難となる。
時間軸上にダミーデータが付加され、あるいはデータ位
置が変化するため、仮にバスを通過するコードやデータ
等がモニタされても、そのモニタ信号から元の信号を読
みとることは困難となる。
【０００９】［第１の実施の形態］図２は本発明の第１
の実施の形態のバスインターフェイス回路１００を示す
図、図３はそのタイミングチャートである。このバスイ
ンターフェイス回路１００は、出力すべきデータの時間
軸上にダミーデータを挿入して冗長性を持たせる変調回
路１１０と、その冗長性をもったデータから元のデータ
を取り出す復号回路１２０と、ダミーデータを生成する
疑似乱数発生器（ＬＦＳＲを使用する）１３０を具備す
る。変調回路１１０，復号回路１２０は双方向データバ
ス１４０に接続されている。
の実施の形態のバスインターフェイス回路１００を示す
図、図３はそのタイミングチャートである。このバスイ
ンターフェイス回路１００は、出力すべきデータの時間
軸上にダミーデータを挿入して冗長性を持たせる変調回
路１１０と、その冗長性をもったデータから元のデータ
を取り出す復号回路１２０と、ダミーデータを生成する
疑似乱数発生器（ＬＦＳＲを使用する）１３０を具備す
る。変調回路１１０，復号回路１２０は双方向データバ
ス１４０に接続されている。
【００１０】変調回路１１０は、出力すべきデータDOUT
を端子１５１から受けるＤＦＦ回路１１１、疑似乱数発
生器１３０からの乱数データDRとＤＦＦ回路１１１から
のデータDTを選択して切り替えるセレクタ回路１１２、
出力を制御する３状態バッファ回路１１３を有する。セ
レクタ回路１１２はインバータ１２１１，ＸＯＲ回路１
２１２，１２１３，ＡＮＤ回路１２１４，１２１５，Ｏ
Ｒ回路１２１６からなり、出力選択端子１５２の出力選
択信号OSによって切り替えを制御される。３状態バッフ
ァ回路１１３は出力をハイインピーダンスに制御するた
めのもので、出力制御端子１５３の出力制御信号OEによ
って制御される。１５４はクロックCKが入力するクロッ
ク端子である。
を端子１５１から受けるＤＦＦ回路１１１、疑似乱数発
生器１３０からの乱数データDRとＤＦＦ回路１１１から
のデータDTを選択して切り替えるセレクタ回路１１２、
出力を制御する３状態バッファ回路１１３を有する。セ
レクタ回路１１２はインバータ１２１１，ＸＯＲ回路１
２１２，１２１３，ＡＮＤ回路１２１４，１２１５，Ｏ
Ｒ回路１２１６からなり、出力選択端子１５２の出力選
択信号OSによって切り替えを制御される。３状態バッフ
ァ回路１１３は出力をハイインピーダンスに制御するた
めのもので、出力制御端子１５３の出力制御信号OEによ
って制御される。１５４はクロックCKが入力するクロッ
ク端子である。
【００１１】復号回路１２０は、クロック信号を遅延さ
せる遅延回路１２１、遅延回路１２１からのクロックC
K'と出力選択信号OSを入力するＸＮＯＲ回路１２２、そ
のＸＮＯＲ回路１２２から出力クロックMCKでデータバ
ス１４０から伝送されてくる出力データを取り込むＤＦ
Ｆ回路１２３、データの取り込みを制御する３状態バッ
ファ回路１２４を有する。１５５はデータ出力端子であ
る。
せる遅延回路１２１、遅延回路１２１からのクロックC
K'と出力選択信号OSを入力するＸＮＯＲ回路１２２、そ
のＸＮＯＲ回路１２２から出力クロックMCKでデータバ
ス１４０から伝送されてくる出力データを取り込むＤＦ
Ｆ回路１２３、データの取り込みを制御する３状態バッ
ファ回路１２４を有する。１５５はデータ出力端子であ
る。
【００１２】さて、変調回路１１０において、データ信
号DOUTが入力端子１５１からＤＦＦ回路１１１に取り込
まれ、クロック信号CKに同期して信号DTとしてセレクタ
回路１１２に入力する。また、ダミー信号は疑似乱数発
生器１３０からクロックCKに同期して信号DRとしてセレ
クタ回路１１２に入力する。このとき、図３に示すよう
に、端子１５２の出力選択信号OSがHighのときは、クロ
ック信号CKのHigh、Lowに同期して、信号DT、信号DRの
順でそれらの信号が交互にセレクタ回路１１２から出力
される。また、出力選択信号OSがLowのときは、逆順で
出力される。なお、セレクタ回路１１２のＸＯＲ回路を
ＸＮＯＲ回路に変更することで、ＸＯＲの場合とは逆順
の出力信号を生成することも可能である。そして、セレ
クタ回路１１２の出力信号は、３状態バッファ回路１１
３を通して、出力制御信号OEにより、バス１４０に変調
信号MDOとして出力される。
号DOUTが入力端子１５１からＤＦＦ回路１１１に取り込
まれ、クロック信号CKに同期して信号DTとしてセレクタ
回路１１２に入力する。また、ダミー信号は疑似乱数発
生器１３０からクロックCKに同期して信号DRとしてセレ
クタ回路１１２に入力する。このとき、図３に示すよう
に、端子１５２の出力選択信号OSがHighのときは、クロ
ック信号CKのHigh、Lowに同期して、信号DT、信号DRの
順でそれらの信号が交互にセレクタ回路１１２から出力
される。また、出力選択信号OSがLowのときは、逆順で
出力される。なお、セレクタ回路１１２のＸＯＲ回路を
ＸＮＯＲ回路に変更することで、ＸＯＲの場合とは逆順
の出力信号を生成することも可能である。そして、セレ
クタ回路１１２の出力信号は、３状態バッファ回路１１
３を通して、出力制御信号OEにより、バス１４０に変調
信号MDOとして出力される。
【００１３】復号回路１２０では、クロックCKの位相が
遅延回路１２１でシフトされ、その遅延クロックと出力
選択信号OSがＸＮＯＲ回路１２２に入力して、信号DTの
みを取り込むための変調クロックMCKが作成される。３
状態バッファ回路１２４が変調回路１１０の３状態バッ
ファ回路１１３と同期して変調信号MDOの取り込みを行
い、変調クロックMCKがＤＦＦ回路１２３に入力するこ
とによって、そこに入力した変調信号MDOから復号後デ
ータ信号DOUT'が出力端子１５５に取り出される。
遅延回路１２１でシフトされ、その遅延クロックと出力
選択信号OSがＸＮＯＲ回路１２２に入力して、信号DTの
みを取り込むための変調クロックMCKが作成される。３
状態バッファ回路１２４が変調回路１１０の３状態バッ
ファ回路１１３と同期して変調信号MDOの取り込みを行
い、変調クロックMCKがＤＦＦ回路１２３に入力するこ
とによって、そこに入力した変調信号MDOから復号後デ
ータ信号DOUT'が出力端子１５５に取り出される。
【００１４】図４は図２に示した変調回路１１０、復号
回路１２０を用いてｎビットのバスインターフェイス回
路２００を実現した場合を示す図である。１５１’は出
力すべきｎビットデータDO〜Dn-1の入力する端子、１５
２’は各変調回路１１０に入力する出力選択信号OS0〜O
Sn-1を入力する端子、１３５’は各復号回路１２０から
のｎビットデータDO'〜Dn-1'を出力する端子である。こ
こでは、疑似乱数発生器１３０からのダミーデータDRが
変調回路１１０に入力する。
回路１２０を用いてｎビットのバスインターフェイス回
路２００を実現した場合を示す図である。１５１’は出
力すべきｎビットデータDO〜Dn-1の入力する端子、１５
２’は各変調回路１１０に入力する出力選択信号OS0〜O
Sn-1を入力する端子、１３５’は各復号回路１２０から
のｎビットデータDO'〜Dn-1'を出力する端子である。こ
こでは、疑似乱数発生器１３０からのダミーデータDRが
変調回路１１０に入力する。
【００１５】［第２の実施の形態］図５は本発明の第２
の実施の形態のバスインターフェイス回路３００を示す
図である。この実施の形態は、データ幅における冗長化
と信号線路におけるランダム化を図ったものである。３
１０は変調回路であって、レイアウトによって信号配線
の物理的な位置変更を行うレイアウトブロック３１１
と、電気的スイッチによって接続状態を切り替えるスイ
ッチブロック３１２とを有する。
の実施の形態のバスインターフェイス回路３００を示す
図である。この実施の形態は、データ幅における冗長化
と信号線路におけるランダム化を図ったものである。３
１０は変調回路であって、レイアウトによって信号配線
の物理的な位置変更を行うレイアウトブロック３１１
と、電気的スイッチによって接続状態を切り替えるスイ
ッチブロック３１２とを有する。
【００１６】この構成により、レイアウトブロック３１
１において接続を切り替え、スイッチブロック３１２に
おいてスイッチを切り替えることで、入力端子３２０に
入力するダミーデータを含む入力データがデータバス３
３０を通過するときのデータラインの物理的な位置（デ
ータの並びの順）を変更することができる。
１において接続を切り替え、スイッチブロック３１２に
おいてスイッチを切り替えることで、入力端子３２０に
入力するダミーデータを含む入力データがデータバス３
３０を通過するときのデータラインの物理的な位置（デ
ータの並びの順）を変更することができる。
【００１７】３４０は復号回路であって、変調回路３１
０とは鏡面対称の構造をとる。すなわち、復号回路３４
０のスイッチブロック３４２は変調回路３１０のスイッ
チブロック３１２と入出力を反対にした接続関係にし、
レイアウトブロック３４１も変調回路３１０のレイアウ
トブロック３１１と入出力を反対にした接続関係にす
る。
０とは鏡面対称の構造をとる。すなわち、復号回路３４
０のスイッチブロック３４２は変調回路３１０のスイッ
チブロック３１２と入出力を反対にした接続関係にし、
レイアウトブロック３４１も変調回路３１０のレイアウ
トブロック３１１と入出力を反対にした接続関係にす
る。
【００１８】この結果、復号回路３４０の出力端子３５
０側には、入力端子３２０における並びと同じ順に並ん
だデータを取り出すことができる。なお、変調回路３１
０のレイアウトブロック３１１とスイッチブロック３１
２はいずれか一方のみであってもよく、また復号回路３
４０のレイアウトブロック３４１とスイッチブロック３
４２も復調回路３１０に対応させて、いずれか一方のみ
であってもよい。
０側には、入力端子３２０における並びと同じ順に並ん
だデータを取り出すことができる。なお、変調回路３１
０のレイアウトブロック３１１とスイッチブロック３１
２はいずれか一方のみであってもよく、また復号回路３
４０のレイアウトブロック３４１とスイッチブロック３
４２も復調回路３１０に対応させて、いずれか一方のみ
であってもよい。
【００１９】次に、データ幅方向におけるランダム化を
含めた場合について、詳しく説明する。データ幅ｍビッ
トに対して、データバス幅をｎビット（但し、ｎ≧ｍ）
に冗長化する場合の変調回路４１０を図６に示す。この
変調回路４１０は、コネクション回路４１１、２ビット
の複数のデコーダ４１２、ｎ−ｍビットの疑似乱数発生
器４１３、信号線の接続状態を決めるデコード前信号を
生成する２k-1ビット疑似乱数発生器（ＬＦＳＲ）４１
４、疑似乱数を固定するためのＮＡＮＤ回路４１５を有
する。４５１はｍビットのデータ入力端子、４５２はク
ロック端子、４５３はロック端子である。
含めた場合について、詳しく説明する。データ幅ｍビッ
トに対して、データバス幅をｎビット（但し、ｎ≧ｍ）
に冗長化する場合の変調回路４１０を図６に示す。この
変調回路４１０は、コネクション回路４１１、２ビット
の複数のデコーダ４１２、ｎ−ｍビットの疑似乱数発生
器４１３、信号線の接続状態を決めるデコード前信号を
生成する２k-1ビット疑似乱数発生器（ＬＦＳＲ）４１
４、疑似乱数を固定するためのＮＡＮＤ回路４１５を有
する。４５１はｍビットのデータ入力端子、４５２はク
ロック端子、４５３はロック端子である。
【００２０】図７はコネクション回路４１１の内部を示
す回路である。このコネクション回路４１１は、レイア
ウトブロック４１１１と、複数のクロックドインバータ
４１１２を有するスイッチブロック４１１３とを有す
る。
す回路である。このコネクション回路４１１は、レイア
ウトブロック４１１１と、複数のクロックドインバータ
４１１２を有するスイッチブロック４１１３とを有す
る。
【００２１】次に動作を説明する。ｍビットのデータが
D1〜Dmとして端子４５１からコネクション回路４１１に
入力し、n-mビット疑似乱数発生器４１３からもｎ−ｍ
ビットのダミーデータR1〜Rn-mが入力する。この両方を
あわせたｎビットのデータは、レイアウトブロック４１
１１でレイアウト上の配線の接続位置がランダム且つ１
対１に変えられる。このようにして接続位置を変えられ
た信号線は、４ビット単位にまとめられ、このまとめら
れたブロック内でスイッチブロック４１１３において、
クロックドインバータ４１１２によってデータ信号の並
び順が変えられ、データバスB1〜Bnに出力される。
D1〜Dmとして端子４５１からコネクション回路４１１に
入力し、n-mビット疑似乱数発生器４１３からもｎ−ｍ
ビットのダミーデータR1〜Rn-mが入力する。この両方を
あわせたｎビットのデータは、レイアウトブロック４１
１１でレイアウト上の配線の接続位置がランダム且つ１
対１に変えられる。このようにして接続位置を変えられ
た信号線は、４ビット単位にまとめられ、このまとめら
れたブロック内でスイッチブロック４１１３において、
クロックドインバータ４１１２によってデータ信号の並
び順が変えられ、データバスB1〜Bnに出力される。
【００２２】単位ブロックの４ビットの信号配線の並び
の順に１番目の信号線をSig1、２番目をSig2、３番目を
Sig3、４番目をSig4と名付けると、Sig1については４つ
のクロックドインバータによりデータバスB1,B2,B3,B4
に接続され、その各々のクロックドインバータは信号φ
11、φ12、φ13、φ14とその逆相信号により制御され
る。φの添字は、第１項が信号線Sig1の番号、第２項が
出力データバスB1〜B4の番号であり、両添字でその２つ
を接続していることを示している。１つの信号線に接続
されている４つのクロックドインバータの内の１つが活
性化されるように制御信号φが入力される。また、同一
ブロック中の１６個のクロックドインバータを制御する
制御信号の添字の第２項が、等しい制御信号を入力とす
るクロックドインバータが同時に活性化しないよう制御
信号が選ばれている。
の順に１番目の信号線をSig1、２番目をSig2、３番目を
Sig3、４番目をSig4と名付けると、Sig1については４つ
のクロックドインバータによりデータバスB1,B2,B3,B4
に接続され、その各々のクロックドインバータは信号φ
11、φ12、φ13、φ14とその逆相信号により制御され
る。φの添字は、第１項が信号線Sig1の番号、第２項が
出力データバスB1〜B4の番号であり、両添字でその２つ
を接続していることを示している。１つの信号線に接続
されている４つのクロックドインバータの内の１つが活
性化されるように制御信号φが入力される。また、同一
ブロック中の１６個のクロックドインバータを制御する
制御信号の添字の第２項が、等しい制御信号を入力とす
るクロックドインバータが同時に活性化しないよう制御
信号が選ばれている。
【００２３】図８はその制御信号φを生成する２ビット
デコーダ４１２の詳細を示す図である。このデコーダ４
１２は、インバータ４１２１，４１２２，ＮＡＮＤ回路
４１２３〜４１２６から構成されている。ｎ＝２kの場
合、デコーダ４１２は２k−２個が使用される。２k-1ビ
ット疑似乱数発生器４１４から出力する２ビット信号S
1,S2からデコードされた４つの信号は、その逆相信号と
共に１６個のクロックドインバータを制御する。図８の
出力信号φxyにおいて、ｘ＝１，ｙ＝１とした場合は、
図７のSig1〜Sig４に相当する。疑似乱数発生器４１４
にはクロックCKとロック信号LOのＮＡＮＤをとった信号
がクロック信号として入力するので、ロック信号LOを入
力することで疑似乱数発生器４１４の状態が固定され、
デコーダ４１２の出力信号が固定され、コネクション回
路４１１の電気的接続状態が固定される。
デコーダ４１２の詳細を示す図である。このデコーダ４
１２は、インバータ４１２１，４１２２，ＮＡＮＤ回路
４１２３〜４１２６から構成されている。ｎ＝２kの場
合、デコーダ４１２は２k−２個が使用される。２k-1ビ
ット疑似乱数発生器４１４から出力する２ビット信号S
1,S2からデコードされた４つの信号は、その逆相信号と
共に１６個のクロックドインバータを制御する。図８の
出力信号φxyにおいて、ｘ＝１，ｙ＝１とした場合は、
図７のSig1〜Sig４に相当する。疑似乱数発生器４１４
にはクロックCKとロック信号LOのＮＡＮＤをとった信号
がクロック信号として入力するので、ロック信号LOを入
力することで疑似乱数発生器４１４の状態が固定され、
デコーダ４１２の出力信号が固定され、コネクション回
路４１１の電気的接続状態が固定される。
【００２４】図９は上記した変調回路４１０に復号回路
４２０を組み合わせたバスインターフェイス回路４００
を示す図である。復号回路４２０のデコーダ４２２は変
調回路４１０のデコーダ４１２と同じであり、変調回路
４１０の疑似乱数発生器４１４の疑似乱数信号を入力す
る。コネクション回路４２１は変調回路４１０のコネク
ション回路４１１の入出力の関係を反対にしたものであ
り、図１０にその具体例を示した。データバスB1〜Bnに
接続されるラインは、スイッチブロック４２１３を構成
するクロックドインバータ４２１２のオン／オフにより
接続状態を変更される。この信号は変調回路４１０のコ
ネクション回路４１１とは入出力関係を反対にレイアウ
トしたレイアウトブロック４２１１を通り、出力端子４
５４に出力される。以上により、変調回路４１０に入力
して変調された信号が復号回路４２０で復元される。
４２０を組み合わせたバスインターフェイス回路４００
を示す図である。復号回路４２０のデコーダ４２２は変
調回路４１０のデコーダ４１２と同じであり、変調回路
４１０の疑似乱数発生器４１４の疑似乱数信号を入力す
る。コネクション回路４２１は変調回路４１０のコネク
ション回路４１１の入出力の関係を反対にしたものであ
り、図１０にその具体例を示した。データバスB1〜Bnに
接続されるラインは、スイッチブロック４２１３を構成
するクロックドインバータ４２１２のオン／オフにより
接続状態を変更される。この信号は変調回路４１０のコ
ネクション回路４１１とは入出力関係を反対にレイアウ
トしたレイアウトブロック４２１１を通り、出力端子４
５４に出力される。以上により、変調回路４１０に入力
して変調された信号が復号回路４２０で復元される。
【００２５】
【発明の効果】以上から本発明によれば、プログラムコ
ードやデータ等がバスを通して送られる際に、信号に冗
長性、ランダムネスが付加されているため、仮にバスを
通過する信号がモニタされたとしても、その信号の解析
は困難であり、コンピュータシステム等の高度なセキュ
リティが期待できる。
ードやデータ等がバスを通して送られる際に、信号に冗
長性、ランダムネスが付加されているため、仮にバスを
通過する信号がモニタされたとしても、その信号の解析
は困難であり、コンピュータシステム等の高度なセキュ
リティが期待できる。
【図１】 本発明のデータの論理空間から物理空間への
マッピングの概念の説明図である。
マッピングの概念の説明図である。
【図２】 本発明の第１の実施の形態のバスインターフ
ェイス回路の基本構成を示すブロック図である。
ェイス回路の基本構成を示すブロック図である。
【図３】 図１のバスインターフェイス回路の信号のタ
イミングチャートである。
イミングチャートである。
【図４】 図１の構成をｎビットのバスに展開したとき
のバスインターフェイス回路の構成を示すブロック図で
ある。
のバスインターフェイス回路の構成を示すブロック図で
ある。
【図５】 本発明の第２の実施の形態のバスインターフ
ェイス回路の基本構成を示すブロック図である。
ェイス回路の基本構成を示すブロック図である。
【図６】 図５の構成をｎビットバスに展開した場合の
バスインターフェイス回路の変調回路の構成を示すブロ
ック図である。
バスインターフェイス回路の変調回路の構成を示すブロ
ック図である。
【図７】 図６の変調回路のコネクション回路の具体的
な回路図である。
な回路図である。
【図８】 図６の変調回路のデコーダの回路図である。
【図９】 図６の変調回路およびそれに対応した復号回
路からなるバスインターフェイス回路の全体のブロック
図である。
路からなるバスインターフェイス回路の全体のブロック
図である。
【図１０】 図９に示した構成の内の復号回路のコネク
ション回路の回路図である。
ション回路の回路図である。
【図１１】 従来のデータの論理空間から物理空間への
マッピングの概念の説明図である。
マッピングの概念の説明図である。
１００：バスインターフェイス回路、１１０：変調回
路、１１１：ＤＦＦ回路、１１２：セレクタ回路、１１
３：３状態バッファ回路、１２０：復号回路、１２１：
遅延回路、１２２：ＸＮＯＲ回路、１２３：ＤＦＦ回
路、１３０：疑似乱数発生器、１４０：バス、１５１：
入力端子、１５２：出力選択制御端子、１５３：出力制
御端子、１５４：クロック端子、１５５：出力端子 ２００：バスインターフェイス回路 ３００：バスインターフェイス回路、３１０：変調回
路、３１１：レイアウトブロック、３１２：スイッチブ
ロック、３２０：入力端子、３３０：バス、３４０：復
号回路、３４１：スイッチブロック、３４２：レイアウ
トブロック、３５０：出力端子、 ４００：バスインターフェイス回路、４１０：変調回
路、４１１：コネクション回路、４１１１：レイアウト
ブロック、４１１２：クロックドインバータ、４１１
３：スイッチブロック、４１２：デコーダ、４１３：n-
mビットの疑似乱数発生器、４１４：２k-1ビットの疑似
乱数発生器、４１５：ＮＡＮＤ回路、４２０：復号回
路、４２１：コネクション回路、４２１１：レイアウト
ブロック、４２１２：クロックドインバータ、４２１
３：スイッチブロック、４２２：デコーダ、４３０：バ
ス、４５１：入力端子、４５２：クロック端子、４５
３：ロック端子、４５４：出力端子
路、１１１：ＤＦＦ回路、１１２：セレクタ回路、１１
３：３状態バッファ回路、１２０：復号回路、１２１：
遅延回路、１２２：ＸＮＯＲ回路、１２３：ＤＦＦ回
路、１３０：疑似乱数発生器、１４０：バス、１５１：
入力端子、１５２：出力選択制御端子、１５３：出力制
御端子、１５４：クロック端子、１５５：出力端子 ２００：バスインターフェイス回路 ３００：バスインターフェイス回路、３１０：変調回
路、３１１：レイアウトブロック、３１２：スイッチブ
ロック、３２０：入力端子、３３０：バス、３４０：復
号回路、３４１：スイッチブロック、３４２：レイアウ
トブロック、３５０：出力端子、 ４００：バスインターフェイス回路、４１０：変調回
路、４１１：コネクション回路、４１１１：レイアウト
ブロック、４１１２：クロックドインバータ、４１１
３：スイッチブロック、４１２：デコーダ、４１３：n-
mビットの疑似乱数発生器、４１４：２k-1ビットの疑似
乱数発生器、４１５：ＮＡＮＤ回路、４２０：復号回
路、４２１：コネクション回路、４２１１：レイアウト
ブロック、４２１２：クロックドインバータ、４２１
３：スイッチブロック、４２２：デコーダ、４３０：バ
ス、４５１：入力端子、４５２：クロック端子、４５
３：ロック端子、４５４：出力端子
Claims (6)
- 【請求項１】時間領域で信号に冗長性を持たせ、冗長時
間部分にダミーデータを挿入する変調手段を設けたこと
を特徴とするバスインターフェイス回路。 - 【請求項２】時間領域でダミーデータと真のデータが混
在した信号から冗長時間部分を非検出とすることによ
り、真のデータを復号する復号手段を設けたことを特徴
とするバスインターフェイス回路。 - 【請求項３】バス幅に冗長性を持たせ、冗長バスにダミ
ーデータを挿入する変調手段を設けたことを特徴とする
バスインターフェイス回路。 - 【請求項４】バスの並び順をレイアウト及び／又は電気
的スイッチにより変更する変調手段を設けたことを特徴
とするバスインターフェイス回路。 - 【請求項５】バス幅に冗長性を持つ構成のバス中からダ
ミーデータが伝送されるバス線路を除去する復号手段を
設けたことを特徴とするバスインターフェイス回路。 - 【請求項６】並び順を変更されたバスを元の並び順に復
元するレイアウト及び／又は電気的スイッチを具備する
復号手段を設けたことを特徴とするバスインターフェイ
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07505698A JP3716959B2 (ja) | 1998-03-10 | 1998-03-10 | バスインターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07505698A JP3716959B2 (ja) | 1998-03-10 | 1998-03-10 | バスインターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11259368A true JPH11259368A (ja) | 1999-09-24 |
| JP3716959B2 JP3716959B2 (ja) | 2005-11-16 |
Family
ID=13565176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07505698A Expired - Fee Related JP3716959B2 (ja) | 1998-03-10 | 1998-03-10 | バスインターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3716959B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950540B2 (en) | 2000-01-31 | 2005-09-27 | Nec Corporation | Fingerprint apparatus and method |
| JP2010017336A (ja) * | 2008-07-10 | 2010-01-28 | Fujishoji Co Ltd | 遊技機 |
| JP2011152469A (ja) * | 2011-05-18 | 2011-08-11 | Fujishoji Co Ltd | 遊技機 |
| CN102914982A (zh) * | 2011-08-05 | 2013-02-06 | 同济大学 | 一种机器人的分布式控制系统总线结构 |
| JP2013037654A (ja) * | 2011-08-11 | 2013-02-21 | Fuji Electric Co Ltd | 半導体集積回路およびデータ漏洩防止方法 |
-
1998
- 1998-03-10 JP JP07505698A patent/JP3716959B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950540B2 (en) | 2000-01-31 | 2005-09-27 | Nec Corporation | Fingerprint apparatus and method |
| JP2010017336A (ja) * | 2008-07-10 | 2010-01-28 | Fujishoji Co Ltd | 遊技機 |
| JP2011152469A (ja) * | 2011-05-18 | 2011-08-11 | Fujishoji Co Ltd | 遊技機 |
| CN102914982A (zh) * | 2011-08-05 | 2013-02-06 | 同济大学 | 一种机器人的分布式控制系统总线结构 |
| JP2013037654A (ja) * | 2011-08-11 | 2013-02-21 | Fuji Electric Co Ltd | 半導体集積回路およびデータ漏洩防止方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3716959B2 (ja) | 2005-11-16 |
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