JPH11251444A - 半導体素子 - Google Patents
半導体素子Info
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- JPH11251444A JPH11251444A JP10047884A JP4788498A JPH11251444A JP H11251444 A JPH11251444 A JP H11251444A JP 10047884 A JP10047884 A JP 10047884A JP 4788498 A JP4788498 A JP 4788498A JP H11251444 A JPH11251444 A JP H11251444A
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- semiconductor region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 一つの素子で多入力１出力を実現できる半導
体素子や、一つの素子で１入力多出力を実現できる半導
体素子を提供する。 【解決手段】 フィールド酸化膜１６により区画された
略正三角形状のアクティブ領域１８に、ソースＳ、ドレ
インＤ１、Ｄ２、Ｄ３が形成されている。ソースＳと、
ドレインＤ１、Ｄ２、Ｄ３との間には、それぞれチャネ
ル形成領域ＣＨ１、ＣＨ２、ＣＨ３が形成されている。
各チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３の上にゲー
ト酸化膜を介して形成されたゲートＧは、フィールド酸
化膜１６の上で相互に連結されている。ドレイン電極Ｄ
Ｅ１、ＤＥ２、ＤＥ３を入力端子とし、ソース電極ＳＥ
を出力端子とすることで、多入力１出力の半導体素子と
して用いることができる。また、ソース電極ＳＥを入力
端子とし、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３を出力
端子とすることにより、１入力多出力の半導体素子とし
て用いることができる。
体素子や、一つの素子で１入力多出力を実現できる半導
体素子を提供する。 【解決手段】 フィールド酸化膜１６により区画された
略正三角形状のアクティブ領域１８に、ソースＳ、ドレ
インＤ１、Ｄ２、Ｄ３が形成されている。ソースＳと、
ドレインＤ１、Ｄ２、Ｄ３との間には、それぞれチャネ
ル形成領域ＣＨ１、ＣＨ２、ＣＨ３が形成されている。
各チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３の上にゲー
ト酸化膜を介して形成されたゲートＧは、フィールド酸
化膜１６の上で相互に連結されている。ドレイン電極Ｄ
Ｅ１、ＤＥ２、ＤＥ３を入力端子とし、ソース電極ＳＥ
を出力端子とすることで、多入力１出力の半導体素子と
して用いることができる。また、ソース電極ＳＥを入力
端子とし、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３を出力
端子とすることにより、１入力多出力の半導体素子とし
て用いることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体素子に関
し、特に、制御半導体領域の電気的状態を変化させるこ
とにより、電気信号の伝達を制御する半導体素子に関す
る。
し、特に、制御半導体領域の電気的状態を変化させるこ
とにより、電気信号の伝達を制御する半導体素子に関す
る。
【０００２】
【従来の技術】半導体素子の一つとしてＭＯＳＦＥＴ
（ Metal Oxide Semiconductor Field Effect Transist
or）が知られている。従来のＭＯＳＦＥＴ２の断面構成
を図１１Ａに示す。従来のＭＯＳＦＥＴ２は、シリコン
半導体で構成されたＰ型の基板４の上部に形成されたＮ
+型のソースＳおよびドレインＤを備えている。ソース
Ｓ、ドレインＤには、それぞれ、アルミニウムで構成さ
れたソース電極６、ドレイン電極８が接続されている。
（ Metal Oxide Semiconductor Field Effect Transist
or）が知られている。従来のＭＯＳＦＥＴ２の断面構成
を図１１Ａに示す。従来のＭＯＳＦＥＴ２は、シリコン
半導体で構成されたＰ型の基板４の上部に形成されたＮ
+型のソースＳおよびドレインＤを備えている。ソース
Ｓ、ドレインＤには、それぞれ、アルミニウムで構成さ
れたソース電極６、ドレイン電極８が接続されている。
【０００３】ソースＳとドレインＤとに挟まれた基板４
の表面近傍がチャネル形成領域ＣＨである。チャネル形
成領域ＣＨの上には、シリコン酸化物で構成されたゲー
ト酸化膜ＧＭを介して、ポリシリコンで構成されたゲー
トＧが形成されている。
の表面近傍がチャネル形成領域ＣＨである。チャネル形
成領域ＣＨの上には、シリコン酸化物で構成されたゲー
ト酸化膜ＧＭを介して、ポリシリコンで構成されたゲー
トＧが形成されている。
【０００４】図１１Ｂは、ＭＯＳＦＥＴ２の平面構成を
概念的に表わした図面である。ゲートＧに印加する電圧
を調整することで、ソースＳとドレインＤとの間に流れ
る電流を調整することができる。
概念的に表わした図面である。ゲートＧに印加する電圧
を調整することで、ソースＳとドレインＤとの間に流れ
る電流を調整することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＭＯＳＦＥＴ２には、次のような問題があ
った。ＭＯＳＦＥＴ２は、ゲートＧに印加する電圧を調
整することによってソース電極６とドレイン電極８とを
電気的に接続したり切り離したりするスイッチの役割を
果す。
ような従来のＭＯＳＦＥＴ２には、次のような問題があ
った。ＭＯＳＦＥＴ２は、ゲートＧに印加する電圧を調
整することによってソース電極６とドレイン電極８とを
電気的に接続したり切り離したりするスイッチの役割を
果す。
【０００６】しかし、たとえば、ドレイン電極８を入力
側としソース電極６を出力側とした場合、１入力１出力
のスイッチとして機能するに過ぎない。これでは、多入
力１出力や１入力多出力のスイッチとして使用すること
はできない。多入力１出力のスイッチや１入力多出力の
スイッチを得るには、複数のＭＯＳＦＥＴを接続しなけ
ればならず、装置が大きくなってしまう。
側としソース電極６を出力側とした場合、１入力１出力
のスイッチとして機能するに過ぎない。これでは、多入
力１出力や１入力多出力のスイッチとして使用すること
はできない。多入力１出力のスイッチや１入力多出力の
スイッチを得るには、複数のＭＯＳＦＥＴを接続しなけ
ればならず、装置が大きくなってしまう。
【０００７】この発明は、このような問題点を解決し、
一つの素子で多入力１出力を実現できる半導体素子や、
一つの素子で１入力多出力を実現できる半導体素子を提
供することを目的とする。
一つの素子で多入力１出力を実現できる半導体素子や、
一つの素子で１入力多出力を実現できる半導体素子を提
供することを目的とする。
【０００８】
【課題を解決するための手段、発明の作用および効果】
請求項１の半導体素子においては、半導体基板に設けら
れた一つの第１半導体領域と、第１半導体領域に隣接し
て設けられた制御半導体領域と、制御半導体領域に隣接
して設けられた半導体領域であって電気的に相互に独立
した複数の第２半導体領域とを備え、制御半導体領域の
電気的状態を変化させることにより、各第２半導体領域
に与えられた電気信号を合成して第１半導体領域に伝達
するよう制御することを特徴とする。
請求項１の半導体素子においては、半導体基板に設けら
れた一つの第１半導体領域と、第１半導体領域に隣接し
て設けられた制御半導体領域と、制御半導体領域に隣接
して設けられた半導体領域であって電気的に相互に独立
した複数の第２半導体領域とを備え、制御半導体領域の
電気的状態を変化させることにより、各第２半導体領域
に与えられた電気信号を合成して第１半導体領域に伝達
するよう制御することを特徴とする。
【０００９】したがって、多入力１出力の半導体素子を
実現することができる。たとえば、各第２半導体領域に
それぞれ２値の電気信号が入力された場合に、第１半導
体領域からは、これら各電気信号を合成した多値の電気
信号を得ることが可能となる。
実現することができる。たとえば、各第２半導体領域に
それぞれ２値の電気信号が入力された場合に、第１半導
体領域からは、これら各電気信号を合成した多値の電気
信号を得ることが可能となる。
【００１０】請求項２の半導体素子においては、半導体
基板に設けられた一つの第１半導体領域と、第１半導体
領域に隣接して設けられた制御半導体領域と、制御半導
体領域に隣接して設けられた半導体領域であって電気的
に相互に独立した複数の第２半導体領域とを備え、制御
半導体領域の電気的状態を変化させることにより、第１
半導体領域に与えられた電気信号を分配して各第２半導
体領域に伝達するよう制御することを特徴とする。
基板に設けられた一つの第１半導体領域と、第１半導体
領域に隣接して設けられた制御半導体領域と、制御半導
体領域に隣接して設けられた半導体領域であって電気的
に相互に独立した複数の第２半導体領域とを備え、制御
半導体領域の電気的状態を変化させることにより、第１
半導体領域に与えられた電気信号を分配して各第２半導
体領域に伝達するよう制御することを特徴とする。
【００１１】したがって、１入力多出力の半導体素子を
実現することができる。たとえば、第１半導体領域から
入力された電気信号を、各第２半導体領域に分配する分
配器を実現することができる。
実現することができる。たとえば、第１半導体領域から
入力された電気信号を、各第２半導体領域に分配する分
配器を実現することができる。
【００１２】なお、請求項において、「半導体基板に第
１半導体領域を設ける」とは、半導体基板に接して第１
半導体領域を形成する場合、半導体基板の上に形成した
一層以上の別の層の上に第１半導体領域を形成する場
合、および、半導体基板自体が第１半導体領域である場
合を含む概念である。 〔発明の詳細な説明〕
１半導体領域を設ける」とは、半導体基板に接して第１
半導体領域を形成する場合、半導体基板の上に形成した
一層以上の別の層の上に第１半導体領域を形成する場
合、および、半導体基板自体が第１半導体領域である場
合を含む概念である。 〔発明の詳細な説明〕
【００１３】
【発明の実施の形態】図１に、この発明の一実施形態に
よる半導体素子であるＭＯＳＦＥＴ（ MetalOxide Semi
conductor Field Effect Transistor）１２の概念的な
平面構成を示す。図１における断面IIを図２に示す。
よる半導体素子であるＭＯＳＦＥＴ（ MetalOxide Semi
conductor Field Effect Transistor）１２の概念的な
平面構成を示す。図１における断面IIを図２に示す。
【００１４】図２に示すように、ＭＯＳＦＥＴ１２は、
シリコン半導体で構成されたＰ型の基板１４（半導体基
板）の上部に形成されている。図１に示すように、ＭＯ
ＳＦＥＴ１２は、フィールド酸化膜１６により区画され
た略正三角形状のアクティブ領域１８に形成されたＮ+
型のソースＳ（第１半導体領域）、ドレインＤ１、Ｄ
２、Ｄ３（複数の第２半導体領域）を備えている。
シリコン半導体で構成されたＰ型の基板１４（半導体基
板）の上部に形成されている。図１に示すように、ＭＯ
ＳＦＥＴ１２は、フィールド酸化膜１６により区画され
た略正三角形状のアクティブ領域１８に形成されたＮ+
型のソースＳ（第１半導体領域）、ドレインＤ１、Ｄ
２、Ｄ３（複数の第２半導体領域）を備えている。
【００１５】ソースＳとドレインＤ１との間に挟まれた
基板１４（図１参照）の表面近傍がチャネル形成領域Ｃ
Ｈ１を構成している。同様に、ソースＳとドレインＤ２
との間に挟まれた基板１４の表面近傍がチャネル形成領
域ＣＨ２を構成している。ソースＳとドレインＤ３との
間に挟まれた基板１４の表面近傍がチャネル形成領域Ｃ
Ｈ３を構成している。
基板１４（図１参照）の表面近傍がチャネル形成領域Ｃ
Ｈ１を構成している。同様に、ソースＳとドレインＤ２
との間に挟まれた基板１４の表面近傍がチャネル形成領
域ＣＨ２を構成している。ソースＳとドレインＤ３との
間に挟まれた基板１４の表面近傍がチャネル形成領域Ｃ
Ｈ３を構成している。
【００１６】図２に示すように、各チャネル形成領域Ｃ
Ｈ１、ＣＨ２、ＣＨ３の上には、シリコン酸化物で構成
されたゲート酸化膜ＧＭを介して、ポリシリコンで構成
されたゲートＧが形成されている。ゲートＧの上は絶縁
物により構成された層間膜２０で覆われている。ソース
Ｓ、ドレインＤ１、Ｄ２、Ｄ３には、それぞれ、層間膜
２０に形成されたコンタクトホールを介して、アルミニ
ウムで構成されたソース電極ＳＥ、ドレイン電極ＤＥ
１、ＤＥ２、ＤＥ３が接続されている。
Ｈ１、ＣＨ２、ＣＨ３の上には、シリコン酸化物で構成
されたゲート酸化膜ＧＭを介して、ポリシリコンで構成
されたゲートＧが形成されている。ゲートＧの上は絶縁
物により構成された層間膜２０で覆われている。ソース
Ｓ、ドレインＤ１、Ｄ２、Ｄ３には、それぞれ、層間膜
２０に形成されたコンタクトホールを介して、アルミニ
ウムで構成されたソース電極ＳＥ、ドレイン電極ＤＥ
１、ＤＥ２、ＤＥ３が接続されている。
【００１７】図１に示すように、各チャネル形成領域Ｃ
Ｈ１、ＣＨ２、ＣＨ３の上に形成されたゲートＧは、フ
ィールド酸化膜１６の上で相互に連結され（すなわち電
気的に相互に接続され）、略正３角形状に形成されてい
る。なお、ソース電極ＳＥ、ドレイン電極ＤＥ１、ＤＥ
２、ＤＥ３の上は、パッシベーション膜（図示せず）に
より覆われている。
Ｈ１、ＣＨ２、ＣＨ３の上に形成されたゲートＧは、フ
ィールド酸化膜１６の上で相互に連結され（すなわち電
気的に相互に接続され）、略正３角形状に形成されてい
る。なお、ソース電極ＳＥ、ドレイン電極ＤＥ１、ＤＥ
２、ＤＥ３の上は、パッシベーション膜（図示せず）に
より覆われている。
【００１８】このようなＭＯＳＦＥＴ１２を用いた回路
の一例を図３に示す。この例では、一つのＭＯＳＦＥＴ
１２に、３つのセンサ部Ｓ１、Ｓ２、Ｓ３およびセンス
アンプＳＡが接続されている。すなわち、ＭＯＳＦＥＴ
１２のドレイン電極ＤＥ１、ＤＥ２、ＤＥ３に、それぞ
れ、センサ部Ｓ１、Ｓ２、Ｓ３が接続され、ソース電極
ＳＥに、センスアンプ部ＳＡが接続されている。
の一例を図３に示す。この例では、一つのＭＯＳＦＥＴ
１２に、３つのセンサ部Ｓ１、Ｓ２、Ｓ３およびセンス
アンプＳＡが接続されている。すなわち、ＭＯＳＦＥＴ
１２のドレイン電極ＤＥ１、ＤＥ２、ＤＥ３に、それぞ
れ、センサ部Ｓ１、Ｓ２、Ｓ３が接続され、ソース電極
ＳＥに、センスアンプ部ＳＡが接続されている。
【００１９】ＭＯＳＦＥＴ１２のゲートＧをＯＮにする
ことにより、各チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ
３は、実質的に同じ電気的状態となる。すなわち、各チ
ャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３のいずれにも、
Ｎ型のチャネルが形成される。この結果、センサ部Ｓ
１、Ｓ２、Ｓ３からの電気信号が合成されて、センスア
ンプ部ＳＡに伝達される。このように構成すれば、ＯＮ
状態になっているセンサ部に対応した電流がセンスアン
プ部ＳＡに流れることになる。
ことにより、各チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ
３は、実質的に同じ電気的状態となる。すなわち、各チ
ャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３のいずれにも、
Ｎ型のチャネルが形成される。この結果、センサ部Ｓ
１、Ｓ２、Ｓ３からの電気信号が合成されて、センスア
ンプ部ＳＡに伝達される。このように構成すれば、ＯＮ
状態になっているセンサ部に対応した電流がセンスアン
プ部ＳＡに流れることになる。
【００２０】たとえば、センサ部Ｓ１、Ｓ２、Ｓ３が、
それぞれ、温度Ｔ１以上、Ｔ２以上、Ｔ３以上でＯＮ状
態になるような温度センサで構成されていれば、センス
アンプ部ＳＡに流れる電流を知ることによって、どのセ
ンサ部がＯＮ状態になっているかを知ることができ、こ
れによって、測定対象の温度を知ることができる。
それぞれ、温度Ｔ１以上、Ｔ２以上、Ｔ３以上でＯＮ状
態になるような温度センサで構成されていれば、センス
アンプ部ＳＡに流れる電流を知ることによって、どのセ
ンサ部がＯＮ状態になっているかを知ることができ、こ
れによって、測定対象の温度を知ることができる。
【００２１】このように、ＭＯＳＦＥＴ１２は、多入力
１出力の半導体素子として用いることができる。すなわ
ち、各センサ部Ｓ１、Ｓ２、Ｓ３から、各ドレインＤ
１、Ｄ２、Ｄ３にそれぞれ２値の電気信号が入力された
場合に、ソースＳからは、これら各電気信号を合成した
多値の電気信号を得ることが可能となる。
１出力の半導体素子として用いることができる。すなわ
ち、各センサ部Ｓ１、Ｓ２、Ｓ３から、各ドレインＤ
１、Ｄ２、Ｄ３にそれぞれ２値の電気信号が入力された
場合に、ソースＳからは、これら各電気信号を合成した
多値の電気信号を得ることが可能となる。
【００２２】ＭＯＳＦＥＴ１２を用いた回路の他の例を
図４に示す。この例では、一つのＭＯＳＦＥＴ１２に、
一つの信号供給部２２および３つの信号被供給部２４、
２６、２８が接続されている。すなわち、ＭＯＳＦＥＴ
１２のソース電極ＳＥに、信号供給部２２が接続され、
ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３に、それぞれ、信
号被供給部２４、２６、２８が接続されている。
図４に示す。この例では、一つのＭＯＳＦＥＴ１２に、
一つの信号供給部２２および３つの信号被供給部２４、
２６、２８が接続されている。すなわち、ＭＯＳＦＥＴ
１２のソース電極ＳＥに、信号供給部２２が接続され、
ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３に、それぞれ、信
号被供給部２４、２６、２８が接続されている。
【００２３】すなわち、ＭＯＳＦＥＴ１２のゲートＧを
ＯＮにすることにより、各チャネル形成領域ＣＨ１、Ｃ
Ｈ２、ＣＨ３にＮ型のチャネルが形成される。この結
果、信号供給部２２からの電気信号を分配して、３つの
信号被供給部２４、２６、２８に与えることができる。
たとえば、信号被供給部２４、２６、２８が、それぞ
れ、別の場所に配置されたＬＥＤ（発光ダイオード）を
含む回路であれば、一つの信号供給部２２により、３つ
のＬＥＤを同時に点灯または消灯することができる。
ＯＮにすることにより、各チャネル形成領域ＣＨ１、Ｃ
Ｈ２、ＣＨ３にＮ型のチャネルが形成される。この結
果、信号供給部２２からの電気信号を分配して、３つの
信号被供給部２４、２６、２８に与えることができる。
たとえば、信号被供給部２４、２６、２８が、それぞ
れ、別の場所に配置されたＬＥＤ（発光ダイオード）を
含む回路であれば、一つの信号供給部２２により、３つ
のＬＥＤを同時に点灯または消灯することができる。
【００２４】このように、ＭＯＳＦＥＴ１２は、１入力
多出力の半導体素子として用いることができる。すなわ
ち、ソースＳから入力された電気信号を、各ドレインＤ
１、Ｄ２、Ｄ３にそれぞれ分配する分配器として用いる
ことができる。
多出力の半導体素子として用いることができる。すなわ
ち、ソースＳから入力された電気信号を、各ドレインＤ
１、Ｄ２、Ｄ３にそれぞれ分配する分配器として用いる
ことができる。
【００２５】つぎに、図５に、この発明の他の実施形態
による半導体素子であるＭＯＳＦＥＴ３２の概念的な平
面構成を示す。図５における断面VIを図６に示す。
による半導体素子であるＭＯＳＦＥＴ３２の概念的な平
面構成を示す。図５における断面VIを図６に示す。
【００２６】図５に示すＭＯＳＦＥＴ３２は、図１に示
すＭＯＳＦＥＴ１２と類似の構成である。ただし、図６
に示すように、ＭＯＳＦＥＴ３２においては、アクティ
ブ領域１８近傍にあるフィールド酸化膜１６の上部に、
ポリシリコンにより構成されたダミーゲートＤＧを形成
している。
すＭＯＳＦＥＴ１２と類似の構成である。ただし、図６
に示すように、ＭＯＳＦＥＴ３２においては、アクティ
ブ領域１８近傍にあるフィールド酸化膜１６の上部に、
ポリシリコンにより構成されたダミーゲートＤＧを形成
している。
【００２７】これは、ＳＡＣ（自己整合コンタクト）法
と呼ばれる技術を用いて、ドレイン電極ＤＥ１、ＤＥ
２、ＤＥ３およびソース電極ＳＥを形成するためであ
る。ＳＡＣ法を用いてドレイン電極ＤＥ１、ＤＥ２、Ｄ
Ｅ３およびソース電極ＳＥを形成する方法を、図６にし
たがって簡単に説明する。
と呼ばれる技術を用いて、ドレイン電極ＤＥ１、ＤＥ
２、ＤＥ３およびソース電極ＳＥを形成するためであ
る。ＳＡＣ法を用いてドレイン電極ＤＥ１、ＤＥ２、Ｄ
Ｅ３およびソース電極ＳＥを形成する方法を、図６にし
たがって簡単に説明する。
【００２８】まず、ゲートＧを形成する工程において、
同時に、ダミーゲートＤＧを形成する。ダミーゲートＤ
Ｇは、アクティブ領域１８を取り囲むように形成され
る。つぎに、ゲートＧおよびダミーゲートＤＧの真上
に、オフセット用の絶縁層３４を形成する。この上に、
絶縁物による層を堆積させる。この後、堆積した層をエ
ッチバックすることにより、ソースＳ、ドレインＤ１、
Ｄ２、Ｄ３の表面を露出させる。このようにして、コン
タクトホール３８を形成する。
同時に、ダミーゲートＤＧを形成する。ダミーゲートＤ
Ｇは、アクティブ領域１８を取り囲むように形成され
る。つぎに、ゲートＧおよびダミーゲートＤＧの真上
に、オフセット用の絶縁層３４を形成する。この上に、
絶縁物による層を堆積させる。この後、堆積した層をエ
ッチバックすることにより、ソースＳ、ドレインＤ１、
Ｄ２、Ｄ３の表面を露出させる。このようにして、コン
タクトホール３８を形成する。
【００２９】堆積した層をエッチバックしたとき、ゲー
トＧおよびダミーゲートＤＧならびにこれらの真上に形
成された絶縁層３４の側壁に、当該堆積した層の一部が
取り残される。これがサイドウォール３６である。つぎ
に、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３およびソース
電極ＳＥを形成する。
トＧおよびダミーゲートＤＧならびにこれらの真上に形
成された絶縁層３４の側壁に、当該堆積した層の一部が
取り残される。これがサイドウォール３６である。つぎ
に、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３およびソース
電極ＳＥを形成する。
【００３０】図６に示すように、ゲートＧおよびダミー
ゲートＤＧは、絶縁層３４とサイドウォール３６とによ
って、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３およびソー
ス電極ＳＥから絶縁されている。すなわち、ゲートＧお
よびダミーゲートＤＧに対して自己整合的に、ドレイン
電極ＤＥ１、ＤＥ２、ＤＥ３およびソース電極ＳＥが形
成される。
ゲートＤＧは、絶縁層３４とサイドウォール３６とによ
って、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３およびソー
ス電極ＳＥから絶縁されている。すなわち、ゲートＧお
よびダミーゲートＤＧに対して自己整合的に、ドレイン
電極ＤＥ１、ＤＥ２、ＤＥ３およびソース電極ＳＥが形
成される。
【００３１】このように、ＳＡＣ法を用いることによっ
て、ゲートＧと、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３
またはソース電極ＳＥとの距離を極めて小さくすること
ができる。このため、たとえば、ドレイン電極ＤＥ１、
ＤＥ２、ＤＥ３の大きさを最小寸法に設定すれば（図で
は、説明の便宜上、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ
３を大きめに描いている）、ドレインＤ１、Ｄ２、Ｄ３
の投影面積をかなり小さくすることができる。したがっ
て、ＭＯＳＦＥＴ３２の大きさをより小さくすることが
可能となる。
て、ゲートＧと、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３
またはソース電極ＳＥとの距離を極めて小さくすること
ができる。このため、たとえば、ドレイン電極ＤＥ１、
ＤＥ２、ＤＥ３の大きさを最小寸法に設定すれば（図で
は、説明の便宜上、ドレイン電極ＤＥ１、ＤＥ２、ＤＥ
３を大きめに描いている）、ドレインＤ１、Ｄ２、Ｄ３
の投影面積をかなり小さくすることができる。したがっ
て、ＭＯＳＦＥＴ３２の大きさをより小さくすることが
可能となる。
【００３２】なお、図１に示すＭＯＳＦＥＴ１２におい
ては、たとえばドレイン電極ＤＥ１、ＤＥ２、ＤＥ３の
ためのコンタクトホールを形成する際、アライメントず
れを吸収するためのマージンをそれぞれ設けなければな
らないため、ドレインＤ１、Ｄ２、Ｄ３の投影面積を、
その分だけ広く設定しなければならない。
ては、たとえばドレイン電極ＤＥ１、ＤＥ２、ＤＥ３の
ためのコンタクトホールを形成する際、アライメントず
れを吸収するためのマージンをそれぞれ設けなければな
らないため、ドレインＤ１、Ｄ２、Ｄ３の投影面積を、
その分だけ広く設定しなければならない。
【００３３】つぎに、図７に、この発明のさらに他の実
施形態による半導体素子であるＭＯＳＦＥＴ４２の概念
的な平面構成を示す。図７における断面VIIIを図８に示
す。
施形態による半導体素子であるＭＯＳＦＥＴ４２の概念
的な平面構成を示す。図７における断面VIIIを図８に示
す。
【００３４】図７に示すＭＯＳＦＥＴ４２は、図１に示
すＭＯＳＦＥＴ１２と類似の構成である。ただし、図７
に示すように、ＭＯＳＦＥＴ４２においては、アクティ
ブ領域１８を矩形状に形成するとともに、アクティブ領
域１８を矩形状に４分割するように、ゲートＧを形成し
ている。したがって、ゲートＧは、十字形状なってい
る。なお、図１に示すＭＯＳＦＥＴ１２と同様に、ゲー
トＧの下には、ゲート酸化膜ＧＭを介して、Ｐ型の半導
体領域（基板１４の一部）が配置されている。
すＭＯＳＦＥＴ１２と類似の構成である。ただし、図７
に示すように、ＭＯＳＦＥＴ４２においては、アクティ
ブ領域１８を矩形状に形成するとともに、アクティブ領
域１８を矩形状に４分割するように、ゲートＧを形成し
ている。したがって、ゲートＧは、十字形状なってい
る。なお、図１に示すＭＯＳＦＥＴ１２と同様に、ゲー
トＧの下には、ゲート酸化膜ＧＭを介して、Ｐ型の半導
体領域（基板１４の一部）が配置されている。
【００３５】ソースＳとドレインＤ１との間に挟まれた
基板１４の表面近傍がチャネル形成領域ＣＨ１を構成し
ている。同様に、ソースＳとドレインＤ３との間に挟ま
れた基板１４の表面近傍がチャネル形成領域ＣＨ３を構
成している。
基板１４の表面近傍がチャネル形成領域ＣＨ１を構成し
ている。同様に、ソースＳとドレインＤ３との間に挟ま
れた基板１４の表面近傍がチャネル形成領域ＣＨ３を構
成している。
【００３６】また、ソースＳとドレインＤ２との間に挟
まれた基板１４の表面近傍がチャネル形成領域ＣＨ２を
構成している。したがって、チャネル形成領域ＣＨ２
は、ゲートＧの十字の交点近傍の直下部分のみであり、
他のチャネル形成領域ＣＨ１、ＣＨ３に比し、チャネル
幅が狭い。このため、後述するように、ドレインＤ１、
Ｄ２またはＤ３に一定電位が与えられた場合にドレイン
Ｄ２とソースＳとの間に流れる電流は、ドレインＤ１と
ソースＳとの間に流れる電流や、ドレインＤ３とソース
Ｓとの間に流れる電流に比し、小さい。
まれた基板１４の表面近傍がチャネル形成領域ＣＨ２を
構成している。したがって、チャネル形成領域ＣＨ２
は、ゲートＧの十字の交点近傍の直下部分のみであり、
他のチャネル形成領域ＣＨ１、ＣＨ３に比し、チャネル
幅が狭い。このため、後述するように、ドレインＤ１、
Ｄ２またはＤ３に一定電位が与えられた場合にドレイン
Ｄ２とソースＳとの間に流れる電流は、ドレインＤ１と
ソースＳとの間に流れる電流や、ドレインＤ３とソース
Ｓとの間に流れる電流に比し、小さい。
【００３７】つぎに、ドレインＤ１、Ｄ２、Ｄ３を入力
とし、ソースＳを出力とした場合のＭＯＳＦＥＴ４２の
動作について説明する。チャネル形成領域ＣＨ１のチャ
ネル幅とチャネル形成領域ＣＨ３のチャネル幅とが実質
的に同じであると仮定すれば、ドレインＤ１がＯＮ状態
になったとき（ドレインＤ１に、たとえば電源電位が与
えられたとき）にソースＳに流れる電流と、ドレインＤ
３がＯＮ状態になったときにソースＳに流れる電流と
は、ほぼ同じである。
とし、ソースＳを出力とした場合のＭＯＳＦＥＴ４２の
動作について説明する。チャネル形成領域ＣＨ１のチャ
ネル幅とチャネル形成領域ＣＨ３のチャネル幅とが実質
的に同じであると仮定すれば、ドレインＤ１がＯＮ状態
になったとき（ドレインＤ１に、たとえば電源電位が与
えられたとき）にソースＳに流れる電流と、ドレインＤ
３がＯＮ状態になったときにソースＳに流れる電流と
は、ほぼ同じである。
【００３８】一方、上述のように、ドレインＤ２がＯＮ
状態になったときにソースＳに流れる電流は、ドレイン
Ｄ１やドレインＤ３がＯＮ状態になったときにソースＳ
に流れる電流よりも、かなり小さい。
状態になったときにソースＳに流れる電流は、ドレイン
Ｄ１やドレインＤ３がＯＮ状態になったときにソースＳ
に流れる電流よりも、かなり小さい。
【００３９】したがって、ドレインＤ１、Ｄ２、Ｄ３そ
れぞれのＯＮ状態およびＯＦＦ状態を組合せることによ
り、ソースＳに流れる電流値を変えることができる。ゲ
ートＧをＯＮにしたとき各チャネル形成領域ＣＨ１、Ｃ
Ｈ２、ＣＨ３にＮ型のチャネルが形成される。この結
果、ソースＳには、上記組合せにしたがって、図９Ａ〜
図９Ｆに示す６通りの状態のうちいずれかの状態に対応
した電流が流れる。図９Ａの状態における電流値が最も
小さく（０である）、図９Ｂ，Ｃ，Ｄ，Ｅの順に大きく
なる。図９Ｆの状態における電流値が最も大きい。
れぞれのＯＮ状態およびＯＦＦ状態を組合せることによ
り、ソースＳに流れる電流値を変えることができる。ゲ
ートＧをＯＮにしたとき各チャネル形成領域ＣＨ１、Ｃ
Ｈ２、ＣＨ３にＮ型のチャネルが形成される。この結
果、ソースＳには、上記組合せにしたがって、図９Ａ〜
図９Ｆに示す６通りの状態のうちいずれかの状態に対応
した電流が流れる。図９Ａの状態における電流値が最も
小さく（０である）、図９Ｂ，Ｃ，Ｄ，Ｅの順に大きく
なる。図９Ｆの状態における電流値が最も大きい。
【００４０】このように、ドレインＤ１、Ｄ２、Ｄ３そ
れぞれについての２値入力（ＯＮ状態またはＯＦＦ状
態）を組合せることにより、多値出力（この実施形態で
は、６値出力）を得ることができる。すなわち、ＭＯＳ
ＦＥＴ４２は、２値の電気信号を組合せて多値の電気信
号を得る半導体素子として用いることができる。これ
を、演算素子等に利用すれば、コンパクトな演算処理装
置を実現することが可能となる。
れぞれについての２値入力（ＯＮ状態またはＯＦＦ状
態）を組合せることにより、多値出力（この実施形態で
は、６値出力）を得ることができる。すなわち、ＭＯＳ
ＦＥＴ４２は、２値の電気信号を組合せて多値の電気信
号を得る半導体素子として用いることができる。これ
を、演算素子等に利用すれば、コンパクトな演算処理装
置を実現することが可能となる。
【００４１】なお、上述の実施形態においては、チャネ
ル形成領域ＣＨ１のチャネル幅とチャネル形成領域ＣＨ
３のチャネル幅とが実質的に同じであると仮定して説明
したが、チャネル形成領域ＣＨ１のチャネル幅とチャネ
ル形成領域ＣＨ３のチャネル幅とが実質的に異なる場合
には、さらに多くの種類の電流値が得られる。すなわ
ち、より細かい多値化が可能となる。
ル形成領域ＣＨ１のチャネル幅とチャネル形成領域ＣＨ
３のチャネル幅とが実質的に同じであると仮定して説明
したが、チャネル形成領域ＣＨ１のチャネル幅とチャネ
ル形成領域ＣＨ３のチャネル幅とが実質的に異なる場合
には、さらに多くの種類の電流値が得られる。すなわ
ち、より細かい多値化が可能となる。
【００４２】この実施形態では、ソースＳとの間で電流
の授受が可能なドレイン領域の数が３つの場合を例に説
明したが、ソースＳとの間で電流の授受が可能なドレイ
ン領域の数を４つ以上にすることもできる。このように
すれば、さらに細かい多値化が可能となる。逆に、ソー
スＳとの間で電流の授受が可能なドレイン領域の数を２
つにすることもできる。ただし、この場合には、あまり
細かい多値化はできない。
の授受が可能なドレイン領域の数が３つの場合を例に説
明したが、ソースＳとの間で電流の授受が可能なドレイ
ン領域の数を４つ以上にすることもできる。このように
すれば、さらに細かい多値化が可能となる。逆に、ソー
スＳとの間で電流の授受が可能なドレイン領域の数を２
つにすることもできる。ただし、この場合には、あまり
細かい多値化はできない。
【００４３】なお、上述のように、図１に示すＭＯＳＦ
ＥＴ１２や図５に示すＭＯＳＦＥＴ３２も、２値の電気
信号を組合せて多値の電気信号を得る半導体素子として
用いることができる。
ＥＴ１２や図５に示すＭＯＳＦＥＴ３２も、２値の電気
信号を組合せて多値の電気信号を得る半導体素子として
用いることができる。
【００４４】図１０は、図７に示すＭＯＳＦＥＴ４２
に、前述（図５参照）のＳＡＣ法を適用して形成したＭ
ＯＳＦＥＴ５２の概念的な平面構成である。ＳＡＣ法を
用いてドレイン電極ＤＥ１、ＤＥ２、ＤＥ３およびソー
ス電極ＳＥを形成することで、さらにコンパクトな半導
体素子をえることができる。
に、前述（図５参照）のＳＡＣ法を適用して形成したＭ
ＯＳＦＥＴ５２の概念的な平面構成である。ＳＡＣ法を
用いてドレイン電極ＤＥ１、ＤＥ２、ＤＥ３およびソー
ス電極ＳＥを形成することで、さらにコンパクトな半導
体素子をえることができる。
【００４５】なお、上述の各実施形態においては、各チ
ャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３の上に形成され
たゲートＧを、電気的に相互に接続するよう構成した
が、この発明はこれに限定されるものではない。たとえ
ば、各チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３の上に
形成されたゲートを、それぞれ電気的に相互に独立的に
構成することもできる。このように構成すれば、各ゲー
トを独立して制御することが可能となる。すなわち、各
チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３を、それぞれ
独立した所望の電気的状態にすることができる。
ャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３の上に形成され
たゲートＧを、電気的に相互に接続するよう構成した
が、この発明はこれに限定されるものではない。たとえ
ば、各チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３の上に
形成されたゲートを、それぞれ電気的に相互に独立的に
構成することもできる。このように構成すれば、各ゲー
トを独立して制御することが可能となる。すなわち、各
チャネル形成領域ＣＨ１、ＣＨ２、ＣＨ３を、それぞれ
独立した所望の電気的状態にすることができる。
【００４６】また、上述の各実施形態においては、ソー
スＳ（第１半導体領域）、ドレインＤ１、Ｄ２、Ｄ３
（第２半導体領域）、チャネル形成領域ＣＨ１、ＣＨ
２、ＣＨ３（制御半導体領域）等の形状が図１や図７に
示される形状である場合を例に説明したが、第１半導体
領域、第２半導体領域、制御半導体領域等の形状はこれ
に限定されるものではない。
スＳ（第１半導体領域）、ドレインＤ１、Ｄ２、Ｄ３
（第２半導体領域）、チャネル形成領域ＣＨ１、ＣＨ
２、ＣＨ３（制御半導体領域）等の形状が図１や図７に
示される形状である場合を例に説明したが、第１半導体
領域、第２半導体領域、制御半導体領域等の形状はこれ
に限定されるものではない。
【００４７】また、上述の各実施形態においては、第２
半導体領域の数が３つである場合を例に説明したが、前
述のように、第２半導体領域の数は、２つであってもよ
いし、４つ以上であってもよい。、また、上述の各実施
形態においては、Ｎチャネル型のＭＯＳＦＥＴにこの発
明を適用した場合を例に説明したが、この発明はこれに
限定されるものではない。たとえば、Ｐチャネル型のＭ
ＯＳＦＥＴにも、この発明を適用することができる。ま
た、ＭＯＳＦＥＴ以外のＦＥＴ（Field Effect Transis
tor）、バイポーラ型トランジスタにも、この発明を適
用することができる。さらに、この発明はトランジスタ
以外の半導体素子、たとえば、フローティングゲートを
有する積層ゲートを備えた記憶用の半導体素子（フラッ
シュメモリのメモリセル）等にも適用することができ
る。
半導体領域の数が３つである場合を例に説明したが、前
述のように、第２半導体領域の数は、２つであってもよ
いし、４つ以上であってもよい。、また、上述の各実施
形態においては、Ｎチャネル型のＭＯＳＦＥＴにこの発
明を適用した場合を例に説明したが、この発明はこれに
限定されるものではない。たとえば、Ｐチャネル型のＭ
ＯＳＦＥＴにも、この発明を適用することができる。ま
た、ＭＯＳＦＥＴ以外のＦＥＴ（Field Effect Transis
tor）、バイポーラ型トランジスタにも、この発明を適
用することができる。さらに、この発明はトランジスタ
以外の半導体素子、たとえば、フローティングゲートを
有する積層ゲートを備えた記憶用の半導体素子（フラッ
シュメモリのメモリセル）等にも適用することができ
る。
【図１】この発明の一実施形態による半導体素子である
ＭＯＳＦＥＴ１２の概念的な平面構成を示す図面であ
る。
ＭＯＳＦＥＴ１２の概念的な平面構成を示す図面であ
る。
【図２】図１における断面IIを示す図面である。
【図３】ＭＯＳＦＥＴ１２を用いた回路の一例を示す図
面である。
面である。
【図４】ＭＯＳＦＥＴ１２を用いた回路の他の例を示す
図面である。
図面である。
【図５】この発明の他の実施形態によるＭＯＳＦＥＴ３
２の概念的な平面構成を示す図面である。
２の概念的な平面構成を示す図面である。
【図６】図５における断面VIを示す図面である。
【図７】この発明のさらに他の実施形態によるＭＯＳＦ
ＥＴ４２の概念的な平面構成を示す図面である。
ＥＴ４２の概念的な平面構成を示す図面である。
【図８】図７における断面VIIIを示す図面である。
【図９】図９Ａないし図９Ｆは、ドレインＤ１、Ｄ２、
Ｄ３それぞれのＯＮ状態およびＯＦＦ状態の組合せ示す
図面である。
Ｄ３それぞれのＯＮ状態およびＯＦＦ状態の組合せ示す
図面である。
【図１０】この発明のさらに他の実施形態によるＭＯＳ
ＦＥＴ５２の概念的な平面構成を示す図面である。
ＦＥＴ５２の概念的な平面構成を示す図面である。
【図１１】図１１Ａは、従来のＭＯＳＦＥＴ２の断面構
成を示す図面である。図１１Ｂは、ＭＯＳＦＥＴ２の平
面構成を概念的に表わした図面である。
成を示す図面である。図１１Ｂは、ＭＯＳＦＥＴ２の平
面構成を概念的に表わした図面である。
１６・・・・・・・・・・・・フィールド酸化膜 １８・・・・・・・・・・・・アクティブ領域 ＣＨ１、ＣＨ２、ＣＨ３・・・チャネル形成領域 Ｄ１、Ｄ２、Ｄ３・・・・・・ドレイン ＤＥ１、ＤＥ２、ＤＥ３・・・ドレイン電極 Ｇ・・・・・・・・・・・・・ゲート Ｓ・・・・・・・・・・・・・ソース ＳＥ・・・・・・・・・・・・ソース電極
Claims (2)
- 【請求項１】半導体基板に設けられた一つの第１半導体
領域と、 第１半導体領域に隣接して設けられた制御半導体領域
と、 制御半導体領域に隣接して設けられた半導体領域であっ
て電気的に相互に独立した複数の第２半導体領域とを備
え、 制御半導体領域の電気的状態を変化させることにより、
各第２半導体領域に与えられた電気信号を合成して第１
半導体領域に伝達するよう制御することを特徴とする半
導体素子。 - 【請求項２】半導体基板に設けられた一つの第１半導体
領域と、 第１半導体領域に隣接して設けられた制御半導体領域
と、 制御半導体領域に隣接して設けられた半導体領域であっ
て電気的に相互に独立した複数の第２半導体領域とを備
え、 制御半導体領域の電気的状態を変化させることにより、
第１半導体領域に与えられた電気信号を分配して各第２
半導体領域に伝達するよう制御することを特徴とする半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047884A JPH11251444A (ja) | 1998-02-27 | 1998-02-27 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047884A JPH11251444A (ja) | 1998-02-27 | 1998-02-27 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251444A true JPH11251444A (ja) | 1999-09-17 |
Family
ID=12787830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10047884A Pending JPH11251444A (ja) | 1998-02-27 | 1998-02-27 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816687B2 (en) | 2004-11-17 | 2010-10-19 | Samsung Mobile Display Co., Ltd. | Driving transistor and organic light emitting diode display having the same |
-
1998
- 1998-02-27 JP JP10047884A patent/JPH11251444A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816687B2 (en) | 2004-11-17 | 2010-10-19 | Samsung Mobile Display Co., Ltd. | Driving transistor and organic light emitting diode display having the same |
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